專利名稱：電容陣列、電容與電容陣列布局方法
技術領域：
本發明涉及一種電容陣列，特別是有關于改善電容匹配的電容陣列、電 容以及電容陣列布局的方法。
背景技術：
連續近似數模轉換器使用二進制加權(binary weighted)的電容陣列，對二 進制搜尋算法而言，這些電容的理想尺寸需符合后敘的比例，最小的電容有 單一單元電容量，次小的則為兩單位電容量，其次依序為四單位電容量，...， 直到2"單位電容量，其中n為數模轉換器的比特分辨率(bitresolution),若為 10比特的數模轉換器則需要1024單位的電容，且有一 512單位的最大電容。
為了改善匹配，需要特別地注意電容陣列布局，電容陣列需要布局為使 得可避免制造工藝變異的影響，
圖1為現有的電容陣列布局示意圖，電容陣 列的布局為一組同心的電容，且隨電容尺寸增加，其半徑也跟著增加，由于 對稱的布局可以通過抵銷第一階劣化(first order degradation)而降低系統性的
匹配失衡，因此可以達到良好的匹配度，然而，內部電容的繞線卻會形成顯 著的寄生電容，由于每一二進制加權電容的寄生電容值并沒有二進制加權的 比例關系，因此電容之間的匹配度會有所劣化。
在許多二進制加權的電容陣列的應用(如電容數模轉換器；C-DAC)中， 每一電容的上極板是相連的，如圖2所示，圖2是一電容數模轉換器的電路 示意圖。假若節點MSB、 MSB-1…LSB+1、 LSB的繞線所產生的寄生電容沒 有二進制加權的比例關系，數模轉換器的轉換曲線的積分非線性(integml nonlinearity; INL)與差分非線性(differential nonlinearity; DNL)便會很顯著， 且對于高分辨率的應用會有嚴重的影響。
發明內容
因此，本發明提供一種可以解決上述問題的電容陣列、電容以及電容陣 列布局方法。
依據本發明的一實施例的一種電容陣列，該電容陣列包括多個單位電容， 每一單位電容具有第一與第二電極板，第一電極板通過第一繞線共同相接，
第二電極板則分群并通過第二繞線連接至多個節點，連接至不同節點的第二 繞線在電容陣列內彼此沒有重疊，連接至同一節點的第二電極板聚集為一次 電容，且在次電容內并無連接至其它節點的第二電極板。
依據本發明的一實施例的一種電容，該電容包括多個電容陣列，每一電 容陣列包括多個單位電容，每一單位電容有第一與第二電極板，第一電極板 通過第一繞線共同相接，第二電極板則分群并通過第二繞線連接至多個節點， 連接至不同節點的第二繞線在電容陣列內彼此沒有重疊，連接至同一節點的 第二電極板聚集為一次電容，且在次電容內并無連接至其它節點的第二電極 板，其中這些電容陣列對稱地排列于水平或垂直方向。
依據本發明的一實施例的一種電容陣列布局方法包括提供一電容陣列， 電容陣列包括多個單位電容，每一單位電容有第一與第二電極板，以及將這 些第二電極板分為多個群組，其中這些第一電極板通過第一繞線共同相連， 第二電極板通過第二繞線連接至多個節點，而每一群組都與這些節點之一對 應，使得連接至不同節點的第二繞線在電容陣列內不互相重疊，連接至同--節點的第二電極板聚集為一子電容且在子電容內并無連接至其它節點的第二 電極板。
本發明提供的電容陣列布局方法，可使電容陣列中由繞線產生的寄生電 容最小化，使得電容陣列內的各次電容之間的二迸制加權的比例關系維持得 較為精準，此電容陣列排列也能使系統性或隨機性的匹配失衡最小化。
圖1為一現有的電容陣列布局示意圖。
圖2為一電容數模轉換器的電路示意圖。
圖3為本發明提供的一實施例中電容陣列示意圖。
圖4為圖3所示的單位電容的布局示意圖。 圖5為一電容陣列被分為二進制加權的次電容的原理示意圖。 圖6為本發明提供的一實施例中二進制加權電容的電容陣列排列示意圖。 圖7為一包括兩個單一單位電容的電容數模轉換器的電路圖。 圖8為圖7所示電路圖中二進制加權的電容陣列的繞線示意圖。 圖9為本發明提供另一實施例的二進制加權電容的電容陣列示意圖。 圖10A為依據本發明一實施例的可抵銷系統性匹配失衡的對稱電容布局 示意圖。
圖10B為本發明提供的另一實施例的可抵銷系統性匹配失衡的對稱電容 布局示意圖。
圖11為本發明提供電容陣列布局方法的流程圖。
具體實施例方式
為使本發明的上述和其它目的、特征、和優點能更明顯易懂，下文特舉 出較佳實施例，并配合附圖，作詳細說明如下
圖3為本發明提供的一實施例中電容陣列示意圖，為了達到較佳的匹配 度，二進制加權的電容的每個次電容(sub-capacitor)是由并聯的單位電容C形 成，此外，二進制加權的電容以等效電容(dummy capacitor)均勻環繞(等效電 容以圖3中陰影所示的單位電容C'表示)，使得單位電容C可以在半導體制造 工藝進行時均勻地形成。
圖4為圖3所示的單位電容的布局示意圖。在圖4中，金屬層Ml用作單 位電容的下電極板BP的繞線，而另一金屬層M2則用作上電極板TP的繞線，
金屬層Ml與M2間的重疊會產生寄生電容，此外，金屬層M2與下電極板 BP間的重疊也會產生寄生電容，在如圖2的應用中，次電容C的上電極板 TP都連接至相同的節點，因此，金屬層M2的繞線是垂直地串聯連接的。
圖5為一電容陣列被分為二進制加權的次電容的原理示意圖。如圖5所 示，此電容陣列為一正方形，沿正方形的對角線的粗體線L1將電容陣列切割 為兩個均等的三角形，另一粗體線L2將其中一等腰三角形切割為另外兩個較 小的等腰三角形，并依此類推，如此一來，電容陣列內的三角形Tl、 T2、 T3. . . T7、 T8、 T8，的面積會產生二進制加權的比例關系，由于無法沿電容 陣列實體上的切割線對其進行切割，經過微調電容的排列后，實際的電容排 列如圖6所示。
圖6為本發明提供的一實施例中二進制加權電容的電容陣列的排列示意 圖。在圖6中，每一列單位電容C的上電極板以一金屬線M2相連，而這些 金屬線M2又連接在一起，下電極板則如圖5中的粗線所示進行分組與繞線， 半數的單位電容分組為次電容(sub-capacitor)C7，而此次電容C7沿電容陣列的 對角線有鋸齒狀的邊緣，另一半數單位電容C的一半則形成次電容C6，并依 此類推，如此一來，下電極板的繞線分別連至一對應的節點d<7:0>，且在電 容陣列內不會重疊，每一節點(1<7:0>分別接收一對應的二進制信號，于是， 分屬于二進制加權的次電容C0 C7的寄生電容仍可維持二進制加權的比例 關系，使得電容數模轉換器(C-DAC)的轉換函數仍有極佳的線性度。
圖7為一包括兩個單一單位電容的電容數模轉換器的電路圖，圖8是依 據圖7所示電路圖中二進制加權的電容陣列的繞線示意圖，圖6所示的排列 經過少許改變后便如圖8所示，經過改變后， 一個在原始排列中靠近電容陣 列右下角的單一單位電容被并入次電容C6'，且一個在原始次電容C6中的單 位電容被并入次電容C4，，并依此類推，于是，次電容C0' C7'仍有二進制 加權的比例關系，此外，尚有一由單一單位電容組成的次電容CO"，通過繞線 dx連出，在圖8中，繞線d〈7:0與dx可連出電容陣列之夕卜，而在電容陣列內
并無重疊，于是，分屬于二進制加權的次電容的寄生電容仍可維持二進制加 權的比例關系。
圖10A為依據本發明一實施例的可抵銷系統性匹配失衡的對稱電容布局
示意圖，在圖10A中，以字母F標示的區塊代表圖6或圖8中所示的電容陣 歹!j，在圖10A中有四個區塊B1 B4，區塊B2與B4分別為區塊B1在垂直與 水平方向的鏡像，而區塊B3則為區塊B2與B4的鏡像，通過此對稱的排列， 每一區塊的系統性匹配失衡可以通過其它對稱的區塊抵銷，在圖10A中，信 號線S0 S7與SX位于區塊Bl/B2與B3/B4之間，且分別連至節點d<0:7〉 與dx之一，由于圖6或圖8中的電容陣列的次電容是從電容陣列的同一邊連 線出來，繞線的進行會較為容易，區塊B1 B4的相同大小的次電容(如C7 或C7')的下電極板的繞線會連至一對應的信號線(如S7)以連接至一對應的節 點(如d<7>)。要留意的是，假若信號線都在相同導體層上形成，則該導體層 需不同于下電極板的繞線的導體層。
圖9為本發明提供另一實施例的二進制加權電容的電容陣列示意圖，電 容陣列包括多個單位電容C(如圖4所示)，每一單位電容C有上、下電極板(如 圖4中TP與BP所示)，上電極板通過第一繞線(如4圖中M2所示)共同相連， 下電極板則分群并通過第二繞線(如第4圖中Ml所示)連接至多個節點 n<7:0〉，連接至不同節點的第二繞線(如圖4中Ml所示)之間在電容陣列內不 互相重疊，連接至同一節點的第二電極板聚集為一群組且在群組內并無連接 至其它節點的第二電極板。
圖10B為本發明提供的另一實施例的可抵銷系統性匹配失衡的對稱電容 布局示意圖。在圖10B中，以字母F標示的區塊代表圖9中所示的電容陣列， 在圖10B中有四個區塊B1 B4，區塊B2與B4分別為區塊B1在垂直與水平 方向的鏡像，而，區塊B3則為區塊B2與B4的鏡像，通過此對稱的排列， 每一區塊的系統性匹配失衡可以以其它對稱的區塊抵銷，在圖10B中，信號 線S4 S7位于區塊Bl/B2與B3/B4之間，且分別連至節點cK4:7〉中之一，
而信號線S0 S3位于區塊Bl/B4與B2/B3之間，且分別連至節點cK0:3〉與 dx之一，由于圖9中的電容陣列的次電容是從電容陣列的兩側聯機出來，繞 線的進行會較為容易，區塊B1 B4中相同大小的次電容的下電極板的繞線會 連至一對應的信號線以連接至一對應的節點，舉例說明，區塊B1 B4的次電 容C7會連至信號線S7以連接至對應的節點d<7〉，要留意的是假若信號線 S4 S7在一導體層上形成，而信號線S0 S3與SX在另一導體層上形成，則 上述導體層不同于下電極板的繞線層的其它導體層。
雖然本說明書僅以8比特的電容數模轉換器為例，但本發明的專利保護 范圍并不局限于此，本領域的技術人員可以依據他們的需求作出修正或類似 的排列，比方說如10比特的應用。
圖ll為本發明提供電容陣列布局方法的流程圖，方法包括提供包括多 個單位電容的電容陣列(步驟10)，其中每一單位電容具有第一與第二電極板， 以及將這些第二電極板分為多個群組(步驟20)，其中這些第一電極板通過第 一繞線共同相連，第二電極板通過第二繞線連等效電容接至多個節點，而每 一節點都與第二電極板的群組之一對應，連接至不同節點的第二繞線在電容
陣列內不互相重疊，連接至同一節點的第二電極板聚集為次電容，且在次電 容內并無連接至其它節點的第二電極板，較佳而言，將這些第二電極板分為 多個群組的步驟進一步包括將半數的單位電容群聚為這些次電容的第一次電 容，將另外半數單位電容的半數群聚為這些次電容的第二次電容，并依此類 推，這些次電容的第一次電容沿電容陣列的對角線有一鋸齒狀的邊緣。
本發明提供一種電容陣列布局方法，可使電容陣列的繞線產生的寄生電 容最小化，使得電容陣列內的各次電容之間的二進制加權的比例關系維持得 較為精準，此電容陣列排列也可使系統性或隨機性的匹配失衡最小化。
權利要求
1.一種電容陣列，該電容陣列包括多個單位電容，每一單位電容具有第一與第二電極板，其特征在于，所述的第一電極板通過第一繞線共同相接，所述的第二電極板則分群并通過多個第二繞線連接至多個節點，所述的多個連接至不同節點的第二繞線在所述的電容陣列內彼此沒有重疊，所述的多個連接至同一節點的第二電極板聚集為一次電容，且在所述的次電容內并沒有連接至其它節點的第二電極板。
2. 根據權利要求1所述的電容陣列，其特征在于，所述的多個節點分別 接收一對應的二進制信號。
3. 根據權利要求1所述的電容陣列，其特征在于，與所述的多個節點對應的電容值互不相同，且彼此互相存在2倍的關系。
4. 根據權利要求1所述的電容陣列，其特征在于，所述的多個節點位于所述的電容陣列的同一側。
5. 根據權利要求1所述的電容陣列，其特征在于，半數的所述的多個單 位電容為一群組且沿所述的電容陣列的對角線有一鋸齒狀的邊緣，另外半數 的所述的多個單位電容的半數為另一群組，并依此類推。
6. 根據權利要求l所述的電容陣列，其特征在于，還包括多個等效電容， 均勻地分布在所述的電容陣列的周圍。
7. 根據權利要求1所述的電容陣列，其特征在于，所述的多個第一繞線 是由一第一金屬層形成，所述的多個第二繞線是由一第二金屬層形成。
8. —電容，包括多個如權利要求l所述的電容陣列，其特征在于，所述 的多個電容陣列對稱地排列于水平或垂直方向。
9. 根據權利要求8所述的電容，其特征在于，所述的多個電容陣列的第 二繞線連至多條信號線，所述的多條信號線位于所述的多個電容陣列間，且 分別對應至所述的多個節點之一。
10. 根據權利要求9所述的電容，其特征在于，所述的多條信號線形成于一導體層上，該導體層不同于所述的多個第二電極板的第二繞線的導體層。
11. 一電容，包括多個如權利要求l所述的電容陣列，其特征在于，所述 的多個電容陣列對稱排列于水平與垂直方向。
12. 根據權利要求11所述的電容，其特征在于，所述的多個電容陣列的 第二繞線是連至多條信號線，所述的多條信號線位于所述的多個電容陣列間， 且分別對應至所述的多個節點之一。
13. 根據權利要求12所述的電容，其特征在于，所述的多條信號線形成 于一導體層上，所述的導體層不同于所述的多個第二電極板的第二繞線的導 體層。
14. 一種電容陣列布局方法，其特征在于，該布局方法包括 提供一電容陣列，包括多個單位電容，各所述的單位電容具有第一與第二電極板，所述的多個第一電極板通過第一繞線共同相連，所述的多個第二 電極板通過第二繞線連接至多個節點；以及將所述的多個第二電極板分為多個群組，每一群組都與所述的多個節點 之一對應，使得所述的多個連接至不同節點的第二繞線在所述的電容陣列內 互不重疊，所述的多個連接至同一節點的第二電極板聚集為一次電容且在所 述的次電容內并無連接至其它節點的第二電極板。
15. 根據權利要求14所述的電容陣列布局方法，其特征在于，將所述的多個第二電極板分為多個群組的步驟進一步包括將半數的單位電容群聚為所 述的多個次電容的第一次電容，將另外半數單位電容的半數群聚為所述的多 個次電容的第二次電容，并依此類推，所述的多個次電容的第一次電容沿電 容陣列的對角線有一鋸齒狀的邊緣。
全文摘要
本發明提供一種電容陣列，其包括多個單位電容，每一單位電容具有第一與第二電極板，第一電極板通過第一繞線共同相接，第二電極板則分群并通過第二繞線連接至多個節點，連接至不同節點的第二繞線在電容陣列內彼此沒有重疊，連接至同一節點的第二電極板聚集(conglomerate)為一群組且在該群組內并無連接至其它節點的第二電極板。此電容陣列布局可使電容陣列中由繞線產生的寄生電容最小化，使得電容陣列內的各次電容之間的二進制加權的比例關系維持得較為精準，此電容陣列排列也能使系統性或隨機性的匹配失衡最小化。
文檔編號H01L23/522GK101097913SQ20071010773
公開日2008年1月2日 申請日期2007年4月28日 優先權日2006年6月29日
發明者陳弘易 申請人:聯發科技股份有限公司