線路組件的制作方法

文檔序號：7231861閱讀：127來源：國知局

專利名稱：線路組件的制作方法
技術領域：
本發明涉及一種線路組件結構，特別是關于一種可以在芯片上進行雙打線制程的芯片結構。
背景技術：
近年來，隨著半導體制程技術的不斷成熟與發展，各種高效能的電子產品不斷推陳出新，而集成電路(Integrated Circuit, IC)組件的積集度(integration)也不斷提高。在集成電路組件的封裝制程中，集成電路封裝(ICpackaging)扮演著相當重要的角色，而集成電路封裝型態可大致區分為打線接合封裝(Wire Bonding Package, WB)、貼帶自動接合封裝(Tape Automatic Bonding, TAB)與覆晶接合(Flip Chip, FC)等型式，且每種封裝形式均具有其特殊性與應用領域。
然而當集成電路的尺寸更進一步的小型化時，集成電路上的金屬連接結構連接至其它的電路或系統時，在電路性能方面將逐漸會變成不利的沖擊，尤其是金屬連接結構的寄生電容與電阻增加時，將會嚴重地降低芯片工作性能，比如當金屬內聯機的寄生電容(parasitic capacitance)與電阻增加，將意味著芯片效能的下降。其中，最值得關切的是沿著電源總線(power buses)與接地總線(ground buses) 之間的壓降(voltage drop)，以及關鍵訊號路徑的電阻電容延遲(RC delay)。為了降低電阻，若是使用寬金屬線，將導致這些寬金屬線的寄生電容升高。
有鑒于此，本發明是針對上述的問題，提出一種線路組件的制程及其結構，有效克服現有技術的困擾。

發明內容
本發明的主要目的，是在提供一種線路組件，利用重配置線路(RDL)的方式，使芯片在疊設時以最大重疊面積重疊，進而使整體體積縮小。
本發明的另一目的，是在提供一種線路組件，利用聚合物凸塊取代現有的金屬凸塊，以大幅減少材料成本。為實現上述目的，本發明采用的技術方案包括
一種線路組件，其特征在于，包括一第一半導體基底，所述的第一半導體基底具有至少一第一金屬接墊；一第一保護層，位于所述的第一半導體基底上，所述的第一保護層具有至少一開口暴露出所述的第一金屬接墊；一第一金屬層，位于所述的第一保護層上并電連接至所述的第一金屬接墊，所述的第一金屬層具有一第一打線接墊與一第二打線接墊；一第一打線導線，位于所述的第一打線接墊上連接至一第一外界電路；以及一第二打線導線，位于所述的第二打線接墊上連接至一第二外界電路。
為實現上述目的，本發明采用的技術方案包括
一種線路組件，其特征在于，包括一第一半導體基底，一第一保護層位于所述的第一半導體基底上，所述的第一保護層的至少一第一開口暴露出所述的第一半導體基底的一第一接墊，且一第一金屬層位于所述的第一保護層上并經由所述的第一開口連接所述的第一接墊，所述的第一金屬層包括數個第一打線接墊；
一第二半導體基底，位于所述的第一半導體基底上并暴露出所述的第一半導體基底至少一側邊與所述的第一打線接墊，且一第二保護層位于所述的第二半導體基底上，所述的第二保護層的至少一第二開口暴露出所述的第二半導體基底的一第二接墊，且一第二金屬層位于所述的第二保護層上并經由所述的第二開口連接所
述的第二接墊，所述的第二金屬層包括數個第二打線接墊；一第三半導體基底，位于所述的第二半導體基底上并暴露出所述的第二半導體基底至少一側邊與所述的第二打線接墊，且一第三保護層位于所述的第三半導體基底上，所述的第三保護層的至少一第三開口暴露出所述的第三半導體基底的一第三接墊，且一第三金屬層位于所述的第三保護層上并經由所述的第三開口連接所述的第三接墊，所述的第三金屬層包括數個第三打線接墊；一第四半導體基底，位于所述的第三半導體基底上并暴露出所述的第三半導體基底至少一側邊與所述的第三打線接墊，且一第四保護層位于所述的第四半導體基底上，所述的第四保護層的至少一第四開口暴露出所述的第四半導體基底的一第四接墊，且一第四金屬層位于所述的第四保護層上并經由所述的第四開口連接所述的第四接墊，所述的第四金屬層包括數個第四打線接墊；數個打線導線，位于所述的第一打線接墊、所述的第二打線接墊、所述的第三打線接墊與所述的第四打線接墊上，使所述的第一打線接墊與所述的第二打線接墊、所述的第二打線接墊與所述的第三打線接墊、所述的第三打線接墊與所述的第四打線接墊經由所述的打線導線相互連接；以及一外界電路，經由所述的打線導線連接至所述的第一打線接墊、所述的第二打線接墊、所述的第三打線接墊與所述的第四打線接墊至少其中之一上。
與現有技術相比較，本發明具有的有益效果是不僅整體體積縮小，而且減少材料成本。

圖la至圖ld為本發明形成細聯機結構與保護層的示意圖；圖2a至圖2p為本發明第一實施例的第1實施方式的示意圖；圖3a至圖3m為本發明第一實施例的第2實施方式的示意圖；圖4a至圖4c為本發明第 -實施例的第3實施方式的示意圖；圖5a至圖5k為本發明第二實施例的第1實施方式的示意圖；圖6a至圖6j為本發明第二實施例的第2實施方式的示意圖；圖7a至圖7b為本發明第二實施例的第3實施方式的示意圖；圖8a至圖8k為本發明第二實施例的第4實施方式的示意圖；圖9a至圖9g為本發明第二實施例的第5實施方式的示意圖；圖10a至圖10h為本發明第二實施例的第6實施方式的示意圖。
附圖標記說明10-基底；12-組件層；14-金氧半晶體管；16-源極；18-汲極； 20-閘極；22-細線路結構；24-細線路層；26-細線路介電層；28-開口； 30-導電栓塞；32-接墊；34-保護層；36-開口； 38-黏著阻障層；40-種子層；42-光阻層；42a-光阻層開口； 44-金屬層；44a-打線接墊；44b-打線接墊；46-聚合物層；46a-開口； 48-半導體芯片；49-集成電路；48a-第一半導體芯片；48b-第二半導體芯片；50-黏著劑；52-第一外界電路；52a-連接接墊；54-第二外界電路；54a-連接接墊；56-導線；58-聚合物保護層；59-集成電路；60-聚合物層；60a-開口； 62-黏著阻障層； 64-種子層；66-光阻層；66a-光阻層開口； 68-金屬層；68a-打線接墊；68b-打線接墊；70-聚合物層；70a-開口； 72-半導體芯片；72a-第一半導體芯片；72b-第二半導體芯片；74-黏著劑；76-第一外界電路；76a-連接接墊；78-第二外界電路；78a-連接接墊；80-聚合物保護層；82a-半導體芯片；82b-半導體芯片；82c-半導體芯片；82d-半導體芯片；84-第一外界電路板；86-第二外界電路；88a-打線接墊；88b-打線接墊；90a-打線接墊；90b-打線接墊；92a-打線接墊；92b-打線接墊；94a-打線接墊；94b-打線接墊；84a-連接接墊；86a-連接接墊；96-導線；97-聚合物保護層；112-聚合物層；112a-開口； 114-聚合物凸塊；116-黏著/阻障層；118-種子層； 120-光阻層；120a-光阻層開口； 122-金屬層；124-接合接墊；126-半導體芯片； 128-外界電路；129-接合金屬層；130-異方性導電膠；132-錫層；134-錫金合金層； 32'-接墊；120b-光阻層開口； 136-打線接墊；138-外界基板；140-接合接墊；142-接合金屬層；144-封裝層；146-導線；147-錫球；148-聚合物塊；150-聚合物層； 152-聚合物凸塊；154-金屬層；156-金屬層；158-光阻層；158a-光阻層開口； 160-
金屬層o
具體實施例方式
本發明是半導體線路組件結構及其制程，其中在此發明之中揭示數種不同類型的半導體線路組件結構及其制程，所揭示的每一種方法與結構都是建構在一半導體基底上，且在此半導體基底上更設有一細聯機結構與一保護層，因此首先解說此半導體基底、細聯機結構與保護層的結構與形成方法后，再進行本發明各種實施例的解說，另外在解說的前先定義"上方"一詞在本發明中是表示位于某物上面并與之接觸，或是表示位于某物上面但未與之接觸，而"上"一字在本發明中是表示位于某物上面并與之接觸。
半導體基底
請參閱圖la所示，提供一基底(substrate)10，基底10通常是一硅基底(silicon substrate),此硅基底可以是一本質(intrinsic)硅基底、一 p型硅基底或是一 n型硅基底。對于高性能的芯片，則是使用硅鍺(SiGe)或絕緣層上覆硅 (Silicon-On-Insulator， SOI)基底。其中，硅鍺基底包括一硅鍺附生層(epitaxial layer) 在硅基底的表面上，另絕緣層上覆硅基底則包括一絕緣層(較佳為氧化硅)在一硅基底上，且一硅或硅鍺附生層形成在絕緣層上。
接著請參閱圖lb所示，在此基底10上形成一組件層(devicelayer)12，此組件層12通常包括至少一半導體組件(semiconductor device),且此組件層12是在基底 10的表面內和/或是表面上。其中，半導體組件可以是一金氧半晶體管(MOS transistor)14，例如N型金氧半晶體管(NMOS transistor, n-channel MOS transistor) 或P型金氧半晶體管(PMOS transistor, p-channel MOS transistor),且此金氧半晶體管14包括一源極16、一汲極18與一閘極20，而閘極20通常是一多晶硅(polysilicon)、一復晶金屬硅化鴇(tungstenpolycide)、一硅化鴇(tungsten silicide)、一硅化鈦(titanium silicide)、一鈷化硅(cobalt silicide)或一硅化物閘極(salicide gate)。另，半導體組件也可以是雙載子晶體管(bipolartransistor)、擴散金屬氧化物半導體 (Diffused MOS， DMOS)、橫向擴散金屬氧化物半導體(Lateral Diffused MOS， LDMOS)、電荷耦合組件(Charged-Coupled Device, CCD)、互補式金屬氧化物半導體(CMOS)感測組件、光敏二極管(photo-sensitive diode)、電阻組件(由于硅基底內的多晶硅層或擴散區所形成)。利用這些半導體組件可以形成各種電路，例如互補式金屬氧化物半導體(CMOS)電路、N型金氧半導體電路、P型金氧半導體電路、雙載子互補式金屬氧化物半導體(BiC MOS)電路、互補式金屬氧化物半導體傳感器電路、擴散金屬氧化物半導體電源電路、橫向擴散金屬氧化物半導體電路等。此外，組件層12也包括一或非門(NORgate)或一與非門(NANDgate)的外，也可以是一反相器(inverter)、一且閘(AND gate)、一或門(ORgate)、一靜態隨機存取內存單元(SRAMcell)、一動態隨機存取內存單元(DRAMcell)、一非揮發性內存單元 (non-volatile memory cell)、一閃存單元(flash memory cell)、一可消除可程序只讀存儲器單元(EPROMcell)、一只讀存儲器單元(ROMcell)、一磁性隨機存取內存 (magnetic RAM, MRAM)單元、一感測放大器(sense amplifier)、一運放算大器 (operational amplifier, Op Amp、 OPA)、一力卩法器(adder)、一多任務器(multiplexer)、一雙工器(diplexer)、一乘法器(multiplier)、一模擬/數字轉換器(A/D converter)、一數字/模擬轉換器(D/A converter)、一互補式金屬氧化物半導體感測組件單元 (CMOS sensorcell)、一光敏二極體(photo-sensitive diode)、一互補式金屬氧化物半導體、一雙載子互補式金氧半導體、一雙載子電路(bipolarcircuit)或模擬電路 (analog circuit)。細聯機結構
請參閱圖lc所示，在基底10與組件層12上形成一細線路結構22，此細線路結構22包括數個細線路層(fine-line conductivity layer)24、數個細線路介電層 (fine-line dielectric layer)26以及數個在細線路介電層26的開口 28、與開口 28內的導電栓塞(fine-line viaplug)30，此外在最頂部的細線路層24設置有至少一個區域，這些區域定義為接墊32。
細線路層24在此實施例中是選自鋁金屬材質、銅金屬材質，或更具體來說，可以是以濺鍍方式形成的鋁層、或以鑲嵌方式形成的銅層。所以，細線路層24可以是(1)所有的細線路層24均為鋁層；(2)所有的細線路層24均為銅層；(3)
底層的細線路層24為鋁層，而頂層的細線路層24為銅層；或是(4)底層的細線路層24為銅層，而頂層的細線路層24為鋁層。
此外，每一細線路層24的厚度是介于0.05微米Oim)至2微米之間，而以介于0.2微米至l微米之間的厚度為較佳，另細線路層24若為線路，則其橫向設計標準(寬度)是介于20納米(nano-meter)至15微米之間，并以介于20納米至2微米之間為較佳。
首先解說細線路層24為鋁層，細線路層24的鋁層通常是利用物理氣相沉積 (Physical Vapor Deposition, PVD)的方式來形成，例如利用濺鍍(sputtering)的方式來形成，接著通過沉積厚度介于0.1微米至4微米之間(較佳為介于0.3微米至2 微米之間)的一光阻層對此鋁層進行圖案化，再來對此鋁層進行一濕蝕刻(wet etching)或一干蝕刻(dry etching),較佳的方式是干式電漿(dry plasma)蝕亥U(通常包含氟電漿)。另，在鋁層下可選擇性形成一黏著/阻障層(adhesion/barrier layer),其中此黏著/阻障層可以是鈦、鈦鎢合金、氮化鈦或者是上述材料所形成的復合層；而在鋁層上也可選擇性形成一抗反射層(例如氮化鈦)。此外，開口28可選擇性以化學氣相沉積(chemical vapor deposition, CVD)鎢金屬的方式填滿，接著再以化學機械研磨(chemical mechanical polish, CMP)的方式研磨鎢金屬層，以形成導電栓塞30。
接著解說細線路層24為銅層，細線路層24的銅層通常是利用電鍍與鑲嵌制程(damasceneprocess)的方式來形成，其敘述如下(l)沉積一銅擴散阻障層(例如厚度介于0.05微米至0.25微米之間的氮氧化合物層或氮化物層)；(2)利用電漿輔助化學氣相沉積(plasma enhanced CVD， PECVD)、旋轉涂布(spin-on coating)或高密度電漿化學氣相沉積(High Density Plasma CVD， HDPCVD)的方式沉積厚度介于0.1微米至2.5微米之間的一細線路介電層26，其中此細線路介電層26是以介于0.3微米至1.5微米之間的厚度為較佳者；(3)利用沉積厚度介于0.1微米至4微米之間的一光阻層來圖案化細線路介電層26，其中光阻層的厚度又以介于0.3微米至2微米之間為較佳者，接著對此光阻層進行曝光與顯影，使光阻層形成數個開口和/或是數個溝渠，再來去除此光阻層；(4)利用濺鍍或化學氣相沉積的方式，沉積一黏著/阻障層與一種子層(seedlayer)。其中，此黏著/阻障層包括鉅、氮化鉭、氮化鈦、鈦或鈦鎢合金，或者是由上述材料所形成的一復合層。另外，此種子層通常是一銅層，而此銅層可以是利用濺鍍銅金屬、化學氣相沉積銅金屬，或者是先以化學氣相沉積一銅金屬，然后再濺鍍一銅金屬的方式形成；(5)電鍍厚度介于 0.05微米至2微米之間的一銅層在此種子層上，其中又以電鍍銅層厚度介于0.2 微米至1微米之間的一銅層為較佳者；(6)以研磨(較佳的方式為化學機械研磨)晶圓的方式去除未在細線路介電層26的開口或溝渠內的銅層、種子層以及黏著/阻障層，直至暴露出位于黏著/阻障層下的細線路介電層26為止。在經過化學機械研磨的后，僅剩下位于開口或溝渠內的金屬，而剩下的金屬則用來作為金屬導體 (線路或是平面)或導電栓塞30(連接兩相鄰的細線路層24)。另外，也可利用一雙鑲嵌(double-damascene)制程，在一次電鍍制程與一次化學機械研磨中同時形成導電栓塞30以及金屬線路或金屬平面。兩次微影(photomhography)制程與兩次電鍍制程是適用在雙鑲嵌制程上。雙鑲嵌制程在上述單次鑲嵌制程中的圖案化一介電層的步驟(3)與沉積金屬層的步驟(4)間，增加更多沉積與圖案化另一介電層的制程步驟。
接著說明細線路介電層26，細線路介電層26是利用化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿化學氣相沉積或旋涂(spin-on)的方式形成。細線路介電層26的材質包括氧化硅(siliconoxide)、氮化硅(silicon nitride)、氮氧化硅 (silicon oxynitride)、以電漿輔助化學氣相沉積形成的四乙氧基硅垸(PECVD TEOS)、旋涂玻璃(SOG，硅氧化物或硅氧烷基)、氟硅玻璃(Fluorinated Silicate Glass, FSG)或一低介電常數(low-K)材質，例如黑鉆石薄膜(Black Diamond,其是 Applied Materials的產品，公司譯名為應用材料公司)、ULKCORAL(為Novellus 公司的產品)或SiLK(IBM公司)的低介電常數的介電材質。以電漿輔助化學氣相沉積形成的氧化硅、以電漿輔助化學氣相沉積形成的四乙氧基硅烷或以高密度電漿形成的氧化物具有介于3.5至4.5之間的介電常數K;以電漿輔助化學氣相沉積形成的氟硅玻璃或以高密度電漿形成的氟硅玻璃具有介于3.0至3.5之間的介電常數值，而低介電常數介電材料則具有介于1.5至3.5之間的介電常數值。低介電常數介電材料，例如黑鉆石薄膜，其是多孔性，并包括有氫、碳、硅與氧，其分子式為HwCxSiyOz。此細線路介電層26通常包括無機材料(inorganic material),用以達到厚度大于2微米。每一細線路介電層26的厚度是介于0.05微米至2微米之間。另，細線路介電層26內的開口 28是利用濕蝕刻或干蝕刻的方式蝕刻圖案化光阻層形成，其中較佳的蝕刻方式是干蝕刻。干蝕刻種類包括氟電漿(fluorineplasma) o
保護層
請參閱圖lc所示，形成一保護層34在細線路結構22上，此保護層34在本發明中扮演著非常重要的角色。保護層34在集成電路產業中是一個重要的組成部分，如1990年由S.Wolf著，并由Lattice Press所發行的《Silicon Processing in the VLSIera》第2冊所述，保護層34在集成電路制程中是被定義作為最終層，并沉積在晶圓的整體上表面上。保護層34是一絕緣、保護層，可以防止在組裝與封裝期間所造成的機械與化學傷害。除了防止機械刮痕之外，保護層34也可以防止移動離子(mobile ion)，比如是鈉(sodium)離子，以及過渡金屬(transition metal)，比如是金、銅，穿透進入至下方的集成電路組件。另外，保護層34也可以保護下方的組件與連接線路(細線路金屬結構與細線路介電層)免于受到水氣(moisture)的侵入。
保護層34通常包括一氮化硅(silicon nitride)層和/或是一氮氧化硅(silicon oxynitride)層，且其厚度是介于0.2微米至1.5微米之間，并以介于0.3微米至1.0 微米之間的厚度為較佳。其它使用在保護層300的材料則有以電漿輔助化學氣相沉積形成的氧化硅、電漿加強型二氧化四乙基正硅酸鹽(plasma-enhancedtetraethyl orthosilicate， PETEOS)的氧化物、磷硅玻璃(phosphor silicate glass, PSG)、硼磷硅玻璃(borophospho silicate glass, BPSG)、以高密度電漿(HDP)形成的氧化物。接著，敘述保護層34由復合層組成的一些范例，其底部至頂部的順序是(l)厚度介于0.1微米至1.0微米之間(較佳厚度則介于0.3微米至0.7微米之間)的氧化物/ 厚度介于0.25微米至1.2微米之間(較佳厚度則介于0.35微米至1.0微米之間)的氮化硅，這種型式的保護層34通常是覆蓋在以鋁形成的金屬連接線路上，其中以鋁形成的金屬連接線路通常包括濺鍍鋁與蝕刻鋁的制程；(2)厚度介于0.05微米至 0.35微米(較佳厚度則介于0.1微米至0.2微米之間)的氮氧化合物/厚度介于0.2微米至1.2微米(較佳厚度則介于0.1微米至0.2微米之間)的氧化物/厚度介于0.2微米至1.2微米(較佳厚度則介于0.3微米至0.5微米之間)的氮化物/厚度介于0.2微米至1.2微米(較佳厚度則介于0.3微米至0.6微米之間)的氧化物，這種型式的保護層34通常是覆蓋在以銅形成的金屬連接線路上，其中以銅形成的金屬連接線路通常包括電鍍、化學機械研磨與鑲嵌制程。另，上述兩范例中的氧化物層可以是利用電漿輔助化學氣相沉積形成的氧化硅、電漿加強型二氧化四乙基正硅酸鹽
13(plasma-enhanced tetraethyl orthosilicate， PETEOS)的氧化物、利用高密度電漿形
成的氧化物。以上的內容是適用在本發明的所有實施例中。
請參閱圖ld所示，在此保護層34形成至少一開口 36，此保護層34的開口 36是利用濕蝕刻或干蝕刻的方式形成，其中又以干蝕刻為較佳方式。此外，開口 36的尺寸是介于0.1微米至200微米之間，并以介于l微米至100微米之間或5 微米至30微米之間為較佳者，另開口 36的形狀可以是圓形、正方形、長方形或多邊形，所以上述開口 36的尺寸是指圓形的直徑尺寸、正方形的邊長尺寸、多邊形的最長對角線尺寸或長方形的寬度尺寸，其中長方形的長度尺寸則是介于1微米至1厘米，并以介于5微米至200微米為較佳。
其中保護層34的開口 36對于組件層12所設置組件不同也有不同的大小，一般而言保護層34的開口 36的尺寸是介于0.1微米至IOO微米之間，并以介于0.3 微米至30微米之間為較佳者；若是組件層12中是設置穩壓器、變壓器與靜電放電防護電路而言，此開口36的尺寸較大，其范圍是介于1微米至150微米之間，并以介于5微米至IOO微米之間為較佳。另外，開口 36暴露出細線路層24最上層的接墊(metal pad)32，用以電連接保護層36上方(over-passivation)的線路或平面。
以上所述的結構定義為晶圓(wafer)，例如硅晶圓(silicon wafer),是使用不同世代的集成電路制程技術來制造，例如1微米、0.8微米、0.6微米、0.5微米、0.35 微米、0.25微米、0.18微米、0.25微米、0.13微米、90納米(nm)、 65納米、45 納米、35納米、25納米技術，而這些集成電路制程技術的世代是以金氧半晶體管 14的閘極長度(gate length)或有效通道長度(channel length)來定義。
晶圓的尺寸大小比如是5吋、6吋、8吋、12吋或18吋等。基底10是使用微影制程來制作，此微影制程包含涂布(coating)、曝光(exposing)以及顯影 (developing)光阻。用在制作基底10的光阻，其厚度是介于0.1微米至0.4微米之間，并以五倍(5X)步進曝光機(stepper)或掃描機(scanner)曝光此光阻。其中，步進曝光機的倍數是指當光束從一光罩(通常是以石英構成)投影至晶圓上時，光罩上的圖形縮小于晶圓上的比例，而五倍(5X)即是指光罩上的圖案比例是晶圓上的圖案比例的五倍。使用在先進世代的集成電路制程技術上的掃描機，通常是以四倍 (4X)尺寸比例縮小來改善分辨率。步進曝光機或掃描機所使用的光束波長是436 納米(g-line)、 365納米(i-line)、 248納米(深紫外光，DUV)、 193納米(DUV)、 157納米(DUV)或13.5納米(極短紫外光，EUV)。另，高索引侵潤式(high-index immersion)微影技術也可用以完成晶圓上的細線路層24。
此夕卜，晶圓是在具有等級10(classl0)或更佳(例如等級l)的無塵室(cleanroom) 中制作。等級IO的無塵室允許每立方英呎的最大灰塵粒子數目是含有大于或等于1微米的灰塵粒子不超過1顆、含有大于或等于0.5微米的灰塵粒子不超過10 顆、含有大于或等于0.3微米的灰塵粒子不超過30顆、含有大于或等于0.2微米的灰塵粒子不超過75顆、含有大于或等于0.1微米的灰塵粒子不超過350顆，而等級1的無塵室則允許每立方英呎的最大灰塵粒子數目是含有大于或等于0.5 微米的灰塵粒子不超過1顆、含有大于或等于0.3微米的灰塵粒子不超過3顆、含有大于或等于0.2微米的灰塵粒子不超過7顆、含有大于或等于0.1微米的灰塵粒子不超過35顆。
其中當使用銅作為細線路層24時，則需要使用一金屬頂層(metal cap)(圖中未示)來保護保護層34開口 36所暴露出銅質的接墊32，使此接墊32免于受到氧化而侵蝕損壞，并可作為后續芯片的打線接合。此金屬頂層包括一鋁(aluminum)層、一金(gold)層、一鈦(Ti)層、一鈦鎢合金層、一鉭(Ta)層、一氮化鉭(TaN)層或一鎳 (Ni)層。其中，當金屬頂層是一鋁層時，則在銅接墊與金屬頂層之間形成有一阻障層(barrier layer),而此阻障層包括鈦、鈦鎢合金、氮化鈦、鉭、氮化鉭、鉻(Cr) 或鎳。
上述為本發明半導體基底10、細聯機結構22與保護層34的解說，以下解說本發明數種不同類型的實施例，本發明的實施例是制造一保護層上的結構 (over-passivationscheme)與制程，在本發明中保護層上的結構包括有堆棧式的封裝、聚合物凸塊的貼帶自動接合(tape automated bonded,TAB)、COG(chip on glass)、巻帶式晶粒接合(Tape Carrier Package, TCP)、 COF(chip on film)的封裝方式，以及利用聚合物凸塊以覆晶(Flip Chip, FC)技術接合至另一外界基板上，以下分別解說各個實施例的結構與制程。
另外以下所解說的實施例有許多部分的材質與制程相同，因此以下各實施例與實施例中的相同組件的材質與制程就不加以重復說明，例如以下的實施例中的接墊32是鋁材質的接墊作為說明，但是接墊32的材質也可以是銅，差別在于當接墊32的材質包括有銅金屬時，須使用一金屬頂層(例如鋁層)來保護層34開口 36所暴露出的含有銅金屬的接墊32，讓含有銅金屬的接墊32免于受到氧化而侵蝕損壞。而當金屬頂層為一鋁層時，在接墊32與鋁層之間形成有一阻障層(barrier layer),此阻障層包括鈦、鈦鎢合金、氮化鈦、鉭、氮化鉭、鉻(Cr)或鎳。底下內容是以沒有金屬頂層的情況進行說明，然熟習所述的技術者當可憑借下列實施例的說明，以加入金屬頂層的方式據以實施。
第一實施例的第1實施方式
首先請參閱圖2a所示，形成一黏著阻障層(adhesion/barrier layer)38在整個基底10上方的保護層34與接墊32上，在本發明中此基底10是指硅晶圓(silicon wafer)，而此黏著阻障層38的材質可以是鈦、鎢、鈷、鎳、氮化鈦、鈦鎢合金、釩、鉻、銅、鉻銅合金、鉭、氮化鉭、上述材質所形成的合金或是由上述材質所組成的復合層。另，黏著/阻障層38可以利用電鍍(electroplating)、無電電鍍 (electrons plating)、化學氣相沉積或物理氣相沉積(例如濺鍍)的方式形成，其中又以物理氣相沉積為較佳的形成方式，例如金屬濺鍍制程。另外此黏著/阻障層38 的厚度是介于0.02微米至0.8微米之間，并以介于0.05微米至0.2微米之間的厚度為較佳。
請參閱圖2b所示，接著形成厚度介于0.005微米至2微米之間(較佳厚度是介于0.1微米至0.7微米之間)的一種子層(seed layer)40在黏著/阻障層38上，而形成種子層40的方式比如是濺鍍、蒸鍍、物理氣相沉積、電鍍或者是無電電鍍 (electrolessplating)的方式。此種子層40有利于后續金屬線路的設置，因此種子層 40的材質會隨后續金屬線路的材質而有所變化。例如，當種子層40上電鍍形成銅材質的金屬層時，種子層40的材質是以銅為佳；當種子層40上電鍍形成金材質的金屬層時，種子層40的材質是以金為佳；當種子層40上電鍍形成鈀材質的金屬層時，種子層40的材質是以鈀為佳；當種子層40上電鍍形成鉑材質的金屬層時，種子層40的材質是以鉑為佳；當種子層40上電鍍形成銠材質的金屬層時，種子層40的材質是以銠為佳；當種子層40上電鍍形成釕材質的金屬層時，種子層40的材質以釕為佳；當種子層40上電鍍形成錸材質的金屬層時，種子層40 的材質是以錸為佳；當種子層40上電鍍形成鎳材質的金屬層時，種子層40的材質是以鎳為佳。
請參閱圖2c所示，形成一光阻層42在種子層40上，并通過曝光(exposure) 與顯影(devdopment)制程圖案化此光阻層42，以形成光阻層開口 42a在光阻層42內并暴露出位于接墊32上方的種子層40，而在形成光阻層開口 42a的過程中比如是以一倍(lX)的曝光機(steppers)或掃描機(scanners)進行曝光顯影。
其中此光阻層42有兩種型式，其是(l)濕膜光阻(liquid Photo resist),其是利用單一或多重的旋轉涂布方式或者是印刷(printing)方式形成。此濕膜光阻的厚度是介于3微米至60微米之間，而以介于5微米至40微米之間為較佳者；以及 (2)干膜光阻(dry film Photo resist),其是利用貼合方式(laminating method)形成。此干膜光阻的厚度是介于30微米至300微米之間，而以介于50微米至150微米之間為較佳。另外，光阻可以是正型(positive-type)或負型(negative-type)，而在獲得更好分辨率上，則以正型厚光阻(positive-type thick Photo resist)為較佳。利用一對準機(aligner)或一倍(lX)步進曝光機曝光此光阻。此一倍(1X)是指當光束從一光罩 (通常是以石英或玻璃構成)投影至晶圓上時，光罩上的圖形縮小于晶圓上的比例，且在光罩上的圖案比例是與在晶圓上的圖案比例相同。對準機或一倍步進曝光機所使用的光束波長是436納米(g-line)、397納米(h-line)、365納米(i-line)、g/h line(結合g-line與h-line)或g/h/i line(結合g-line、h-line與i-line)。使用光束波長為g/h line 或g/h/i line的一倍步進曝光機(或一倍對準機)可在厚光阻或厚感旋旋光性聚合物 (photo senstive polymer)的曝光上，提供較大的光強度(light intensity);此外，此圖案化光阻層42的開口 42a的形狀也可包括線圈形狀、方形、圓形、多邊形或不規則形狀。
請參閱圖2d與圖2e所示，以電鍍方式形成一金屬層44在開口 42a內的種子層40上，金屬層44比如是金、銅、銀、鈀、鉑、銠、釕、錸或鎳的單層金屬層結構或是復合式金屬層結構，此金屬層44的厚度介于l微米至20微米，較佳的厚度可介于1.5微米至15微米之間，而復合式金屬層結構的組合包括銅/鎳/金、銅/金、銅/鎳/鈀與銅/鎳/鉑等組合，在此實施例中此金屬層44是單層，而金屬層 44的材質是金。此金屬層44表面上定義二個區域，此二區域分別為打線接墊44a 與打線接墊44b，此打線接墊44a、 44b在后續制程中可提供打線的用途，此打線接墊44a、 44b從俯視透視圖(圖2e)觀之，打線接墊44a、 44b位置是不同于接墊 32的位置，其中打線接墊44a或打線接墊44b下方的基底10上可以設有至少一主動組件，此主動組件包括二極管、晶體管等，主動組件己在上述組件層12中己有詳盡介紹，在此就不加以重復論述，另外打線接墊44a、 44b其中之一的位置可位于接墊32上方的位置，如圖2f所示，打線接墊44a、 44b位置可隨著使用者需求不同時而有所變化。
請參閱圖2g所示，去除圖案化光阻層42，其中去除圖案化光阻層42可使用
有機溶劑方式去除，例如丙酮、醇類等，另外也可使用無機溶劑方式去除，例如
硫酸與雙氧水(H2S04、 H202)等，再者此圖案化光阻層42也可用高壓氧氣(02) 燒化方式去除。
請參閱圖2h所示，去除未在金屬層44下方的種子層40、黏著阻障層38，其中若種子層44的材質是金時，則可利用含有碘的蝕刻液去除，而去除黏著阻障層 38的方式分為干式蝕刻與濕式蝕刻，其中干式蝕刻使用高壓氬氣進行濺擊蝕刻，而濕式蝕刻在黏著阻障層38為鈦鎢合金時，則可使用雙氧水進行去除。
請參閱圖2i所示，接著形成一聚合物層46位于保護層34與金屬層44上，并通過曝光(exposure)、顯影(development)制程與蝕刻制程圖案化此聚合物層46，使此聚合物層46形成數個開口 46a，此開口 46a暴露出金屬層44上的打線接墊 44a、 44b，接著進行加熱硬化，使此聚合物層46硬化，此硬化過程的溫度是介于 150度(。C)至300度(。C)之間，且此聚合物層46的材質可選自聚酰亞胺(polyimide， PI)、苯基環丁烯(benzocyclobutene， BCB)、聚對二甲苯(parylene)、環氧基材料 (epoxy-basedmaterial)其中之一，例如環氧樹脂或是由位于瑞士的Renens的Sotec Microsystems所提供的photoepoxySU-8、彈性材料(elastomer),例如硅酮(silicone)。其中此聚合物層46是感旋旋光性材質時，可以僅利用微影制程(無須蝕刻制程)來圖案化此聚合物層46。
請參閱圖2j所示，圖2j的只有打線接墊44a、 44b與圖2i不同，圖2j再次說明打線接墊44a、 44b的位置可依使用者或產品設計需求而有所改變。
請參閱圖2k所示，將基底10進行切割步驟，產生數個半導體芯片(chip)48。
至此完成半導體芯片48的制作解說，底下以集成電路49將代表圖2a至圖 2i中保護層34下方的各種結構。也即以集成電路22包括第基底10、組件層12、金氧半晶體管14、源極16、汲極18、閘極20、細線路結構22、細線路介電層26、導電栓塞30等。
請參閱圖21與圖2m所示，這些半導體芯片48包括一第一半導體芯片48a 與一第二半導體芯片48b;其中第一半導體芯片48a與第二半導體芯片48b可能來自在相同基底10或不同基底10，或是第一半導體芯片48a與第二半導體芯片 48b在結構設計可能相同或不同；再利用一黏著劑50(例如環氧樹脂)將第一半導體芯片48a黏著在一第一外界電路52上，此第一外界電路52包括印刷電路板、金屬基板、玻璃基板、軟性基板、陶瓷基板與硅基板其中之一，在此實施例第一外界電路52是印刷電路板，此第一外界電路52具有數個連接接墊52a。
同樣利用黏著劑50將第二半導體芯片48b下表面黏著疊設在第一半導體芯片 48a上的聚合物層46上，其中第一半導體芯片48a至少有1%至10%的面積暴露，而第一半導體芯片48a暴露的面積包括第一半導體芯片48a的打線接墊44a與打線接墊44b。
請參閱圖2n所示，同樣利用黏著劑50將一第二外界電路54下表面黏著疊設在第二半導體芯片48b的聚合物層46上，此第二外界電路54可選自印刷電路板、金屬基板、玻璃基板、軟性基板、陶瓷基板與硅基板其中之一，在此實施例中此第二外界電路54是硅芯片，此第二外界電路54具有數個連接接墊54a。
請參閱圖2o所示，利用打線制程形成數個導線56在第一半導體芯片48a的打線接墊44a與打線接墊44b上、第二半導體芯片48b的打線接墊44a與打線接墊44b上、第一外界電路52的連接接墊52a上、第二外界電路54的連接接墊54a 上，使第一半導體芯片48a的打線接墊44a與第一外界電路52的連接接墊52a相互連接，使第一半導體芯片48a的打線接墊44b與第二半導體芯片48b的打線接墊44a相互連接，使第二半導體芯片48b的打線接墊44b與第二外界電路54的連接接墊54a相互連接，其中會有少許部分的第二半導體芯片48b的打線接墊44a、部分的第二外界電路54的連接接墊54a與部分的第一外界電路52的連接接墊52a 相互連接(圖中未示)。
請參閱圖2p所示，將完成打線制程的第一半導體芯片48a、第二半導體芯片 48b、第一外界電路52與第二外界電路54進行封裝制程，形成一聚合物保護層 58包覆在第一半導體芯片48a、第二半導體芯片48b、第一外界電路52與第二外界電路54上，此聚合物保護層58的材質比如是環氧樹脂。
第一實施例的第2實施方式
此第2實施方式的結構與制作方法與第1實施方式的結構與制作方法相當類似，因此以下各實施例與實施例中的相同組件的材質與制程就不加以重復說明，其中以集成電路59將代表圖3a至圖3n中保護層34下方的各種結構。也即以集成電路22包括第基底10、組件層12、金氧半晶體管14、源極16、汲極18、閘極20、細線路結構22、細線路介電層26、導電栓塞30等。
請參閱圖3a所示，形成一聚合物層60位于保護層34上，并通過曝光
(exposure)、顯影(development)制程與蝕刻制程圖案化此聚合物層60，使此聚合物
層60形成數個開口 60a，此開口 60a暴露出接墊32。
請參閱圖3b所示，接著形成一黏著阻障層(adhesion/barrier layer)62在整個基
底10上方的聚合物層60與接墊32上；再接著形成厚度介于0.005微米至2微米
之間(較佳厚度是介于0.1微米至0.7微米之間)的一種子層(seed layer)64在整個黏
著/阻障層62上。
請參閱圖3c所示，形成一光阻層66在種子層64上，并通過曝光(exposure) 與顯影(development)制程圖案化此光阻層66，以形成光阻層開口 66a在光阻層66 內并暴露出位于接墊32上方的種子層64，而在形成光阻層開口 66a的過程中比如是以一倍(lX)的曝光機(steppers)或掃描機(scanners)進行曝光顯影。
請參閱圖3d與圖3e所示，以電鍍方式形成一金屬層68在開口 66a內與種子層64上，金屬層68比如是金、銅、銀、鈀、鉑、銠、釕、錸或鎳的單層金屬層結構或是復合式金屬層結構，此金屬層68的厚度介于1微米至20微米，較佳的厚度可介于1.5微米至15微米之間，而復合式金屬層結構的組合包括銅/鎳/金、銅/金、銅/鎳/鈀與銅/鎳/鉑等組合，在此實施例中此金屬層68是單層，而金屬層 68的材質是金。此金屬層68表面上定義二個區域，此二區域分別為打線接墊68a 與打線接墊68b，此打線接墊68a、 68b在后續制程中可提供打線的用途，此打線接墊68a、 68b從俯視透視圖觀之，打線接墊68a、 68b位置是不同于接墊32的位置，其中打線接墊68a或打線接墊68b下方的基底IO上可以設有至少一主動組件，此主動組件在上述組件層12中己有詳盡介紹，在此就不加以重復論述。
請參閱圖3f所示，去除圖案化光阻層66與去除未在金屬層68下方的種子層 64、黏著阻障層62。
請參閱圖3g所示，接著形成一聚合物層70位于聚合物層60與金屬層68上，并通過曝光(exposure)、顯影(devel叩ment)制程與蝕刻制程圖案化此聚合物層70，使此聚合物層70形成數個開口 70a，此開口 70a暴露出金屬層68上的打線接墊 68a、 68b，接著進行加熱硬化，使此聚合物層70硬化。
請參閱圖3h所示，將基底10進行切割步驟，產生數個半導體芯片(chip)72。
請參閱圖3i與圖3j所示，這些半導體芯片72包括一第一半導體芯片72a與一第二半導體芯片72b;其中第一半導體芯片72a與第二半導體芯片72b可能來自在相同基底IO或不同基底10，或是第一半導體芯片72a與第二半導體芯片72b 在結構設計可能相同或不同；再利用一黏著劑74(例如環氧樹脂)將第一半導體芯片72a黏著在一第一外界電路76上，此第一外界電路76具有數個連接接墊76a。同樣利用黏著劑74將第二半導體芯片72b下表面黏著疊設在第一半導體芯片 72a上的聚合物層70上，其中第一半導體芯片72a至少有1%至10%的面積暴露，而第一半導體芯片72a暴露的面積包括第一半導體芯片72a的打線接墊68a與打線接墊68b。
請參閱圖3k所示，同樣利用黏著劑74將一第二外界電路78下表面黏著疊設在第二半導體芯片72b的聚合物層70上，此第二外界電路78可選自印刷電路板、金屬基板、玻璃基板、軟性基板、陶瓷基板與硅基板其中之一，在此實施例中此第二外界電路78是硅芯片，此第二外界電路78具有數個連接接墊78a。
請參閱圖31所示，利用打線制程形成數個導線80在第一半導體芯片72a的打線接墊68a與打線接墊68b上、第二半導體芯片72b的打線接墊68a與打線接墊68b上、第一外界電路76的連接接墊76a上、第二外界電路78的連接接墊78a 上，使第一半導體芯片72a的打線接墊68a與第一外界電路76的連接接墊76a相互連接，使第一半導體芯片72a的打線接墊68b與第二半導體芯片72b的打線接墊68a相互連接，使第二半導體芯片72b的打線接墊68b與第二外界電路78的連接接墊78a相互連接，其中會有少許部分的第二半導體芯片72b的打線接墊68a、部分的第二外界電路78的連接接墊78a與部分的第一外界電路76的連接接墊76a 相互連接(圖中未示)。
請參閱圖3m所示，將完成打線制程的第一半導體芯片72a、第二半導體芯片 72b、第一外界電路76與第二外界電路78進行封裝制程，形成一聚合物保護層 80包覆在第一半導體芯片72a、第二半導體芯片72b、第一外界電路76與第二外界電路78上，此聚合物保護層80的材質比如是環氧樹脂。
第一實施例的第3實施方式
此第3實施方式的結構與制作方法與第2實施方式的結構與制作方法相當類似，因此以下各實施例與實施例中的相同組件的材質與制程就不加以重復說明。第2實施方式的結構是由2片半導體芯片疊設在一第一外界電路板上，并由另一第二外界電路設置在上層半導體芯片上，經由數個導線使2半導體芯片、第
一外界電路板與第二外界電路相互連接。第3實施方式的結構如圖4a所示，圖 4a則是由四個半導體芯片82a、 82b、 82c、 82d、第一外界電路板84與第二外界電路86所組成，其中形成四個半導體芯片82a、 82b、 82c、 82d的制程與材質如同第2實施方式的制程與材質(如圖3a至圖3h所示)，經由第2實施方式的制程所制成的半導體芯片82a具有打線接墊88a與打線接墊88b，半導體芯片82b具有打線接墊卯a與打線接墊90b，半導體芯片82c具有打線接墊92a與打線接墊 92b，半導體芯片82d具有打線接墊94a與打線接墊94b，而第一外界電路板84 具有連接接墊84a，第二外界電路86也具有連接接墊86a。
在制程中也是先利用黏著劑將半導體芯片82a設置在第一外界電路板84，接著同樣利用黏著劑再依序將半導體芯片82b疊設在半導體芯片82a上，半導體芯片82c疊設在半導體芯片82b上，半導體芯片82d疊設在半導體芯片82c上，第二外界電路86疊設在半導體芯片82d上，其中半導體芯片82a、半導體芯片82b 與半導體芯片82c至少有1%至10%的面積暴露，而半導體芯片82d則至少有 1%~70%的面積暴露，而半導體芯片82a、半導體芯片82b、半導體芯片82c與半導體芯片82d所暴露的表面也同時使打線接墊88a、 88b、打線接墊卯a、 90b、打線接墊92a、 92b與打線接墊94a、 94b暴露。
請參閱圖4b所示，利用打線制程形成數個導線96在半導體芯片82a的打線接墊88a與打線接墊88b上、半導體芯片82b的打線接墊90a與打線接墊90b上、半導體芯片82c的打線接墊92a與打線接墊92b上、半導體芯片82d的打線接墊 94a與打線接墊94b上、第一外界電路板84的連接接墊84a與第二外界電路86 的連接接墊86a上，使半導體芯片82a的打線接墊88a與第一外界電路84的連接接墊84a相互連接，使半導體芯片82a的打線接墊88b與半導體芯片82b的打線接墊90a相互連接，使半導體芯片82b的打線接墊90b與半導體芯片82c的打線接墊92a相互連接，使半導體芯片82c的打線接墊92b與半導體芯片82d的打線接墊94a相互連接，使半導體芯片82d的打線接墊94b與第二外界電路86的連接接墊86a相互連接。
其中部分第二外界電路86的連接接墊86a與第一外界電路板84的連接接墊 84a相互連接，部分的半導體芯片82b的打線接墊88a、部分的半導體芯片82c的打線接墊90a與部分的半導體芯片82d的打線接墊90a與第一外界電路板84的連接接墊84a相互連接(圖中未示)。
請參閱圖4c所示，將完成打線制程的半導體芯片82a、 82b、 82c、 82d、第一外界電路板84與第二外界電路86進行封裝制程，形成一聚合物保護層97包覆在半導體芯片82a、 82b、 82c、 82d、第一外界電路板84與第二外界電路86上，此聚合物保護層97的材質比如是環氧樹脂。
第二實施例的第1實施方式
此實施例的結構中基底10、組件層12、金氧半晶體管14、源極16、汲極18、閘極20、細線路結構22、細線路介電層26、導電栓塞30等以集成電路100代替，且集成電路100中的各結構與制程在上述實施已完整說明，因此實施例中的集成電路100中的各結構與制程就不加以重復說明。
請參閱圖5a所示，形成一聚合物層112在整個集成電路IOO上的保護層34 與接墊32上。
請參閱圖5b所示，并通過曝光(exposure)、顯影(devel叩ment)制程與蝕刻制程圖案化此聚合物層112，使此聚合物層112形成數個開口 112a與數個聚合物凸塊(polymerbump)114(圖標中僅顯示出1個)，開口 112a暴露出保護層34與接墊 32，接著進行加熱硬化，使此聚合物凸塊114硬化，此硬化過程的溫度是介于150 度(。C)至300度(。C)之間，且此聚合物凸塊114的材質可選自聚酰亞胺(polyimide， PI)、苯基環丁烯(benzocyclobutene， BCB)、聚對二甲苯(parylene)、環氧基材料 (epoxy-basedmaterial)其中之一，例如環氧樹脂或是由位于瑞士的Renens的Sotec Microsystems所提供的photoepoxySU-8、彈性材料(elastomer)，例如硅酮(silicone)。其中此聚合物層112是感旋旋光性材質時，可以僅利用微影制程(無須蝕刻制程) 來圖案化此聚合物層112，且此聚合物凸塊114厚度介于5微米至50微米，聚合物凸塊114最大橫向尺寸介于10微米至60微米。
請參閱圖5c所示，形成一黏著/阻障層(adhesion/barrierlayer)116在整個集成電路100上的保護層34、接墊32與聚合物凸塊114上。另，黏著/阻障層116可以利用電鍍(electr叩lating)、無電電鍍(electroless plating)、化學氣相沉積或物理氣相沉積(例如濺鍍)的方式形成，其中又以物理氣相沉積為較佳的形成方式，例如金屬濺鍍制程。另外此黏著阻障層116的厚度是介于0.02微米至0.8微米之間，并以介于0.05微米至0.2微米之間的厚度為較佳。請參閱圖5d所示，接著形成厚度介于0.005微米至2微米之間(較佳厚度是介于0.1微米至0.7微米之間)的一種子層(seedlayer)118在黏著/阻障層116上，而形成種子層118的方式比如是濺鍍、蒸鍍、物理氣相沉積、電鍍或者是無電電鍍 (electrons plating)的方式。此種子層118有利于后續金屬線路的設置，因此種子層118的材質會隨后續金屬線路的材質而有所變化。例如，當種子層118上電鍍形成銅材質的金屬層時，種子層118的材質是以銅為佳；當種子層118上電鍍形成金材質的金屬層時，種子層118的材質是以金為佳；當種子層118上電鍍形成鈀材質的金屬層時，種子層118的材質是以鈀為佳；當種子層118上電鍍形成鉑材質的金屬層時，種子層118的材質是以鉑為佳；當種子層118上電鍍形成銠材質的金屬層時，種子層118的材質是以銠為佳；當種子層118上電鍍形成釕材質的金屬層時，種子層118的材質以釕為佳；當種子層118上電鍍形成錸材質的金屬層時，種子層118的材質是以錸為佳；當種子層118上電鍍形成鎳材質的金屬
層時，種子層118的材質是以鎳為佳。
請參閱圖5e所示，形成一光阻層120在種子層118上，并通過曝光(exposure) 與顯影(devel叩ment)制程圖案化此光阻層120，以形成數個光阻層開口 120a在光阻層120內并暴露出位于接墊32與聚合物凸塊114上方的種子層118上，而在形成光阻層開口 120a的過程中比如是以一倍(lX)的曝光機(steppers)或掃描機 (scanners)進行曝光顯影。
其中此光阻層120有兩種型式，其是(l)濕膜光阻(liquid Photo resist),其是利用單一或多重的旋轉涂布方式或者是印刷(printing)方式形成。此濕膜光阻的厚度是介于3微米至60微米之間，而以介于5微米至40微米之間為較佳者；以及 (2)干膜光阻(dry film Photo resist),其是利用貼合方式(laminating method)形成。此干膜光阻的厚度是介于30微米至300微米之間，而以介于50微米至150微米之間為較佳。另外，光阻可以是正型(positive-type)或負型(negative-type)，而在獲得更好分辨率上，則以正型厚光阻(positive-type thick Photo resist)為較佳。利用一對準機(aligner)或一倍(lX)步進曝光機曝光此光阻。此一倍(1X)是指當光束從一光罩 (通常是以石英或玻璃構成)投影至晶圓上時，光罩上的圖形縮小于晶圓上的比例，且在光罩上的圖案比例是與在晶圓上的圖案比例相同。對準機或一倍步進曝光機所使用的光束波長是436納米(g-line)、397納米(h-line)、365納米(i-line)、g/h line(結合g-line與h-line)或g/h/i line(結合g-line、h-line與i-line)。使用光束波長為g/h line
24或g/h/i line的一倍步進曝光機(或一倍對準機)可在厚光阻或厚感旋旋光性聚合物 (photo senstivepolymer)的曝光上，提供較大的光強度(light intensity);此外，此圖案化光阻層120的開口 120a的形狀也可包括線圈形狀、方形、圓形、多邊形或不規則形狀。
請參閱圖5f所示，以電鍍方式形成一金屬層122在開口 120a內的種子層118 上，此金屬層122至少包覆聚合物凸塊114二表面上方的種子層118，而此金屬層122比如是金、銅、銀、鈀、鉑、銠、釕、錸或鎳的單層金屬層結構或是復合式金屬層結構，此金屬層122的厚度介于l微米至20微米，較佳的厚度可介于 1.5微米至15微米之間，而復合式金屬層結構的組合包括銅/鎳/金、銅/金、銅/鎳 /鈀與銅/鎳/鉑等組合，在此實施例中此金屬層122是單層，而金屬層122的材質是金，位于聚合物凸塊114上的金屬層122表面定義一區域為接合接墊124，此接合接墊124可用在連接外界電路。
請參閱圖5g所示，去除圖案化光阻層120與去除未在金屬層122下方的種子層118、黏著阻障層116。
請參閱圖5h所示，將集成電路100進行切割步驟，產生數個半導體芯片 (chip)126，半導體芯片126上的接合接墊124可經由貼帶自動接合(tape automated bonded, TAB)、 COG(chip on glass)、巻帶式晶粒接合(Tape Carrier Package, TCP) 或COF(chip on film)的方式連接至一外界電路128上，此外界電路128具有至少一接合金屬層129，接合接墊124連接至接合金屬層129。
如圖5i所示，本實施實施例以COG方式連接至外界電路128，利用異方性導電膠130將半導體芯片126上的接合接墊124接合至外界電路128的接合金屬層129上。
請參閱圖5j所示，本實施實施例若以COF方式連接至外界電路128，則同樣利用異方性導電膠130將半導體芯片126上的接合接墊124接合至外界電路128 的接合金屬層129上，另-一種COF接合的方式，請參閱圖5k所示，此方式是利用熱壓合的方式將半導體芯片126上的接合接墊124接合至含錫的外界電路128 上，憑借熱壓合使接合接墊124上的金與接合金屬層129上的錫層132產生錫金合金層134而穏固接合，此種憑借熱壓合接合的方式也可應用到貼帶自動接合 (tape automated bonded, TAB)與巻帶式晶粒接合(Tape Carrier Package, TCP)上。第二實施例的第2實施方式
此第2實施方式的結構與制作方法與第1實施方式的結構與制作方法相當類似，因此以下各實施例與實施例中的相同組件的材質與制程就不加以重復說明。
請參閱圖6a所示，第2實施方式與第1實施方式差異點在于第2實施方式的集成電路100具有二個接墊32、 32'，同樣形成聚合物層112在整個集成電路100 上的保護層34與接墊32、 32'上。
請參閱圖6b所示，并通過曝光(exposure)、顯影(devel叩ment)制程與蝕刻制程圖案化此聚合物層112,使此聚合物層112形成數個聚合物凸塊(polymer bump)114(圖標中僅顯示出l個)，開口 112a暴露出保護層34與接墊32、 32'，接著進行加熱硬化，使此聚合物凸塊114硬化。其中此聚合物凸塊114是感旋旋光性材質時，可以僅利用微影制程(無須蝕刻制程)來圖案化此聚合物凸塊114，且此聚合物凸塊114厚度介于5微米至50微米，聚合物凸塊114最大橫向尺寸介于 IO微米至60微米。
請參閱圖6c所示，形成黏著阻障層(adhesion/barrier layer)116在整個集成電路100上的保護層34、接墊32、 32，與聚合物凸塊114上，此黏著阻障層116的厚度是介于0.02微米至0.8微米之間，并以介于0.05微米至0.2微米之間的厚度為較佳。
請參閱圖6d所示，接著形成厚度介于0.005微米至2微米之間(較佳厚度是介于0.1微米至0.7微米之間)的種子層(seed layer)118在黏著/阻障層116上。
請參閱圖6e所示，形成光阻層120在種子層118上，并通過曝光(exposure) 與顯影(devel叩ment)制程圖案化此光阻層120，以形成數個光阻層開口 120a、 120b 在光阻層120內并分別暴露出位于接墊32、 32，與聚合物凸塊114上方的種子層 118。
請參閱圖6f所示，以電鍍方式形成金屬層122在開口 120a、 120b內的種子層118上，此金屬層122至少包覆聚合物凸塊114二表面上方的種子層118，而金屬層122比如是金、銅、銀、鈀、鉑、銠、釕、錸或鎳的單層金屬層結構或是復合式金屬層結構，此金屬層122的厚度介于1微米至20微米，較佳的厚度可介于1.5微米至15微米之間，而復合式金屬層結構的組合包括銅/鎳/金、銅/金、銅 /鎳/鈀與銅/鎳/鉑等組合，在此實施例中此金屬層122是單層，而金屬層122的材質是金，位于金屬層122表面定義二區域分別為接合接墊124與一打線接墊136，接合接墊124是位于聚合物凸塊114上，而打線接墊136位于接墊32'上，此接合接墊124與打線接墊136可用在連接外界電路。
請參閱圖6g所示，去除圖案化光阻層120與去除未在金屬層122下方的種子層118、黏著阻障層116。
請參閱圖6h與圖6i所示，將集成電路100進行切割步驟，產生數個半導體芯片(chip)126，半導體芯片126上的接合接墊124可經由覆晶(FlipChip， FC) 技術接合至另一外界基板138上，此外界基板138比如是半導體芯片，此外界基板138為半導體芯片時，此外界基板138具有數個接合接墊140，在接合接墊140 上具有一接合金屬層142，此接合金屬層142的材質包括金、銅、銀、鈀、鉑、銠、釕、錸、錫或鎳的單層金屬層結構或是復合式金屬層結構，此接合金屬層142 會隨著金屬層122的材質而有所改變，例如金屬層122的材質為金時，接合金屬層142的材質是金或含錫的金屬層，接著利用覆晶(FlipChip， FC)技術將外界基板138疊設在半導體芯片126上，其中接合的方式可采用熱壓合的方式，使接合金屬層142與金屬層122產生融合或合金(金/金接合或金-錫合金)接合，并且在外界基板138與半導體芯片126之間形成一封裝層144將其包覆，此封裝層144 的材質是聚合物材質，比如是環氧樹脂。另外打線接墊136則經由打線制程形成一導線146連接至另一外界電路(圖中未示)上。
請參閱圖6j所示，此外打線接墊136除了可以利用打線制程所形成的導線146 連接至另一外界電路，也可以連接至外界電路的錫球147上，此錫球147的厚度是介于50微米至300微米之間，此連接方式可利用熱壓合的方式接合。
第二實施例的第3實施方式
此第3實施方式的結構與制作方法與第2實施方式與第1實施方式的結構與制作方法相當類似，因此以下各實施例與實施例中的相同組件的材質與制程就不加以重復說明。
請參閱圖7a與圖7b所示，第3實施方式與第2實施方式差異點僅在于打線接墊136的位置不同，第3實施方式的打線接墊136的位置從俯視透視圖(圖9b) 觀之，打線接墊136位置是不同于接墊32'的位置，其中打線接墊136下方的集成電路100內的基底IO上可以設有至少一主動組件，此主動組件包括二極管、晶體管等，主動組件己在上述組件層12中己有詳盡介紹，在此就不加以重復論述。第二實施例的第4實施方式
此第4實施方式的結構與制作方法與第3實施方式與第1實施方式的結構與制作方法相當類似，因此以下各實施例與實施例中的相同組件的材質與制程就不加以重復說明。
請參閱圖8a所示，同樣形成聚合物層112在整個集成電路100上的保護層 34與接墊32與接墊32，上。
請參閱圖8b所示，并通過曝光(exposure)、顯影(devel叩ment)制程與蝕刻制程圖案化此聚合物層112，使此聚合物層112形成數個開口 112a與數個聚合物塊 (polymer island) 142，開口 112a暴露出保護層34、接墊32與接墊32，，接著進行加熱硬化，使聚合物塊148硬化，此硬化過程的溫度是介于150度rC)至300度fC) 之間，且此聚合物塊148的材質可選自聚酰亞胺(polyimide， PI)、苯基環丁烯 (benzocyclobutene， BCB)、聚對二甲苯(parylene)、環氧基豐才米斗(epoxy國based material) 其中之一，例如環氧樹脂或是由位于瑞士的Renens的Sotec Microsystems所提供的photoepoxySU-8、彈性材料(elastomer)，例如硅酮(silicone)。其中此聚合物層 112為感旋旋光性材質時，可以僅利用微影制程(無須蝕刻制程)來圖案化此聚合物層112，且此聚合物塊148厚度介于5微米至50微米。
請參閱圖8c與圖8d所示，接著形成另一聚合物層150在聚合物塊148與開口112a內，此聚合物層150的材質與聚合物層112相同，并通過曝光(exposure)、顯影(development)制程與蝕刻制程圖案化此聚合物層150形成數個聚合物凸塊 (polymer bump)152(圖標中僅顯示出1個)，其中此聚合物層150為感旋旋光性材質時，可以僅利用微影制程(無須蝕刻制程)來圖案化此聚合物層150，且此聚合物凸塊厚度介于5微米至50微米，聚合物凸塊152最大橫向尺寸介于10微米至60 微米。
請參閱圖8e所示，形成黏著阻障層(adhesion/barrierlayer)116在整個集成電路100上的接墊32、接墊32'、聚合物凸塊152與聚合物塊148上。
請參閱圖8f所示，接著形成厚度介于0.005微米至2微米之間(較佳厚度是介于0.1微米至0.7微米之間)的種子層(seed layer)118在黏著/阻障層116上。
請參閱圖8g所示，形成光阻層120在種子層118上，并通過曝光(e鄧osure) 與顯影(development)制程圖案化此光阻層120，以形成數個光阻層開口 120a在光阻層120內并暴露出位于接墊32、接墊32'、聚合物凸塊152與聚合物塊148上方的種子層118，而在形成光阻層開口 120a的過程中比如是以一倍(lX)的曝光機 (steppers)或掃描機(scanners)進行曝光顯影。請參閱圖8h所示，以電鍍方式形成金屬層122在開口 120a內的種子層118 上，此金屬層122至少包覆聚合物凸塊152二表面上方的種子層118，而金屬層 122比如是金、銅、銀、鈀、鉑、銠、釕、錸或鎳的單層金屬層結構或是復合式金屬層結構，此金屬層122的厚度介于1微米至20微米，較佳的厚度可介于1.5 微米至15微米之間，而復合式金屬層結構的組合包括銅/鎳/金、銅/金、銅/鎳/鈀與銅/鎳/鉑等組合，在此實施例中此金屬層122是單層，而金屬層122的材質是金，位于聚合物凸塊152上的金屬層122表面定義一區域為接合接墊124，此接合接墊124可用在連接外界電路，而位于聚合物塊148上的金屬層122表面定義一區域為打線接墊136，此打線接墊136經由打線制程在連接外界電路，其中位于打線接墊136下的聚合物塊148在打線制程時可緩沖打線所產生的應力，對于厚度較薄的基底IO有足夠的緩沖效應，可以防止集成電路IOO的基底10、組件層12 的主動組件在打線制程時損壞，此外此實施例由上視透視圖觀之打線接墊148與接墊32'的位置不同，但是打線接墊136也可以位于接墊32，上方，在此就不加重覆論述。請參閱圖8i所示，去除圖案化光阻層120與去除未在金屬層122下方的種子層118、黏著阻障層116。請參閱圖8j所示，將集成電路IOO進行切割步驟，產生數個半導體芯片 (chip) 126。請參閱圖8k所示，此圖8k與上述圖6i相似，是將半導體芯片126經由覆晶 (FlipChip， FC)技術接合至另一外界基板138上，其中接合的說明如上述第6i 圖說明一樣，所以在此就不加以重復論述。第二實施例的第5實施方式第5實施方式的結構與制作方法與第4實施方式的結構與制作方法相當類似，此第4實施方式的結構為第1實施方式的變化，因此以下各實施例與實施例中的相同組件的材質與制程就不加以重復說明。請參閱圖9a所示，第5實施方式與第4實施方式差異在于曝光(exposure)、顯影(development)制程與蝕刻制程圖案化此聚合物層112與加熱硬化的步驟，在第5實施方式在此二步驟是同時形成聚合物塊148與聚合物凸塊114，也就聚合物塊148與聚合物凸塊114的厚度相同，且此聚合物塊148與聚合物凸塊114厚度介于5微米至50微米之間。
請參閱圖9b所示，依序形成黏著阻障層(adhesion/barrierlayer)116與厚度介于0.005微米至2微米之間(較佳厚度是介于0.1微米至0.7微米之間)的種子層(seed layer)118在整個集成電路IOO上的接墊32、接墊32'、聚合物凸塊114與聚合物塊148上。
請參閱圖9c所示，形成光阻層120在種子層118上，并通過曝光(exposure) 與顯影(development)制程圖案化此光阻層120，以形成數個光阻層開口 120a在光阻層120內并暴露出位于接墊32、接墊32'、聚合物凸塊114與聚合物塊148上方的種子層118，而在形成光阻層開口 120a的過程中比如是以一倍(lX)的曝光機 (steppers)或掃描機(scanners)進行曝光顯影。
請參閱圖9d所示，以電鍍方式形成金屬層122在開口 120a內的種子層118 上，此金屬層122至少包覆聚合物凸塊114 二表面上方的種子層118，金屬層122 比如是金、銅、銀、鈀、鉑、銠、釕、錸或鎳的單層金屬層結構或是復合式金屬層結構，此金屬層122的厚度介于1微米至20微米，較佳的厚度可介于1.5微米至15微米之間，而復合式金屬層結構的組合包括銅/鎳/金、銅/金、銅/鎳/鈀與銅/ 鎳/鉑等組合，在此實施例中此金屬層122是單層，而金屬層122的材質是金，位于聚合物凸塊114上的金屬層122表面定義一區域為接合接墊124，此接合接墊 124可用在連接外界電路，而位于聚合物塊148上的金屬層122表面定義一區域為打線接墊136，此打線接墊136經由打線制程在連接外界電路，其中位于打線接墊136下的聚合物塊148在打線制程時可緩沖打線所產生的應力，對f厚度較薄的基底10有足夠的緩沖效應，可以防止集成電路100的基底10、組件層12的主動組件在打線制程時損壞，此外此實施例由上視透視圖觀之打線接墊136與接墊32，的位置不同，但是打線接墊136也可以位于接墊32'上方，在此就不加重復論述。
請參閱圖9e所示，去除圖案化光阻層120與去除未在金屬層122下方的種子層118、黏著阻障層116。
請參閱圖9f所示，將集成電路IOO進行切割步驟，產生數個半導體芯片(chip) 126。
請參閱圖9g所示，此圖9g與上述圖6i相似，是將半導體芯片126經由覆晶 (FlipChip， FC)技術接合至另一外界基板138上，其中接合的說明如上述第6i 圖說明一樣，所以在此就不加以重復論述。
第二實施例的第6實施方式
第6實施方式的結構與制作方法與第1實施方式的結構與制作方法相當類似，此第6實施方式的結構為第1實施方式的變化，因此以下各實施例與實施例中的相同組件的材質與制程就不加以重復說明。
此實施例是接續第1實施方式的圖5e制程，在完成圖5e后，請參閱圖10a 所示，以電鍍方式形成一金屬層154在開口 120a內的種子層118上，金屬層154 比如是銅，此金屬層154的厚度介于l微米至20微米，較佳的厚度可介于1.5微米至15微米之間。
請參閱圖10b所示，接著再電鍍一金屬層156在金屬層148上，此金屬層156 的材質比如是鎳，此金屬層156的厚度介于0.1微米至20微米，較佳的厚度可介于1微米至15微米之間。
請參閱圖10c所示，形成另一光阻層158在光阻層120、金屬層156上，并通過曝光(exposure)與顯影(development)制程圖案化此光阻層158，以形成數個光阻層開口 158a在光阻層158內并暴露出位于聚合物凸塊114上方的金屬層156, 而在形成光阻層開口 158a的過程中比如是以一倍(lX)的曝光機(steppers)或掃描機 (scanners)進行曝光顯影。
形成光阻層158的另一種方式也可以先將原有的光阻層120先去除，再形成光阻層158在種子層40與金屬層156上，并通過曝光(exposure)與顯影(development) 制程圖案化此光阻層158，以形成光阻層開口 158a在光阻層158內并暴露出位于聚合物凸塊114上方的金屬層156，如圖10d所示。
接續圖10e所示，再電鍍一金屬層160在光阻層開口 158a內的金屬層156上，此金屬層160的材質比如是含錫金屬、錫鉛合金、錫銀合金、錫銀銅合金層、無鉛焊料等，此金屬層160的厚度是介于l微米至300微米，較佳的厚度可介于5 微米至200微米之間。
請參閱圖10f所示，去除圖案化光阻層158、光阻層120，以及去除未在金屬層156下方的種子層118、黏著阻障層116。請參閱圖10g所示，進行再加熱制程，使金屬層160到達熔點而內聚成球形。請參閱圖10h所示，將基底10進行切割步驟，產生數個半導體芯片(chip)126，半導體芯片126上的金屬層160可接合至另一外界基板上。以上說明對本發明而言只是說明性的，而非限制性的，本領域普通技術人員理解，在不脫離權利要求所限定的精神和范圍的情況下，可作出許多修改、變化或等效，但都將落入本發明的權利要求可限定的范圍之內。
權利要求
1. 一種線路組件，其特征在于，包括一第一半導體基底，所述的第一半導體基底具有至少一第一金屬接墊；一第一保護層，位于所述的第一半導體基底上，所述的第一保護層具有至少一開口暴露出所述的第一金屬接墊；一第一金屬層，位于所述的第一保護層上并電連接至所述的第一金屬接墊，所述的第一金屬層具有一第一打線接墊與一第二打線接墊；一第一打線導線，位于所述的第一打線接墊上連接至一第一外界電路；以及一第二打線導線，位于所述的第二打線接墊上連接至一第二外界電路。
2. 根據權利要求l所述的線路組件，其特征在于所述的第一半導體基底包括一第一細聯機結構，所述的第一細聯機結構包括數個厚度小于3微米的第一介電層，位于所述的半導體基底上，且所述的第一介電層具有多個第一通道孔；以及數個厚度小于3微米的第一細線路層，而所述的第一細線路層是位于所述的第一介電層其中之一上，其中所述的第一細線路層憑借所述的第一通道孔彼此電連接。
3. 根據權利要求2所述的線路組件，其特征在于所述的第一細線路層包括厚度是介于0.05微米至2微米之間的一鋁層或銅層。
4. 根據權利要求1所述的線路組件，其特征在于所述的第一保護層的材質包括一氮硅化合物與一氧硅化合物其中之一或其組合。
5. 根據權利要求l所述的線路組件，其特征在于所述的第一金屬層的材質包括金。
6. 根據權利要求1所述的線路組件，其特征在于所述的第一金屬層的材質包括銅。
7. 根據權利要求l所述的線路組件，其特征在于所述的第一金屬層的材質包括銀、鉑、鈀與鎳其中之一或其組合。
8. 根據權利要求l所述的線路組件，其特征在于所述的第一金屬層的厚度介于l微米至20微米。
9. 根據權利要求l所述的線路組件，其特征在于由俯視透視圖觀之所述的第一打線接墊與所述的第二打線接墊與所述的第一金屬接墊處于不同位置。
10. 根據權利要求l所述的線路組件，其特征在于所述的第一金屬層與所述的第一金屬接墊之間還設有一第一黏著/阻障層。
11. 根據權利要求IO所述的線路組件，其特征在于所述的第一黏著/阻障層包括厚度介于0.02微米至0.8微米的一鈦鎢合金層或一鈦金屬層。
12. 根據權利要求IO所述的線路組件，其特征在于所述的第一黏著/阻障層與所述的第一金屬層之間還設有一種子層，所述的種子層與所述的第一金屬層為相同材質。
13. 根據權利要求l所述的線路組件，其特征在于所述的第一半導體基底包括一主動組件，所述的主動組件位于所述的第一打線接墊或所述的第二打線接墊下方。
14. 根據權利要求13所述的線路組件，其特征在于所述的主動組件包括晶體管。
15. 根據權利要求l所述的線路組件，其特征在于所述的第一外界電路與所述的第二外界電路包括半導體芯片、印刷電路板、金屬基板、玻璃基板、軟性基板與陶瓷基板其中之一。
16. 根據權利要求l所述的線路組件，其特征在于所述的保護層與所述的第一金屬層之間還設有一聚酰亞胺化合物層，其厚度介于2微米至100微米之間。
17. 根據權利要求l所述的線路組件，其特征在于所述的第一金屬層上還設有一第二聚合物層，其厚度介于2微米至100微米之間。
18. —種線路組件，其特征在于，包括一第一半導體基底，一第一保護層位于所述的第一半導體基底上，所述的第一保護層的至少一第一開口暴露出所述的第一半導體基底的一第一接墊，且一第一金屬層位于所述的第一保護層上并經由所述的第一開口連接所述的第一接墊，所述的第一金屬層包括數個第一打線接墊；一第二半導體基底，位于所述的第一半導體基底上并暴露出所述的第一半導體基底至少一側邊與所述的第一打線接墊，且一第二保護層位于所述的第二半導體基底上，所述的第二保護層的至少一第二開口暴露出所述的第二半導體基底的一第二接墊，且一第二金屬層位于所述的第二保護層上并經由所述的第二開口連接所述的第二接墊，所述的第二金屬層包括數個第二打線接墊；一第三半導體基底，位于所述的第二半導體基底上并暴露出所述的第二半導體基底至少一側邊與所述的第二打線接墊，且一第三保護層位于所述的第三半導體基底上，所述的第三保護層的至少一第三開口暴露出所述的第三半導體基底的一第三接墊，且一第三金屬層位于所述的第三保護層上并經由所述的第三開口連接所述的第三接墊，所述的第三金屬層包括數個第三打線接墊；一第四半導體基底，位于所述的第三半導體基底上并暴露出所述的第三半導體基底至少一側邊與所述的第三打線接墊，且一第四保護層位于所述的第四半導體基底上，所述的第四保護層的至少一第四開口暴露出所述的第四半導體基底的一第四接墊，且一第四金屬層位于所述的第四保護層上并經由所述的第四開口連接所述的第四接墊，所述的第四金屬層包括數個第四打線接墊；數個打線導線，位于所述的第一打線接墊、所述的第二打線接墊、所述的第三打線接墊與所述的第四打線接墊上，使所述的第一打線接墊與所述的第二打線接墊、所述的第二打線接墊與所述的第三打線接墊、所述的第三打線接墊與所述的第四打線接墊經由所述的打線導線相互連接；以及一外界電路，經由所述的打線導線連接至所述的第一打線接墊、所述的第二打線接墊、所述的第三打線接墊與所述的第四打線接墊至少其中之一上。
19. 根據權利要求18所述的線路組件，其特征在于所述的第一半導體基底、所述的第二半導體基底、所述的第三半導體基底與所述的第四半導體基底分別包括一細聯機結構，所述的細聯機結構包括-數個厚度小于3微米的介電層，分別位于所述的第一半導體基底、所述的第二半導體基底、所述的第三半導體基底與所述的第四半導體基底上，且所述的介電層具有多個通道孔；以及數個厚度小于3微米的細線路層，而所述的細線路層是位于所述的介電層其中之一上，其中所述的細線路層憑借所述的通道孔彼此電連接。
20. 根據權利要求19所述的線路組件，其特征在于所述的細線路層包括厚度介于0.05微米至2微米之間的一鋁層或銅層。
21. 根據權利要求18所述的線路組件，其特征在于所述的第一保護層、所述的第二保護層、所述的第三保護層與所述的第四保護層的材質包括一氮硅化合物與一氧硅化合物其中之一或其組合。
22. 根據權利要求18所述的線路組件，其特征在于所述的第一金屬層、所述的第二金屬層、所述的第三金屬層與所述的第四金屬層的材質包括金。
23. 根據權利要求18所述的線路組件，其特征在于所述的第一金屬層、所述的第二金屬層、所述的第三金屬層與所述的第四金屬層的材質包括銅、銀、鉑、鈀與鎳其中之一或其組合。
24. 根據權利要求18所述的線路組件，其特征在于所述的第一金屬層、所述的第二金屬層、所述的第三金屬層與所述的第四金屬層的厚度分別介于1微米至20微米。
25. 根據權利要求18所述的線路組件，其特征在于所述的第一金屬層、所述的第二金屬層、所述的第三金屬層與所述的第四金屬層的厚度分別介于1.5微米至15微米。
26. 根據權利要求18所述的線路組件，其特征在于所述的第一金屬層與所述的第一接墊、第二金屬層與所述的第二接墊、所述的第三金屬層與所述的第三接墊與所述的第四金屬層與所述的第四接墊之間分別設有一黏著/阻障層。
27. 根據權利要求26所述的線路組件，其特征在于所述的黏著/阻障層包括厚度介于0.02微米至0.8微米的一鈦鎢合金層或一鈦金屬層。
28. 根據權利要求27所述的線路組件，其特征在于所述的黏著/阻障層與所述的第一金屬層、第二金屬層、第三金屬層與第四金屬層之間分別設有一種子層。
29. 根據權利要求18所述的線路組件，其特征在于所述的外界電路包括印刷電路板、金屬基板、玻璃基板、軟性基板、陶瓷基板與半導體芯片其中之一。
30. 根據權利要求18所述的線路組件，其特征在于所述的第一保護層與所述的第一金屬層、所述的第二保護層與所述的第二金屬層、所述的第三保護層與所述的第三金屬層與所述的第四保護層與所述的第四金屬層之間分別設有一第一聚合物層，所述的一聚合物層厚度介于2微米至IOO微米之間，其包括聚酰亞胺化合物。
31. 根據權利要求18所述的線路組件，其特征在于所述的第一金屬層、所述的第二金屬層、所述的第三金屬層與所述的第四金屬層上分別設有一第二聚合物層，所述的第二聚合物層厚度介于2微米至IOO微米之間，其包括聚酰亞胺化合物。
全文摘要
本發明是一種線路組件結構，包括一第一半導體基底，第一半導體基底具有至少一第一金屬接墊；一第一保護層，位于第一半導體基底上，具有至少一第一開口暴露出第一金屬接墊；一第一金屬層，位于第一保護層上并經由第一開口連接第一金屬接墊，具有一第一打線接墊與一第二打線接墊；一第二半導體基底，位于第一半導體基底上暴露出第一半導體基底至少一側邊、第一打線接墊與第二打線接墊，第二半導體基底具有一第二金屬接墊，一第二保護層位于第二半導體基底上，具有至少一第二開口暴露出第二金屬接墊；一第一打線導線，位于第一打線接墊上連接至一第一外界電路；一第二打線導線，位于第二打線接墊上連接至第二半導體基底的第二金屬接墊。
文檔編號H01L25/065GK101312174SQ200710107580
公開日2008年11月26日申請日期2007年5月21日優先權日2007年5月21日
發明者楊秉榮, 羅心榮申請人:米輯電子股份有限公司

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