專利名稱：帶自對準柵極的快閃存儲單元的制造方法
技術領域：
本發明一般涉及半導體器件，特別涉及帶自對準柵極的快閃存儲單元及其制造方法。
背景技術：
電可編程只讀存儲器(EPROM)已廣泛地用做非易失存儲器，即使電源斷開也能保持數據不改變。然而，EPROM器件的主要缺點在于它們必須在紫外線(UV)下暴露約20分鐘以擦除數據。由于當需要改變數據時，必須將EPROM器件從它的插座上拔下并移到UV光源下，這樣很不方便。
電可擦除可編程只讀存儲器(EEPROM)克服了這個問題，并容許在短得多的時間周期內電擦除數據，通常少于2秒鐘。然而，它仍然存在必須一個字節一個字節的擦除數據的不足之處。
快閃EEPROM與EEPROM的類似之處在于可以用電并且較快地擦除數據。然而，對于快閃EEPROM，數據在通常尺寸范圍為每塊128到64K字節的塊中而不是一個字節一個字節地擦除。
用常規的淺溝槽和LOCOS(硅的局部氧化)隔離技術制造的EPROM、EEPROM或快閃EEPROM存儲器件的例子顯示在圖1和2中。這些器件的每一個包括存儲單元陣列11，每個存儲單元有一個浮柵12和控制柵13。浮柵為多晶硅或非晶硅的隔離島，形成在設置有源、漏和溝道區(未示出)的有源區域16中薄柵極氧化物14上。控制柵設置在浮柵上，通常由重摻雜的多晶硅或多晶硅化物制成。介質膜17設置在兩個柵極之間。根據應用，介質可以是ONO(氧化物/氮化物/氧化物)、僅為氧化膜、或是氧化物和氮化物的其它組合物。
從控制柵上觀察到的，存儲單元的閾值電壓取決于存儲在浮柵內的電子數量。大多數的存儲單元可以存儲兩位數據，例如當閾值電壓為低電平時，導電狀態為邏輯“1”，當閾值電壓為高電平時，導電狀態為邏輯“0”。在一些高密度應用中，多級單元可以在每單元存儲多于兩位，例如每單元4位、8位或更多。這可以通過更精確的控制浮柵內的電子數量實現，由此可以獲得不止兩個不同的閾值電壓。
到目前為止，在這種類型的大多數器件中，通過在隔開相鄰的存儲單元11的隔離氧化區19之間的硅襯底18的有源區域16上熱生長70-250數量級厚度的柵或隧道氧化物14形成浮柵。然后在柵極氧化物上形成導電層21，并在導電層上形成介質膜17。導電層通常為化學汽相淀積(CVD)的多晶硅膜或非晶硅膜，厚度在1500-2500數量級，并通過原位摻雜或通過離子注入摻雜磷、砷或硼。介質膜可以僅為氧化物或為氧化物和氮化物的組合物。
在介質膜上形成光刻掩模以限定繪出浮柵的所有四個邊的完整浮柵圖形或僅繪出有源區域邊緣的兩個邊的部分浮柵圖形。各向異性地腐蝕掉介質膜和導電層的未掩蔽部分以形成浮柵圖形。然后在介質層上形成第二導電層22，在第二導電層上形成第二光刻掩模以限定出控制柵圖形，并完成以前僅部分限定圖形時浮柵圖形的限定。然后各向異性地腐蝕掉第二導電層和介質層的未掩模部分，以完成控制柵圖形并完成原先未完成時的浮柵圖形。
用淺溝槽或LOCOS技術制成的疊置柵和分裂柵存儲單元陣列的俯視圖顯示在圖3和4中。浮柵12有在隔離氧化區19上延伸的端帽23，24。控制柵13覆蓋在浮柵上并形成字線。在分離柵陣列中，控制柵包括用做選擇柵的部分13a，在它們下面沒有浮柵的任何一部分。通常由金屬制成并由隔離氧化物19隔開的位線25將每列中存儲單元的漏極互連。通常由硅襯底中的P+或N+擴散層組成的源線26將相同行中的存儲單元的源極互連。
需要端帽23，24以便在形成浮柵的光刻掩蔽步驟中提供相對于隔離氧化區浮柵圖形的圓角和偏移的容差。圓角效應使邊緣27在光刻步驟之后變短相對于有源區的浮柵偏移使邊緣27移到有源區的邊緣28之外。這些效應的任意一個或兩個會導致浮柵不能完全覆蓋有源區，并會產生使晶體管出現故障的漏泄路徑。
在隔離氧化區上延伸，端帽23，24還有助于在控制柵和浮柵之間形成大的電容區域29，導致兩個柵極之間的大耦合率。在存儲單元中所述大耦合率很重要，是由于在寫和擦除操作期間，會有更多的電壓從控制柵耦合到浮柵。
為了防止由于工藝偏差浮柵僅部分覆蓋有源區的情況，有必要通過使端帽變寬來增加布局容差。此外，相鄰浮柵之間的間距30必須足夠寬以避免柵極之間短路。這兩個要求致使存儲單元尺寸增加并且管芯成本變高。
U.S.專利5,767,005介紹了一種不具有覆蓋隔離區或場氧化物的帽蓋的自對準浮柵的制造方法。在該方法中，通過在場氧化物上以及在襯底的有源區上的場氧化物中形成的凹槽中淀積導電層形成浮柵。然后通過例如化學機械平面化(CMP)等的步驟平面化直到導電材料的頂部與場氧化物的上表面共平面并且僅在凹槽中留有材料為止。從而將浮柵與限定了柵極周邊形狀的凹槽的內壁自對準。雖然該方法在浮柵的形成中不需要關鍵的掩蔽步驟，但仍存在直接對形成浮柵的多晶硅或其它導電材料進行CMP拋光的不足之處。此外，浮柵相對較短，并僅提供與控制柵有限的耦合。
發明內容
本發明的基本目的是提供一種新穎和改進的半導體器件和制造方法。
本發明的另一目的是提供一種能克服現有技術的局限和不足的半導體器件和制造方法。
根據本發明通過提供一種非易失存儲單元和方法實現這些和其它目的，其中在襯底中有源區的相對側面上形成隔離氧化物，高度為襯底上有源區寬度的80％到160％的數量級，在有源區上形成柵極氧化物，在柵極氧化物上以及沿隔離氧化物的側面淀積第一層硅，形成具有基本上與柵極氧化物共同延伸的底壁和高度為底壁寬度的80％到160％數量級的側壁的浮柵，在浮柵上形成介質膜，在介質膜上淀積第二層硅并構圖形成與浮柵容性耦合的控制柵。
在一些實施例中，控制柵或厚介質膜在形成浮柵時用做掩模，在形成和對準選擇柵時也作為臺階。浮柵較薄并具有圓形彎曲部分的側壁，在一些實施例中，用做擦除操作期間電子遷移到選擇柵的隧道窗口。在另一些實施例中，浮柵下的柵極氧化物較薄，電子隧道貫穿柵極氧化物到達下面襯底的源區。
根據本發明的方面一，提供一種具有浮柵的半導體器件的制造方法，包括以下步驟在襯底中有源區的兩個相對側面上形成隔離氧化物，高度為襯底上有源區寬度的80％到160％數量級的高度；在有源區上形成柵極氧化層；在柵極氧化物上以及沿隔離氧化物的側面淀積第一層硅，形成具有基本上與柵極氧化物共同延伸的底壁和高度為底壁寬度的80％到160％數量級的側壁的浮柵；在浮柵上形成介質膜，在介質膜上淀積第二層硅并形成與浮柵耦合的控制柵。
在根據方面一的方法的優選實施例中，隔離氧化區通過以下步驟形成在襯底上形成臨時層，高度為有源區寬度的80％到160％數量級，淀積氧化物到臨時層以上的程度，平面化氧化物到臨時層的高度，以及除去臨時層。
在根據方面一的方法的優選實施例中，部分氧化物淀積在襯底中的淺溝槽中。
在根據方面一的方法的優選實施例中，隔離氧化區通過以下步驟形成在襯底上形成臨時層，高度為有源區寬度的80％到160％數量級，生長氧化物到臨時層以上的程度，平面化氧化物到臨時層的高度，以及除去臨時層。
根據本發明的方面二，提供一種具有浮柵的半導體器件的制造方法，包括以下步驟在襯底上有源區的兩個相對側面上形成隔離氧化物；在有源區中的襯底上形成柵極氧化物；在柵極氧化物上和隔離氧化物的側面和頂部淀積第一層硅；在第一層硅上形成氮化層；在氮化層上形成臨時氧化物；平面化臨時氧化物到氮化物的頂部，以露出隔離氧化物上的氮化物并在有源區中留下臨時氧化物；使用氧化物做掩模腐蝕掉隔離氧化物上的氮化物并在有源區中留下氮化物；從有源區中的氮化物上除去臨時氧化物；使用有源區中的氮化物作掩模腐蝕掉隔離氧化物上的硅并在有源區中留下硅形成與隔離氧化物的側面對準的浮柵；從有源區除去氮化物露出浮柵；在浮柵和隔離氧化物上形成介質膜；在介質膜上淀積第二層硅；以及構圖第二層硅形成通過介質膜與浮柵容性耦合的控制柵。
在根據方面二的方法的優選實施例中，包括以下步驟在第二硅層上設置掩模，以及穿過掩模腐蝕控制柵和浮柵以在兩個柵極上形成對準的側邊。
在根據方面二的方法的優選實施例中，包括以下步驟在形成第二層硅之前通過腐蝕穿過第一掩模在浮柵上形成一側邊，在構圖第二層期間腐蝕穿過第二掩模在浮柵上形成另一側邊。
根據本發明的方面三，提供一種具有浮柵的半導體器件的制造方法，包括以下步驟在襯底上有源區的兩個相對側面上形成隔離氧化物；在有源區中的襯底上形成柵極氧化物；在柵極氧化物上和隔離氧化物的側面和頂部淀積第一層硅；在第一層硅上形成氮化層；平面化氮化物與隔離區上硅齊平；使用有源區中的氮化物作掩模腐蝕掉隔離區上的硅，在有源區中留下硅形成浮柵；從浮柵上除去氮化物；在浮柵和隔離區上形成介質膜；在介質膜上形成第二層硅；以及構圖第二層形成控制柵。
在根據方面三的方法的優選實施例中，包括用選自磷、砷和硼組成的組中的摻雜劑摻雜第一層硅的步驟。
在根據方面三的方法的優選實施例中，通過注入離子穿過氮化層摻雜第一層硅。
根據本發明的方面四，提供一種半導體器件的制造方法，包括以下步驟在兩個隔離區之間形成浮柵；使用第一光刻掩模定義該浮柵的垂直于該隔離區的第一側邊；通過該第一掩模進行腐蝕從而形成該第一側邊；在該浮柵上形成控制柵；使用第二光刻掩模定義該控制柵的兩側邊，使得該控制柵的一部分延伸超出該第一側邊；以及通過該第二掩模進行腐蝕以形成該控制柵的該兩側邊，該控制柵的一部分懸在該浮柵之上。
根據本發明的方面五，采用如方面四的制造方法，其中，該浮柵也以該第二掩模進行腐蝕，從而形成與該控制柵的側邊之一自對準的一第二側邊。
根據本發明的方面六，提供一種存儲單元，包括具有有源區的襯底；形成在襯底上有源區上的氧化層；浮柵，具有設置在氧化層上有圓形彎曲部分的側壁；比浮柵厚的控制柵，設置在浮柵上并與浮柵垂直對準；浮柵和控制柵之間的介質膜；選擇柵，設置在控制柵一側并面向帶圓形彎曲部分的浮柵側壁；選擇柵和浮柵之間的隧道氧化物；以及擦除操作期間電子遷移的隧穿路徑，從帶有圓形彎曲部分的浮柵側壁延伸穿過隧道氧化物到達選擇柵。
在根據方面六的存儲單元的優選實施例中，浮柵的厚度在100-1000的數量級，控制柵的厚度在1500-3500的數量級。
根據本發明的方面七，提供一種存儲單元，包括具有有源區的襯底；形成在襯底上有源區上的氧化層；浮柵，具有設置在氧化層上有圓形彎曲部分的側壁；比浮柵厚的介質膜，設置在浮柵上并與浮柵垂直對準；選擇柵，設置在介質膜一側并面向帶圓形彎曲部分的浮柵側壁；選擇柵和浮柵之間的隧道氧化物；以及擦除操作期間電子遷移的隧穿路徑，從帶有圓形彎曲部分的浮柵側壁延伸穿過隧道氧化物到達選擇柵。
在根據方面七的存儲單元的優選實施例中，介質膜包括厚度為50-300數量級的底部氧化層，厚度為1000-2000的氮化層，以及厚度為200-1000的頂部氧化層。
在根據方面七的存儲單元的優選實施例中，介質膜包括厚度為50-300數量級的氧化層，厚度為1000-3000的氮化層。
根據本發明的方面八，提供一種存儲單元，包括具有有源區的襯底；形成在襯底上有源區上的柵極氧化層；浮柵，具有設置在氧化層上有圓形彎曲部分的側壁；比浮柵厚的控制柵，設置在浮柵上并與浮柵垂直對準；浮柵和控制柵之間的介質膜；選擇柵，設置在控制柵一側并面向帶圓形彎曲部分的浮柵側壁；比柵極氧化層厚且位于選擇柵和浮柵之間的氧化層；形成在襯底中的源極區，部分源極區在浮柵下面與之重疊；以及擦除操作期間電子遷移的隧穿路徑，從浮柵延伸穿過柵極氧化層到達源極區的重疊部分。
在根據方面八的存儲單元的優選實施例中，柵氧化層的厚度為70-120，選擇柵和浮柵之間的氧化層的厚度為200-1000的數量級。
根據本發明的方面九，提供一種具有浮柵、控制柵和選擇柵的半導體器件的制造方法，包括以下步驟在硅襯底上的有源區中形成氧化層；在氧化層上形成第一層硅；在第一層硅上形成介質膜；在介質膜上形成第二層硅；腐蝕掉部分第二層硅形成控制柵；使用控制柵做掩模，各向異性腐蝕掉部分介質膜和第一層硅，形成控制柵下的浮柵；在浮柵的側壁上形成圓形彎曲部分；在襯底和控制柵上形成第三層硅，在第三層硅中在控制柵周圍和控制柵上具有臺階；以及各向異性腐蝕第三層硅以在控制柵周圍形成選擇柵。
在根據方面九的方法的優選實施例中，第三層硅的厚度小于其橫越控制柵之處的其下方各層的總厚度。
在根據方面九的方法的優選實施例中，還包括在浮柵的側壁上形成圓形彎曲部分的步驟。
在根據方面九的方法的優選實施例中，通過側壁的氧化形成圓形彎曲部分，該側壁的氧化在浮柵下的氧化層附近和其上的介質膜附近以較高的速率發生。
在根據方面九的方法的優選實施例中，通過以下步驟形成介質膜在第一層硅上形成底部氧化層，在底部氧化層上形成氮化層，以及在氮化層上形成頂部氧化層。
在根據方面九的方法的優選實施例中，還包括以下步驟在第三層硅上形成氮化層，除了第三層硅中臺階的肩狀部區域之外，各向異性除去各處的氮化物。
在根據方面九的方法的優選實施例中，還包括以下步驟在第三層硅上形成附加的氧化層，除了第三層硅中臺階的肩狀部區域之外，各向異性除去各處的附加層。
在根據方面九的方法的優選實施例中，形成的氧化層的厚度為70-250的數量級，形成的第一層硅的厚度為100-1000，形成的介質層的厚度為120-500的數量級，形成的第二層硅的厚度為1500-3500，形成的第三層硅的厚度為2000-4000。
在根據方面九的方法的優選實施例中，還包括用選自磷、砷和硼的組中的摻雜劑摻雜每層硅。
在根據方面九的方法的優選實施例中，摻雜第一層硅到每立方厘米1017到1020的數量級。
在根據方面九的方法的優選實施例中，第二和第三硅層摻雜到每立方厘米1020到1021的數量級。
根據本發明的方面十，提供一種半導體器件的制造方法，包括以下步驟在硅襯底上的有源區中形成氧化層；在氧化層上形成第一層硅；在第一層硅上形成的介質膜；各向異性腐蝕介質膜在有源區上形成臺階；使用臺階做掩模，各向異性腐蝕第一硅層在有源區上形成浮柵；在浮柵的側壁上形成圓形彎曲部分；在襯底和臺階上形成第二硅層；以及各向異性腐蝕第二硅層在浮柵周圍形成選擇柵。
在根據方面十的方法的優選實施例中，通過以下步驟形成介質膜在第一層硅上形成厚度為50-300數量級的底部氧化層，在底部氧化層上形成厚度為1000-2000數量級的氮化層，以及在氮化層上形成厚度為200-1000數量級的頂部氧化層。
在根據方面十的方法的優選實施例中，通過以下步驟形成介質膜在第一層硅上形成厚度為50-300數量級的底部氧化層，在底部氧化層上形成厚度為1000-3000數量級的氮化層。
在根據方面十的方法的優選實施例中，第二硅層的厚度小于臺階的高度。
在根據方面十的方法的優選實施例中，還包括在浮柵的側壁上形成圓形彎曲部分的步驟。
在根據方面十的方法的優選實施例中，通過側壁的氧化形成圓形彎曲部分，該側壁的氧化在浮柵下的氧化層附近和其上的介質膜附近以較高的速率發生。
圖1為具有淺溝槽隔離的現有技術的浮柵存儲器件的示意性剖面圖。
圖2為具有LOCOS隔離的現有技術的浮柵存儲器件的示意性剖面圖。
圖3為現有技術的疊置柵存儲單元陣列的示意性俯視圖。
圖4為現有技術的分離柵存儲單元陣列的示意性俯視圖。
圖5A-5H為根據本發明使用淺溝槽隔離的疊置柵或分離柵存儲單元的制造方法的一個實施例中各步驟的示意性剖面圖。
圖6為根據圖5A-5H的方法制造的疊置柵存儲器件的示意性俯視圖。
圖7為沿圖6中的線7-7截取的剖面圖。
圖8A-8E為根據本發明使用LOCOS隔離的疊置柵或分離柵存儲單元的制造方法的另一個實施例中各步驟的示意性剖面圖。
圖9為根據圖8A-8E的方法制造的分離柵存儲單元陣列的示意性俯視圖。
圖10為沿圖9中的線10-10截取的剖面圖。
圖11A和11B為根據本發明使用淺溝槽隔離的非易失存儲器件的制造方法的一個實施例中各步驟的示意性剖面圖。
圖12A和12B為根據本發明使用LOCOS隔離的非易失存儲器件的制造方法的另一個實施例中各步驟的示意性剖面圖。
圖13A-13G示出了具有自對準浮柵、控制柵和選擇柵的快閃存儲單元的制造方法的一個實施例的各步驟的示意性剖面圖。
圖14為具有自對準浮柵和選擇柵但沒有控制柵的快閃存儲單元的一個實施例的剖面圖。
圖15示出了具有自對準浮柵、控制柵和選擇柵的快閃存儲單元的另一實施例的剖面圖。
圖16-19為利用圖13G、14和15的存儲單元的存儲單元陣列的俯視圖。
圖20和21為圖16-19的存儲單元陣列的電路圖。
具體實施例方式
如圖5A所示，淺溝槽31形成在硅襯底32中。硅可以為N阱材料、P阱材料或僅為P型材料。襯墊氧化物33形成在襯底上，氮化硅層34淀積在襯墊氧化物上。構圖這些層形成掩模，穿過掩模腐蝕襯底形成溝槽。
然后隔離氧化物36淀積在溝槽中并平面化以便它與氮化層的上表面齊平。氧化物可以通過例如化學汽相淀積(CVD)淀積，并通過CMP拋光平面化。在該方法中，襯墊氧化物33和氮化層34不僅作為形成溝槽的掩模，也作為增加隔離氧化物高度的手段。如下文更詳細討論的，臺階高度35(即，硅襯底的上表面上氮化層的上表面的高度)很重要，是由于這樣提供了沿隔離氧化物的邊緣具有大側壁的浮柵，增加了控制柵和浮柵之間的電容。由于大耦合率，在存儲單元的寫和擦除操作期間，更多的電壓由控制柵耦合到浮柵。
形成隔離氧化物區之后，去掉氮化層，如圖5B所示淀積薄硅層39。各向異性腐蝕該層沿隔離氧化物的邊緣形成硅間隔層，如圖5C所示。然后熱氧化這些間隔層形成陡坡的氧化物間隔層，如圖5D所示。此后，通過潤濕浸泡從硅襯底上除去襯墊氧化物33，在有源區38上形成薄柵極或隧道氧化物37，如圖5E所示。熱生長柵極氧化物，厚度為70-150數量級。
然后在柵極氧化物和隔離氧化物上淀積較薄的硅層41，在硅上淀積氮膜42。硅層的厚度在100-1000的數量級，基本上比現有技術器件的浮柵(1500-2500)薄。硅層可以是多晶硅或非晶硅。優選硅層用磷、砷或硼摻雜到每立方厘米1017到1020的數量級。摻雜可以是淀積硅期間的原位摻雜或穿過氮化物的離子注入。
玻璃上硅(SOG)或CVD氧化物43淀積在氮化膜上，并通過深腐蝕或CMP拋光平面化到隔離氧化物36上氮化膜的上表面的水平，如圖5F所示。這樣僅在有源區38上的區域中留下氧化物43，使用該氧化物作掩模，將隔離氧化物上區域中的氮化膜腐蝕掉。然后用濕腐化溶液腐蝕剩余的SOG或CVD，露出有源區域中的氮化物42。使用該氮化物作掩模，通過各向異性干腐蝕除去隔離氧化物上的硅41，如圖5G所示，僅在有源區中留下硅以形成浮柵44。這些柵極沿柵極氧化物37的上表面和隔離氧化的側邊延伸。
如圖5H所示，一旦形成浮柵，將去掉覆蓋它們的氮化物，介質膜46淀積在浮柵和隔離氧化物上。該膜優選ONO(氧化物/氮化物/氧化物)膜，但也可以僅為氧化膜或氧化物和氮化物的另一組合物。多晶硅或多晶硅化物(例如，硅化鎢)層47淀積在介質膜上并構圖形成控制柵48，如圖6所示。
借助也限定了在有源區38上延伸的浮柵的邊緣51的光刻掩模(未示出)構圖控制柵。然后各向異性地腐蝕掉未掩蔽區域中的兩個硅層和介質層，留下控制柵48和浮柵44，浮柵的邊緣51與控制柵的對應邊緣自對準。浮柵的兩個邊緣52與隔離氧化物的側邊36a自對準。
如圖7所示，漏和源區53，54形成在襯底18中，源區的部分54a位于浮柵下面。這些區域為與硅襯底相反導電類型的重摻雜層。沿存儲單元的側壁形成氧化物間隔層55。
通過使硅層41較薄并增加浮柵的側壁44a的高度將控制柵和浮柵之間的電容區域制得較大。在示出的實施例中，側壁44a的高度為浮柵的底壁44b寬度的80％到160％的數量級，優選在1000-5000的數量級。控制柵有較高的側壁48a和底壁48b與浮柵的側壁和底壁以非常小的間距相對。這樣在控制柵和浮柵之間提供了大耦合率，由此電壓可以有效地從控制柵耦合到浮柵，并且存儲單元保持了穩定的寫和擦除性能，同時隔離氧化物上沒有浮柵帽蓋。
圖6和7的存儲單元的操作如下，施加到三個節點端子的偏置電壓顯示在表1中。
表1
在擦除操作中，由于富勒-諾德海姆隧穿機理，浮柵內的電子被迫使穿過隧道從浮柵到達浮柵下面的部分源極區54a。在擦除操作期間，在隧道氧化物37上建立高電場(＞10MV/cm)。這可以通過將約-7伏的負電壓施加到控制柵和約5伏的正電壓施加到源極節點，或通過對控制柵施加0伏電壓并相源極節點施加約12伏的電壓實現。在兩種情況中，漏極節點保持浮動。在擦除方式中，由于控制柵和浮柵之間約90％的耦合率，源極和控制柵之間的大部分電壓差出現在隧道氧化物上，電子被迫使穿過隧道從浮柵到源極區的重疊部分。
當擦除操作完成時，浮柵被正向充電，存儲單元的閾值電壓變低，存儲單元處于導通或邏輯“1”狀態。
在編程方式中，電子通過熱載流子注入注入到浮柵內，浮柵變為負向充電。在編程操作期間，控制柵偏置約10伏，漏極偏置約5伏，源極偏置約0伏。當編程期間電子從源極流向漏極，它們被溝道區上的電場加速，它們中的一些在漏結附近被加熱(heated)。一些熱電子越過約3.1伏的氧化物勢壘高度并注入到浮柵內。
當編程操作完成時，浮柵被負向充電，存儲單元的閾值電壓變高，存儲單元處于不導通或邏輯“0”狀態。
在讀方式中，控制柵偏置約3到5伏，源極偏置0伏，漏極偏置約1.5到3伏。當存儲單元處于擦除狀態時，讀顯示導通狀態，邏輯“1”由讀出放大器識別出。當存儲單元處于編程狀態中時，讀顯示不導通狀態，邏輯“0”由讀出放大器識別出。
除了使用LOCOS(硅的局部氧化)隔離而不是淺溝槽隔離，圖8A-8E中示出的方法類似于圖5A-5H中的方法。類似的參考數字表示由兩個方法制成的器件中對應的元件。
在該實施例中，襯墊氧化物33形成在襯底32上之后，多晶硅層56形成在襯墊氧化物上，氮化層57形成在多晶硅層上。熱生長隔離氧化物36，盡可能短的鳥嘴58從氧化物側面伸出。襯底上隔離氧化物的高度59的重要之處在于提供了高側壁的浮柵以及控制柵和浮柵之間的大耦合電容。在示出的實施例中，襯底上隔離氧化的高度為氧化物的總高度61的55％的數量級。
形成隔離氧化區之后，除去襯墊氧化物、多晶硅以及氮化物，柵極氧化物37熱生長在有源區38上。此后，和圖5A-5H實施例中的一樣，淀積硅層41、氮化層42以及SOG或CVD氧化物43，平面化SOG或CVD氧化物直到與隔離氧化物上的氮化物的上表面齊平，由此僅在有源區中留下SOG或CVD氧化物43。
和圖5A-5H實施例中的一樣，使用SOG或CVD氧化物作掩模腐蝕掉隔離氧化物36上的氮化物。然后用濕腐蝕溶液從有源區除去SOG或CVD氧化物，使用剩余的氮化物42作掩模，腐蝕掉隔離氧化物上的硅41，僅在有源區上留下硅。
去掉有源區中覆蓋硅的氮化物42，使用光刻掩模限定在有源區38上延伸的浮柵44的一個或兩個側面51，52。如果僅限定了一個側面，那么它是面向接觸66的側面51，在形成控制柵圖形期間繪出另一側面52。限定浮柵掩模之后，各向異性地腐蝕掉未掩蔽區域中的硅。
介質膜46淀積在其余的硅和隔離氧化物上，第二硅層47淀積在介質膜上。該層可以由多晶硅形成，多晶硅優選由磷、砷或硼重摻雜到每立方厘米1020到1021的數量級。摻雜可以通過淀積期間的原位摻雜或通過離子注入實現。此外，可以使用如硅化鎢等的多晶硅化物代替多晶硅。
形成第二硅層之后，使用另一光刻掩模限定控制柵圖形，如圖9所示。限定圖形之后，各向異性地腐蝕掉層的未掩蔽部分形成控制柵48。在還沒有形成浮柵的第二側面52的位置，繼續各向異性腐蝕穿過介質膜46和硅層44以完成浮柵圖形。
如圖10所示，控制柵48的部分48c懸垂于浮柵44之上，較薄的柵極氧化物37a(例如，70-150)形成在硅襯底和浮柵之間，較厚的柵極氧化物37b(例如，100-350)形成在襯底和控制柵的懸垂部分之間。溝道66也具有控制柵懸垂部分下面的一部分66a和浮柵下面的另一部分66b。在該實施例中，漏極53、溝道66和控制柵48可以認為是直接與浮柵44和控制柵48為一部分的存儲單元相鄰的選擇晶體管。
和圖5A-5H的方法制造的器件一樣，浮柵有較高的側壁44a，在示出的實施例中，側壁44a為底壁44b寬度的80-160％的數量級，優選高度在1000-5000的數量級。控制柵也具有較高的側壁48a和與浮柵的側壁和底壁以非常小的間距相對的底壁48b。這樣為與控制柵的容性耦合提供了較大的面積并產生大的耦合率，所以電壓可以有效地從控制柵耦合到浮柵。由此，存儲單元可以保持穩定的寫入和擦除性能，在隔離氧化物上不必有浮柵帽蓋。
圖9和10的存儲單元的操作如下，施加到三個節點端子的偏置電壓顯示在表2中。
表2
在擦除操作中，由于富勒-諾德海姆隧穿機理，浮柵內的電子被迫使穿過隧道從浮柵到達浮柵下面的部分源極區54a。在擦除操作期間，在隧道氧化物37上建立高電場(＞10MV/cm)。這可以通過將約-7伏的負電壓施加到控制柵和約5伏的正電壓施加到源極節點，或通過對控制柵施加0伏電壓并向源極節點施加約12伏的電壓實現。在兩種情況中，漏極節點保持浮動。在擦除方式中，由于控制柵和浮柵之間約90％的耦合率，源極和控制柵之間的大部分電壓差出現在隧道氧化物上，電子被迫使穿過隧道從浮柵到源極區的重疊部分。
當擦除操作完成時，浮柵被正向充電，存儲單元的閾值電壓變低，存儲單元處于導通或邏輯“1”狀態。
在編程方式中，電子通過熱載流子注入注入到浮柵內，浮柵變為負向充電。在編程操作期間，控制柵偏置約10伏，漏極偏置約5伏，源極偏置約7伏。當編程期間電子從源極流向漏極，它們被溝道區上的電場加速，它們中的一些在漏結附近被加熱。一些熱電子越過約3.1eV的氧化物勢壘高度并注入到浮柵內。
當編程操作完成時，浮柵被負向充電，存儲單元的閾值電壓變高，存儲單元處于不導通或邏輯“0”狀態。
在讀方式中，控制柵偏置約3到5伏，源極偏置0伏，漏極偏置約1.5到3伏。當存儲單元處于擦除狀態時，讀顯示導通狀態，邏輯“1”由讀出放大器識別出。當存儲單元處于編程狀態中時，讀顯示不導通狀態，邏輯“0”由讀出放大器識別出。
圖11A和11B示出了使用CMP拋光和淺溝槽隔離形成自對準浮柵的另一方法。如上所示形成隔離氧化區36，在有源區38上生長柵極氧化物37。多晶硅或非晶硅的層68淀積在柵極氧化物和隔離氧化物上。該層的厚度在100-1000的數量級，并由磷、砷或硼摻雜到每立方厘米1017到1020的數量級。厚度也為100-1000的數量級的氮化層69淀積在硅上。
當硅很薄，例如小于約500并通過離子注入摻雜時，優選穿過氮化物注入離子，以便注入的離子分布到硅內而不是滲透到柵極氧化物和/或硅襯底內。
然后進行CMP拋光操作出去隔離氧化物上的氮化物69直到齊平或稍低于隔離氧化物上硅68的上表面，如圖11B所示。使用留在有源區中的氮化物做掩模，各向異性地腐蝕掉隔離氧化物上的硅。和圖5A-5H中的方法一樣形成控制柵、控制柵和浮柵之間的介質膜、以及浮柵的其余邊緣。
除了通過LOCOS方法而不是淺溝槽形成隔離氧化區之外，圖12A和12B中示出的方法基本上與圖11A和11B中的方法相同。一旦形成隔離氧化區，其余的步驟基本上相同，類似的參考數字表示由兩個方法制造的器件中對應的元件。由此，柵極氧化物37生長在襯底上，硅層68淀積在柵極氧化物和隔離氧化物上，氮化層69淀積在硅上。
通過CMP拋光除去隔離氧化物上的氮化物，其余的氮化物用做掩模，腐蝕掉隔離氧化物上的硅。用圖5A-5H中的相同方法形成控制柵、控制柵和浮柵之間的介質膜、以及浮柵的其余邊緣。
本發明有許多重要特性和優點。具有高側壁的較薄浮柵提供了控制柵和浮柵之間的大耦合電容，這提供了穩定的寫和擦除操作，并且不帶有現有技術器件需要的端帽。省略端帽顯著地減小了存儲單元和陣列的尺寸。此外，消除了由圖形移動和圓角引起的工藝成品率波動，得到更好并且更穩定的工藝成品率。
圖11A和11B以及12A和12B的工藝還具有以下優點在硅腐蝕期間通過添加過腐蝕步驟可以完全腐蝕掉隔離氧化區上的薄硅，同時可以精確地控制硅的側壁高度71。所述優點的重要之處在于保持了控制柵和浮柵之間的大電容以得到需要的耦合量。此外，在CMP拋光步驟期間，氮化物還用于保護薄硅層和下面的薄柵極氧化物不受到污染。
在圖13A-13G所示的工藝中，在單晶硅襯底137上熱生長厚度為70-250數量級的氧化層136，用做柵極氧化物或隧道氧化物。襯底可以為P阱或P襯底材料。多晶硅或非晶硅層138(poly-1層)淀積在氧化層上用做浮柵，介質膜139形成在硅層上。poly-1層的厚度在100-1000的數量級，基本上比通常約2000厚的現有技術器件中的浮柵薄。poly-1層優選用磷、砷或硼摻雜到每立方厘米1017到1020的數量級。摻雜可以是淀積硅期間的原位摻雜或直接離子注入到硅內或穿過介質膜。
介質膜可以僅為純氧化物或氧化物、氮化物和氧化物(ONO)的組合物，在示出的實施例中，它由厚度為30-100數量級的下氧化層141、厚度為60-300數量級的中間氮化層142以及厚度為30-100數量級的上氧化層143組成。
多晶硅層144(poly-2層)淀積在介質膜上用做控制柵。該層的厚度在1500-3500數量級，并用磷、砷或硼重摻雜到每立方厘米1020到1021的數量級。然后CVD氧化物或氮化物層146淀積在poly-2層上，厚度為300-1000。在隨后的干腐蝕步驟期間，氧化物或氮化物層用做掩模以防止控制柵區域中的poly-2被腐蝕掉。
光刻掩模(未示出)形成在層146上，同時限定了控制柵和浮柵，各向異性干腐蝕除去該層和poly-2層的未掩蔽部分，僅留下形成控制柵147的部分poly-2，如圖13B所示。然后除去光刻膠，氧化層148熱生長在多晶硅的側壁上，厚度為100-600的數量級。
在熱氧化工藝期間，由于硅的氧化速率快于與氧化層143，146的界面，因此多晶硅的各角變圓。由于消除了多晶硅的尖角，所述變圓增強了擦除周期期間存儲單元的性能，并由此減小了控制柵和選擇柵之間的泄露電流。
現在參考圖13C，使用控制柵和它上面的氧化物和/或氮化物作為掩模，用各向異性干腐蝕腐蝕中間的poly介質和poly-1形成中間的poly介質149和浮柵151。此后，在熱氧化步驟中，如果選擇柵152形成在襯底上，氧化層153形成在浮柵的露出邊緣上，控制柵側壁上的氧化層148制得較厚。氧化層153用做隧道氧化物，優選厚度在50-300的數量級。如果需要，薄層的CVD氧化物(約50-200)可以淀積在熱氧化物上，以改善氧化膜的質量并減少選擇柵和浮柵之間的干擾。
在熱氧化工藝期間，由于poly-1的氧化速率與其上和下的氧化層的界面附近較快，因此浮柵的邊緣部分或側壁154變圓。所述圓形彎曲部分增強了電場，使電子更容易穿過隧道通過該區域離開浮柵。此外，還消除了在poly-1的方角附近的隧道氧化物中發生的局部陷阱效應。這增強了編程周期和擦除周期期間存儲單元的性能。
然后，多晶硅層(poly-3)156淀積在氧化層上，氮化物或氧化層157淀積在poly-3層，如圖13D所示。在所述淀積期間，臺階由控制柵形成，氧化層或氮化層位于其上，中間poly介質和浮柵使對應的臺階156a形成在poly-3層中。該臺階用于隨后除去部分poly-3層以形成選擇柵，為此，poly-3的厚度應小于其上形成的臺階的高度。在一個實施例中，poly-3層的厚度在2000-4000的數量級，氮化層或氧化層157的厚度在200-1500的數量級。
通過各向異性干腐蝕從poly-3層的平坦區域除去氮化物或氧化物，僅留下垂直延伸的部分158，如圖13E所示，也各向異性腐蝕poly-3以形成選擇柵159。由于poly-3層比控制柵和其下的其它元件形成的臺階薄，腐蝕到poly-3的厚度除去控制柵上的所有poly-3和形成臺階156a的區域外的所有poly-3。
區域158中的氮化物或氧化物保護poly-3的肩狀部161被腐蝕掉。還控制了選擇柵的溝道長度并減小了選擇柵的表面電阻。由此，例如通過使氮化物或氧化層更厚，肩狀部可以制得更寬，產生更長的溝道長度。poly-3的厚度還可用于調整選擇柵的寬度和高度，較厚的poly-3產生較厚和較寬的柵極。較低的表面電阻減小了選擇柵的負載效應并使存儲單元獲得更快的性能。
除掉剩余的氮化物或氧化物，如圖13F所示，光刻掩蔽之后，腐蝕掉與選擇柵相對的控制柵側面上的poly-3間隔層162。
如圖13G所示，現在在襯底中形成源極163和漏極164，在選擇柵161和控制柵147的側面形成氧化物間隔層166。源極和漏極用如磷或砷等的N型材料重摻雜，考慮到編程期間將施加到源極上的高電壓，因此源極的結制得比漏極的深。該存儲單元的擦除路徑從浮柵側壁154的圓形彎曲部分到選擇柵。由于較薄的浮柵和側壁的圓形彎曲部分，控制柵和浮柵之間的耦合率可以制得較大，由于側壁彎曲部分周圍的局部電場增強，所以電子的隧道貫穿更有效。
通過使用控制柵做掩模，浮柵與控制柵自動地自對準。選擇柵類似地完全與浮柵和控制柵自對準，在單元操作期間選擇柵可以有小表面電阻和更好的性能。
圖13G的存儲單元的操作如下，施加到四個節點端子的偏置電壓顯示在表3中。
表3
在擦除方式中，富勒-諾德海姆隧穿使電子由浮柵遷移到選擇柵，留下正電子作為浮柵內的多數載流子。浮柵的圓形彎曲部分增強了電場效應，和隧道氧化物的相對側面上的兩個平坦表面相比，可在較低的外加電壓下發生遂穿。電場增強也可以形成較厚的隧道氧化物，同時保持足夠的電子遂穿。
在擦除方式中從控制柵到浮柵的耦合率為約70％到80％，這意味著約70％到80％的控制柵電壓耦合到浮柵。這使得控制柵和選擇柵之間的大部分電壓差降落在浮柵的圓形側壁周圍的隧道氧化物上，這引發了富勒-諾德海姆隧穿，電子由浮柵遂穿到選擇柵。由于浮柵變得更正，存儲單元的閾值電壓降低到-5.0到-1.0伏的級別。這導致控制柵偏置在0到2.5伏時浮柵下溝道的反型層。因此，擦除之后，存儲單元處于導通或邏輯1狀態。
在編程方式中，電子注入到浮柵內，浮柵變成負向充電。控制柵偏置在7.0到10伏，選擇柵偏置在1.5到3.0伏，漏極偏置在約0伏，源極偏置在4.0到8.0伏，大部分的源-漏電壓降落在選擇柵和浮柵之間的溝道中間區域，在溝道中間區域產生高電場。此外，由于通過由源極和控制柵提供的電壓浮柵耦合到高電壓，因此垂直的高電場建立在溝道中間和浮柵之間的氧化物上。
當編程期間電子由漏極流向源極時，它們由溝道中間區域上的高電場加速，一些電子被加熱。由于被垂直的電場加速，一些熱電子越過約3.1eV的氧化物勢壘高度并注入到浮柵內。當編程結束時，浮柵變成負充電，存儲單元的閾值電壓增加到約3.0到6.0伏的級別。這關斷了浮柵下的溝道，控制柵偏置0到2.5伏。由此，編程之后存儲單元處于不導通或邏輯0狀態。
在讀方式中，控制柵偏置0到2.5伏，源極偏置0伏，漏極偏置1.5到3.0伏，選擇柵偏置2.5到5.0伏。當存儲單元處于擦除狀態時，由于浮柵和選擇柵溝道接通，讀顯示導通狀態(邏輯1)。當存儲單元處于編程狀態中時，由于浮柵溝道關斷，讀顯示不導通狀態(邏輯0)。
圖14的實施例基本上類似于圖13G的實施例，類似的參考數字代表兩個實施例中對應的元件。然而在圖14的實施例中，僅有兩個硅層，存儲單元僅有一個浮柵151和選擇柵159；沒有控制柵。該實施例還有一個較深的源極結167和浮柵下較寬的源極重疊區168，起控制柵的功能，提供耦合到浮柵的電壓。
在本實施例中poly-1上的ONO膜也較厚，底部氧化層169的厚度在50-300的數量級，氮化層171的厚度在1000-2000的數量級，頂部氧化層172的厚度在200-1000的數量級。各向異性腐蝕該厚膜，在形成浮柵時用做掩模并提供形成選擇柵時使用的臺階，就象在圖13A-G的實施例中利用控制柵一樣。此外，如果需要，ONO層可以用具有厚度為50-300數量級的底部氧化層和厚度為1000-3000數量級的氮化層的ON膜代替。所述存儲單元的擦除路徑從浮柵側壁154的圓形彎曲部分到選擇柵。
圖14的存儲單元的操作如下，施加到節點端子的偏置電壓顯示在表4a中。
表4a
在擦除方式中，富勒-諾德海姆隧穿使電子由浮柵遷移到選擇柵。12到15伏數量級的正電壓施加到選擇柵，漏極節點保持浮動，源極節點偏置0伏。由于源極節點的耦合率在70％到85％的數量級，例如，約70％到85％的源極電壓耦合到浮柵。由于重疊源極168和溝道區173的組合，有更多的電壓由源極節點耦合到浮柵。這產生更大的耦合率，例如在本例中約80％到90％。因此，選擇柵和源極之間的大部分電壓差位于浮柵的圓形側壁154周圍的隧道氧化物上，引發了富勒-諾德海姆隧穿，迫使電子從浮柵隧穿到選擇柵。擦除操作完成之后，浮柵變成正充電，存儲單元的閾值電壓降低到-5.0到-1伏的級別。由此，即使浮柵上沒有控制柵，反型層也可以在浮柵下的溝道中形成。存儲單元現在處于導通狀態(邏輯1)。
在編程方式中，選擇柵偏置1.5到3.0伏，漏極偏置在0伏左右，源極偏置10到13伏。所述偏置條件接通了選擇柵下面的溝道以及浮柵下的溝道。因此大部分的源-漏電壓設置在選擇柵和浮柵之間的溝道中間區域上。浮柵耦合到來自浮柵下源極的高電壓，由此垂直的高電場建立在溝道中間區域和浮柵之間的氧化物上。溝道中間區域周圍混合的高電場產生熱電子并迫使一些熱電子注入到浮柵內。編程完成之后，浮柵變為負向充電，存儲單元的閾值電壓增加到3.0到6.0伏的數量級。浮柵下的溝道現在關斷，存儲單元處于不導通狀態(邏輯0)。
在讀方式中，源極偏置0伏，漏極偏置1.5到3.0伏，選擇柵偏置2.5到5.0伏。當存儲單元處于擦除狀態時，由于浮柵和選擇柵溝道接通，讀顯示導通狀態。當存儲單元處于編程狀態時，由于浮柵溝道關斷，讀顯示不導通狀態。
此外，在圖14的實施例中，存儲單元可以制造在由N阱或N型襯底環繞的P阱中。此時，施加到存儲單元端子節點的偏置電壓顯示在表4b中。
表4b
該存儲單元的操作在其它方面與以上介紹的圖14的實施例相同，浮柵下的溝道和源極區為浮柵提供了更高的耦合率。
圖15的實施例也基本上類似于圖13G的實施例，類似的數字也表示這兩個實施例中對應的元件。在圖15的實施例中，氧化層136的厚度為70-120的數量級，并用做擦除操作的隧道氧化物。在本實施例中，浮柵圓形側壁154周圍的氧化物153不用做隧道氧化物，并且可以制得更厚，例如達到約200-1000。包含poly-2層144，以形成控制柵147，和圖13G的實施例中一樣，中間poly介質優選ONO膜。在本實施例中，隧道窗口為浮柵下源極的重疊區1 68，擦除路徑是從浮柵到源極的重疊部分。
圖15的存儲單元的操作如下，施加到四個節點端子的偏置電壓顯示在表5中。
表5
在擦除方式中，由于富勒-諾德海姆隧穿，浮柵內的電子被迫使由浮柵隧穿到重疊的源極區168。在擦除操作中，高電場(＞10MV/cm)建立在熱生長于硅襯底上的隧道氧化物136上。這可以通過將-7.0到-12.0數量級的負電壓施加到控制柵和數量級為3.0到7.0伏數量級的正電壓施加到源極節點來實現。漏極和選擇柵節點保持浮動，耦合率例如在70％到85％的數量級。因此控制柵和源極之間的大部分電壓差位于隧道氧化物上，造成富勒-諾德海姆隧穿，電子從浮柵移動到重疊的源極區。擦除操作完成之后，浮柵正向充電，存儲單元的閾值電壓降到-5.0到-1.0伏的數量級。當控制柵偏置0到2.5伏時，在浮柵下的溝道中形成反型層。因此擦除操作之后存儲單元處于導通狀態(邏輯1)。
編程方式類似于圖13G的實施例中的編程方式。然而由于氧化物136和氧化物153的不同厚度，偏置電壓的值可以改變。編程完成之后，浮柵變為負向充電，存儲單元的閾值電壓增加到3.0到6.0伏的數量級。當控制柵偏置0到2.5伏時，關斷了浮柵下的溝道。因此編程之后存儲單元處于不導通狀態(邏輯0)。
圖16和17示出了圖13G和15中類型的存儲單元的NOR型存儲單元陣列，分別帶有和不帶有與有源區的邊緣自對準的浮柵。在圖16的實施例中，浮柵151的邊緣151a，151b與襯底137的有源區域的邊緣對準，而在圖17的實施例中，浮柵具有在隔離氧化區173上延伸的端帽151c，151d。由于浮柵的邊緣不與有源區的邊緣自對準，因此需要這些端帽以防止浮柵的形成期間由于圖形移動或圓角造成的短溝道或穿通。
圖16和17的存儲單元陣列的電路圖顯示在圖20中。給定列中的所有存儲單元的漏極連接到位線BLn-1，BLn，BLn+1等，通常為跨越有源區上的金屬線176-78，給定行中的所有單元連接到源線179，通常為硅襯底137中的N+擴散層。相鄰的位線通過介質膜(未示出)相互隔離。給定行中的所有選擇柵159通過選擇柵線181連接在一起，給定行中的所有控制柵147通過控制柵線182連接在一起。選擇柵線和控制柵線分別由poly-3和poly-2層形成。
圖18和19示出了圖14中類型的存儲單元的NOR型存儲單元陣列，分別帶有和不帶有與有源區的邊緣自對準的浮柵。在圖18的實施例中，浮柵151的邊緣151a，151b與襯底137的有源區域的邊緣對準，而在圖19的實施例中，浮柵具有在隔離氧化區173上延伸的端帽151c，151d。除了沒有控制柵之外，這些實施例類似于圖16和17的實施例。
圖18和19的存儲單元陣列的電路圖顯示在圖21中。除了沒有控制柵，所述電路類似于圖20的電路。
本發明具有許多重要的特性和優點。浮柵和選擇柵相互自對準并與控制柵自對準。由于較薄，浮柵與控制柵有較大的耦合率，并且在擦除操作期間當柵極的側壁或邊緣用做電子源時，僅呈現較小的隧穿窗口。此外，浮柵的圓形側壁或邊緣增強了邊緣彎曲部分周圍的局部電場，并在擦除操作期間提供了更有效的電子隧穿。這樣可允許選擇柵和浮柵之間的隧道氧化層制得較寬，但仍保持穩定的擦除操作。
由于選擇柵由淀積在控制柵或厚介質層產生的臺階上的硅層形成，因此可以通過使臺階較高或較短、通過淀積較厚的硅層、以及在硅上淀積較厚或較薄的氮化物或氧化物可以控制選擇柵的高度和寬度。在腐蝕形成選擇柵期間氮化物或氧化物保護硅臺階的肩狀部。因此，選擇柵具有小表面電阻、小負載效應和更快的性能。
顯然以上提供了一種新穎和改進的半導體器件和方法。雖然僅詳細地介紹了某些實施例，對熟悉本領域的人員來說顯然可以進行某些修改和變形而不脫離以下權利要求書限定的本發明的范圍。
權利要求
1.一種具有浮柵的半導體器件的制造方法，包括以下步驟在襯底中有源區的兩個相對側面上形成隔離氧化物，高度為襯底上有源區寬度的80％到160％數量級的高度；在有源區上形成柵極氧化層；在柵極氧化物上以及沿隔離氧化物的側面淀積第一層硅，形成具有基本上與柵極氧化物共同延伸的底壁和高度為底壁寬度的80％到160％數量級的側壁的浮柵；在浮柵上形成介質膜，在介質膜上淀積第二層硅并形成與浮柵耦合的控制柵。
2.根據權利要求1的方法，其中隔離氧化區通過以下步驟形成在襯底上形成臨時層，高度為有源區寬度的80％到160％數量級，淀積氧化物到臨時層以上的程度，平面化氧化物到臨時層的高度，以及除去臨時層。
3.根據權利要求2的方法，其中部分氧化物淀積在襯底中的淺溝槽中。
4.根據權利要求1的方法，其中隔離氧化區通過以下步驟形成在襯底上形成臨時層，高度為有源區寬度的80％到160％數量級，生長氧化物到臨時層以上的程度，平面化氧化物到臨時層的高度，以及除去臨時層。
5.一種具有浮柵的半導體器件的制造方法，包括以下步驟在襯底上有源區的兩個相對側面上形成隔離氧化物；在有源區中的襯底上形成柵極氧化物；在柵極氧化物上和隔離氧化物的側面和頂部淀積第一層硅；在第一層硅上形成氮化層；在氮化層上形成臨時氧化物；平面化臨時氧化物到氮化物的頂部，以露出隔離氧化物上的氮化物并在有源區中留下臨時氧化物；使用氧化物做掩模腐蝕掉隔離氧化物上的氮化物并在有源區中留下氮化物；從有源區中的氮化物上除去臨時氧化物；使用有源區中的氮化物作掩模腐蝕掉隔離氧化物上的硅并在有源區中留下硅形成與隔離氧化物的側面對準的浮柵；從有源區除去氮化物露出浮柵；在浮柵和隔離氧化物上形成介質膜；在介質膜上淀積第二層硅；以及構圖第二層硅形成通過介質膜與浮柵容性耦合的控制柵。
6.根據權利要求5的方法，包括以下步驟在第二硅層上設置掩模，以及穿過掩模腐蝕控制柵和浮柵以在兩個柵極上形成對準的側邊。
7.根據權利要求5的方法，包括以下步驟在形成第二層硅之前通過腐蝕穿過第一掩模在浮柵上形成一側邊，在構圖第二層期間腐蝕穿過第二掩模在浮柵上形成另一側邊。
8.一種具有浮柵的半導體器件的制造方法，包括以下步驟在襯底上有源區的兩個相對側面上形成隔離氧化物；在有源區中的襯底上形成柵極氧化物；在柵極氧化物上和隔離氧化物的側面和頂部淀積第一層硅；在第一層硅上形成氮化層；平面化氮化物與隔離區上硅齊平；使用有源區中的氮化物作掩模腐蝕掉隔離區上的硅，在有源區中留下硅形成浮柵；從浮柵上除去氮化物；在浮柵和隔離區上形成介質膜；在介質膜上形成第二層硅；以及構圖第二層形成控制柵。
9.根據權利要求8的方法，包括用選自磷、砷和硼組成的組中的摻雜劑摻雜第一層硅的步驟。
10.根據權利要求9的方法，其中通過注入離子穿過氮化層摻雜第一層硅。
全文摘要
一種非易失性存儲單元和方法，其中隔離氧化區形成在襯底中有源區的兩個相對的側面上，高度為襯底上有源區寬度的80％到160％數量級的高度；在柵極氧化物上以及沿隔離氧化物的側面淀積第一層硅，形成具有基本上與柵極氧化物共同延伸的底壁和高度為底壁寬度的80％到160％數量級的側壁的浮柵；在浮柵上形成介質膜，在介質膜上淀積第二層硅并構圖形成控制柵。
文檔編號H01L21/8247GK101083209SQ20071010459
公開日2007年12月5日 申請日期2000年2月17日 優先權日1999年2月23日
發明者陳秋峰 申請人:西利康存儲技術股份有限公司