非易失存儲器集成電路器件及其制造方法

專利名稱：非易失存儲器集成電路器件及其制造方法
技術領域：
本發明涉及一種非易失存儲器集成電路器件及其制造方法，且更具體而言，涉及一種其中在讀操作期間單元上電流量增加的非易失存儲器集成電路器件及其制造方法。
背景技術：
在比如信用卡、身份(ID)卡和銀行卡的無接觸智能卡中所用的非易失存儲器集成電路器件需要高可靠性，短存取時間和低功耗。常規的非易失存儲器集成電路器件不滿足這些要求。例如，具有NOR架構的閃存單元在編程時采用了溝道熱電子注入(CHEI)且在擦除時采用了Fowler-Nordheim(FN)隧穿效應，從而造成了過擦除問題。另外，具有NAND架構的閃存單元在編程和擦除時均采用了FN隧道效應，且因此需要很高的電壓。
為了克服這些問題，已經開發了具有兩個晶體管的閃存單元(其后稱為“2Tr閃存單元”)。更具體而言，2Tr閃存單元包括串聯連接的存儲晶體管和選擇晶體管。存儲晶體管連接到位線且選擇晶體管連接到公共源極。浮置結設置于存儲晶體管和選擇晶體管之間。
2Tr閃存單元具有非常短的存取時間，因為其采用了NOR架構。另外，在2Tr閃存單元中不發生過擦除問題，因為使用了選擇晶體管。另外，因為編程和擦除操作利用FN隧穿效應來進行，在編程或擦除時所需的電流(或功率)可以被減小，且利用低電壓可以實現高效率。

發明內容
根據本發明的一方面，提供有一種非易失存儲器集成電路器件，其包括具有排列為矩陣形式的多個基本矩形場區的半導體襯底，所述基本矩形場區的每個的短邊和長邊分別平行于矩陣的行方向和列方向；字線和選擇線，在半導體襯底上平行于矩陣的行方向延伸，字線穿過排列在矩陣的行方向的基本矩形場區，且選擇線部分重疊排列在矩陣的行方向的基本矩形場區，從而基本矩形場區的長邊的重疊部分和重疊的基本矩形場區的重疊的短邊位于選擇線下；和浮置結區，形成于半導體襯底內在字線和選擇線之間；位線結區，相對于字線與浮置結區相對形成；和公共源極區，相對于選擇線與浮置結區相對形成。
在一個實施方式中，假設重疊的基本矩形場區的每個的長邊的重疊部分的長度是“a”且基本矩形場區的深度是“b”，則a≤b。
在一個實施方式中，半導體襯底為第一導電類型，且包括形成于半導體襯底內的第二導電類型的第一阱，和形成于第一阱內的第一導電類型第二阱。在一個實施方式中，浮置結區、位線結區和公共源極區形成于第二阱內。
在一個實施方式中，每條選擇線具有堆疊結構，其中堆疊了彼此電互連的多個導電膜。在一個實施方式中，導電膜通過對接接觸彼此電互連。
在一個實施方式中，浮置結區形成得比位線結區和公共源極區淺。在一個實施方式中，每個位線結區和公共源極區具有輕摻雜漏極(LDD)結構，其中將低濃度雜質淺摻雜且將高濃度雜質深摻雜，且浮置結區用低濃度雜質淺摻雜。
根據本發明的另一方面，提供有一種非易失存儲器集成電路器件，其包括半導體襯底，具有多個在第一方向延伸的第一有源區，和在第二方向延伸以與多個第一有源區交叉的多個第二有源區；多條選擇線和字線，在半導體襯底上在第一方向延伸，其中兩條選擇線在每個第一有源區中設置，而兩條字線沒有在每個第一有源區中設置而是設置以穿過多個第二有源區；和公共源極區，形成于兩條選擇線之間的第一有源區內；位線結區，形成于兩條字線之間的第二有源區內；和浮置結區，形成于每條選擇線和每條字線之間的第二有源區內。
在一個實施方式中，半導體襯底為第一導電類型，且包括形成于半導體襯底內的第二導電類型的第一阱，和形成于第一阱內的第一導電類型第二阱。在一個實施方式中，浮置結區、位線結區和公共源極區形成于第二阱內。在一個實施方式中，每條選擇線具有堆疊結構，其中堆疊了彼此電互連的多個導電膜。在一個實施方式中，導電膜通過對接接觸彼此電互連。
在一個實施方式中，浮置結區形成得比位線結區和公共源極區淺。在一個實施方式中，每個位線結區和公共源極區具有LDD結構，其中將低濃度雜質淺摻雜且將高濃度雜質深摻雜，且浮置結區用低濃度雜質淺摻雜。
根據本發明的一方面，提供有一種非易失存儲器集成電路器件，其包括半導體襯底；和形成于半導體襯底內的非易失存儲單元，非易失存儲單元包括串聯連接的存儲晶體管和選擇晶體管，存儲晶體管包括位線結區、存儲柵極和浮置結區，選擇晶體管包括浮置結區、選擇柵極和公共源極區，選擇晶體管的溝道寬度包括接近公共源極區的第一溝道寬度和接近浮置結區的第二溝道寬度，第一溝道寬度比第二溝道寬度寬。
在一個實施方式中，該器件還包括與半導體襯底上的非易失存儲單元相鄰的多個非易失存儲單元。非易失存儲單元和相鄰非易失存儲單元的選擇晶體管的溝道分別包括接近公共源極區的第一溝道和接近浮置結區的第二溝道，第一溝道通過場區而彼此分離，第二溝道沒有通過場區分離而是彼此連接。
在一個實施方式中，半導體襯底為第一導電類型，且包括形成于半導體襯底內的第二導電類型的第一阱，和形成于第一阱內的第一導電類型第二阱。在一個實施方式中，浮置結區、位線結區和公共源極區形成于第二阱內。
在一個實施方式中，存儲柵極具有堆疊結構，其中堆疊了彼此電分離的浮置柵極和控制柵極。
在一個實施方式中，每條選擇線具有堆疊結構，其中堆疊了彼此電互連的多個導電膜。在一個實施方式中，導電膜通過對接接觸彼此電互連。
在一個實施方式中，浮置結區形成得比位線結區和公共源極區淺。在一個實施方式中，每個位線結區和公共源極區具有LDD結構，其中將低濃度雜質淺摻雜且將高濃度雜質深摻雜，且浮置結區用低濃度雜質淺摻雜。
根據本發明的又一個方面，提供有一種非易失存儲器集成電路器件，其包括第一導電類型半導體襯底；形成于半導體襯底內的第二導電類型第一阱；形成于第一阱內的第一導電類型第二阱；和形成于第二阱內的非易失存儲單元，非易失存儲單元包括彼此串聯的存儲晶體管和選擇晶體管，存儲晶體管的柵極具有堆疊結構，其中堆疊了彼此電絕緣的浮置柵極和控制柵極。選擇晶體管的柵極具有堆疊結構，其中堆疊了彼此電連接的多個導電膜，浮置結區形成于半導體襯底內在存儲晶體管的柵極和選擇晶體管的柵極之間，位線結區相對于存儲晶體管的柵極與浮置結區相對形成，公共源極區相對于選擇晶體管的柵極與浮置結區相對形成，選擇晶體管的溝道寬度包括接近公共源極區的第一溝道寬度和接近浮置結區的第二溝道寬度，第一溝道寬度比第二溝道寬度寬。
在一個實施方式中，該器件還包括與半導體襯底上的非易失存儲單元相鄰的多個非易失存儲單元。非易失存儲單元和相鄰非易失存儲單元的選擇晶體管的溝道分別包括接近公共源極區的第一溝道和接近浮置結區的第二溝道，第一溝道通過場區而彼此分離，第二溝道沒有通過場區分離而是彼此連接。
根據本發明的一方面，提供有一種非易失存儲器集成電路器件的制造方法，所述方法包括提供其中多個基本矩形場區排列為矩陣形式的半導體襯底，每個基本矩形場區的短邊和長邊分別平行于矩陣的行方向和列方向；形成字線和選擇線，字線和選擇線在半導體襯底上平行于矩陣的行方向延伸，其中字線穿過排列在矩陣的行方向的多個基本矩形場區，且選擇線部分重疊排列在矩陣的行方向的基本矩形場區，從而基本矩形場區的長邊的重疊部分和基本矩形場區的重疊的短邊位于選擇線下；和形成浮置結區，其形成于半導體襯底內在字線和選擇線之間；形成位線結區，其相對于字線與浮置結區相對形成；和形成公共源極區，其相對于選擇線與浮置結區相對形成。
在一個實施方式中，假設重疊的基本矩形場區的每個的長邊的重疊部分的長度是“a”且基本矩形場區的深度是“b”，則a≤b。
在一個實施方式中，所述方法還包括在半導體襯底內形成與半導體襯底的導電類型不同的第一阱，和在第一阱內形成與第一阱的導電類型不同的第二阱。在一個實施方式中，浮置結區、位線結區和公共源極區形成于第二阱內。
在一個實施方式中，形成字線和選擇線包括順序在半導體襯底上形成第一導電膜和介電層；首次構圖介電層和第一導電膜以形成介電層圖案和第一導電膜圖案；在首次構圖的所得物上形成第二導電膜；且二次構圖第二導電膜、介電層圖案和第一導電膜圖案。
在一個實施方式中，形成浮置結區、位線結區和公共源極區包括利用字線和選擇線作為掩模采用低能注入低濃度雜質；在字線和選擇線的側壁上形成間隙壁；和利用其中形成了間隙壁的字線和位線作為掩模，采用高能注入高濃度雜質。


如附圖所示，從本發明的優選的方面的更具體的描述，本發明的前述和其他的目的、特征和優點將顯見，在附圖中相似的參考符號遍及不同的視圖指示相同的部分。附圖不一定按比例，而重點在于示出本發明的原理。在附圖中，為了清晰夸大了層和區域的厚度。
圖1是根據本發明的實施方式的非易失存儲器集成電路器件的電路圖。
圖2A是根據本發明的實施方式的非易失存儲器集成電路器件的布局圖，且圖2B到2D是分別沿圖2A的線B-B’、C-C’和D-D’所取的圖2A的非易失存儲器集成電路器件的剖面圖。
圖3是示出圖2A的器件的有源區的詳細示意平面圖。
圖4是示出根據本發明的實施方式的非易失存儲器集成電路器件的非易失存儲單元的選擇柵極的透視圖。
圖5是示出根據本發明的實施方式的非易失存儲器集成電路器件的非易失存儲單元的讀操作的視圖。
圖6是常規非易失存儲器集成電路器件和根據本發明的實施方式的非易失存儲器集成電路器件的布局圖。
圖7是根據本發明的另一實施方式的非易失存儲器集成電路器件的布局圖。
圖8是根據本發明的又一實施方式的非易失存儲器集成電路器件的剖面圖。
圖9A到9C是示出根據本發明的實施方式的構成非易失存儲器集成電路器件的非易失存儲單元的制造方法的視圖。
圖10A到10C是示出根據本發明的另一實施方式的構成非易失存儲器集成電路器件的非易失存儲單元的制造方法的視圖。
圖11A到11C是示出根據本發明的又一實施方式的構成非易失存儲器集成電路器件的非易失存儲單元的制造方法的視圖。
具體實施例方式
結合附圖從以下的詳細描述和示范性實施方式，本發明的優點和新特點將更明顯。然而，本發明不限于所披露的實施方式，但是可以以各種方式實現。實施方式被提供以使本方面的描述完整且允許本領域的普通技術人員理解本發明的范圍。本發明由權利要求所界定。相同的參考標號將遍及附圖被使用來指示相同或相似的部分。
現將結合參考附圖的優選實施方式詳細描述本發明。
圖1是根據本發明的實施方式的非易失存儲器集成電路器件的電路圖。
參考圖1，在根據本發明的實施方式的非易失存儲器集成電路器件1中，單元塊以重復的方式排列。在每個單元塊中，根據NOR構架，排列了多個非易失存儲單元100、100GD和100DD。每個非易失存儲單元100、100GD和100DD包括由浮置柵極和控制柵極組成的存儲晶體管T1和由選擇柵極組成的選擇晶體管T2。位于同一行上的多個存儲晶體管T1的控制柵極通過字線WL0到WLn之一互連，且位于同一行上的多個選擇晶體管T2的選擇柵極通過選擇線SL0到SLn之一互連。另外，位于同一列上的多個存儲晶體管T1可以通過位線BL0到BL15之一連接。多個選擇晶體管T2通過公共源極線CSL0到CSLm互連。公共源極線CSL0到CSLm可以被構建從而每個由每行、每對行、或每單元塊共用。
全局字線GWL0到GWLn通過多個字節選擇晶體管T3選擇地連接到設置于各個單元塊中的字線WL0到WLn。位于同一列上的多個字節選擇晶體管T3的柵極通過字節選擇線BSL0到BSL3之一互連。
然而，參考圖1和圖2A-2D，在根據本發明的實施方式的非易存儲器集成電路器件1中，第二導電型(例如N型)第一阱102可以形成于第一導電型(例如P型)半導體襯底內，且第一導電型(例如P型)第二阱104可以形成于第一阱102內。在該情形，單元塊可以形成于第二阱104內，且字節選擇晶體管T3可以形成于第一阱102內。
圖2A是根據本發明的實施方式的非易失存儲器集成電路器件的布局圖。圖2B到2D是分別沿圖2A的線B-B’、C-C’和D-D’所取的圖2A的非易失存儲器集成電路器件的剖面圖。圖3是示出圖2A的有源區的圖。圖4是示出根據本發明的實施方式的非易失存儲器集成電路器件的非易失存儲單元的選擇柵極的透視圖。為了描述的便利，圖2D顯示了圖2A的布局圖的一部分和沿線D-D’所取的非易失存儲器集成電路器件的剖面圖。
參考圖2A和3，在根據本發明的實施方式的非易失存儲器集成電路器件1中，多個基本矩形場區110在半導體襯底上排列為矩形形式，由此界定有源區ACT1和ACT2。
術語“基本矩形”通常指矩形，然而也用于包括多邊形，其四角的一些或全部為了布局的效率而被切角。切角可以不僅沿直線進行也可以沿曲線進行。
另外，如圖3所示，基本矩形場區110的每個的短邊SE和長邊LE可以分別平行于矩陣的行方向ROW和列方向COLUMN排列。
在行方向ROW延伸的多個第一有源區ACT1和在列方向COLUMN延伸以與多個第一有源區ACT1相交的多個第二有源區ACT2由基本矩形場區110界定。
平行于行方向ROW延伸的字線WL0、WL1、WL2和WL3以及選擇線SL0、SL1、SL2、SL3排列在其中形成了多個基本矩形場區110的半導體襯底上。
更具體而言，兩條字線WL0和WL1或WL2和WL3分別穿過排列在矩陣的行方向ROW上的多個基本矩形場區110。另外，兩條選擇線SL0和SL1或SL2和SL3部分與排列在矩陣的行方向ROW上的多個基本矩形場區110重疊。因此，基本矩形場區110的長邊LE的重疊部分和基本矩形場區110的重疊短邊SE設置于選擇線SL0、SL1、SL2、SL3下。
即，兩條選擇線(例如SL1和SL2)設置于每個第一有源區ACT1中，且兩條字線WL0和WL1或WL2和WL3沒有設置于每個第一有源區ACT1中，而是設置以穿過多個第二有源區ACT2。
另外，公共源極區122形成于兩條選擇線SL1和SL2之間的第一有源區ACT1內。位線結區126形成于兩條字線WL0和WL1或WL2和WL3之間的第二有源區ACT2內。浮置結區124形成于每條選擇線SL0、SL1、SL2、和SL3和每條字線WL0、WL1、WL2和WL3之間的第二有源區ACT2內。
參考剖面圖(圖2B到2D)描述了本發明的非易失存儲器集成電路器件，所述視圖在幾個方向沿圖2A的各條線剖取，如前所述。
參考圖2B和2D，本發明的非易失存儲器集成電路器件的非易失存儲器單元100(參考圖2A的1)包括半導體襯底101、第一阱102、第二阱104、存儲晶體管T1和選擇晶體管T2。
第二導電型(例如N型)第一阱102形成于第一導電型(例如P型)半導體襯底101內。第一導電型(例如P型)第二阱104形成于第一阱102內。
半導體襯底101可以為硅襯底、絕緣體上硅(SOI)襯底、GaAs襯底、SiGe襯底、陶瓷襯底、或石英襯底。例如，半導體襯底101可以為用P型雜質摻雜的單晶硅襯底。P型雜質的濃度可以在從約1014到約1015原子/cm3的范圍。另外，第一阱102的N型雜質的濃度可以在從約1015到約1016原子/cm3的范圍，第二阱104的P型雜質的濃度可以在從約1016到約1017原子/cm3的范圍。
場區形成于半導體襯底101內，由此界定有源區。場區通常可以由場氧化物(FOX)利用淺溝槽隔離(STI)或局部硅氧化(LOCOS)方法制成。
存儲器晶體管T1和選擇晶體管T2形成于第二阱104內。在一個實施方式中，存儲晶體管T1和選擇晶體管T2分別包括形成于隧穿介電層130上的存儲柵極140和選擇柵極150。在該情形，存儲柵極140是堆疊型柵極，其中浮置柵極142、柵極間介電層144、控制柵極146依次堆疊。選擇柵極150是堆疊型柵極，其中導電膜152和156依次堆疊。介電層154夾置于多個導電膜152和156之間。間隙壁160也可以選擇地形成于存儲柵極140和選擇柵極150的側壁之間。
隧穿介電層130可以是由SiO2、SiON、La2O3、ZrO2或Al2O3制成的單膜或SiO2、SiON、La2O3、ZrO2和Al2O3制成的堆疊或組合膜。隧穿介電層130的厚度可以為約60到100，例如65到75，但不限于此。隧穿介電層130被如此制造從而非易失存儲單元100可以通過FN隧穿編程和/或擦除。
浮置柵極142形成于隧穿介電層130上，其可以由用雜質摻雜的多晶硅膜形成。浮置柵極142的厚度可以為約1000到3000，但不限于此。浮置柵極142用于存儲決定非易失存儲器集成電路器件的邏輯狀態的電荷。
柵極間介電層144形成于浮置柵極142上，且可以為由氧化物膜或氮化物膜形成的單膜、或氧化物膜和氮化物膜形成的堆疊或混合膜。例如，由氧化物膜、氮化物膜和氧化物膜形成堆疊膜(所謂的ONO膜)通常可以被用作柵極間介電層144。下氧化物膜可以具有100的厚度，氮化物膜可以具有100的厚度，且上氧化物膜可以具有40的厚度。
控制柵極146形成于柵極間電極層144上。雖然在圖中未顯示，蓋膜可以進一步形成于控制柵極146的頂上。
選擇柵極150的多個導電膜152和156可以形成以具有相同的厚度且使用分別與浮置柵極142和控制柵極146的材料相同的材料。
然而，參考圖2C，可以看出，在選擇柵極150下，場區110僅位于一側，且有源區位于另一側(形成有公共源極區122之側)。其原因在于，如上所述，選擇線SL0、SL1、SL2和SL3排列以部分地重疊設置于矩陣的行方向ROW的多個基本矩形場區110，如圖2A所示。
再次參考圖2B和2C，浮置結區124位于存儲柵極140和選擇柵極150之間的半導體襯底101內。位線結區126相對于存儲柵極140與浮置結區124相對設置。公共源極區122相對于選擇柵極150與浮置結區124相對設置。雖然，在附圖中，位線結區126和公共源極區122被示為具有輕摻雜漏極(LDD)結構，其中低濃度雜質被淺摻雜而高濃度雜質被深摻雜，且浮置結區124用低濃度雜質淺摻雜，但是本發明不限于此。例如，浮置結區124還可以具有LDD結構，且位線結區126和公共源極區122可以僅用低濃度雜質淺摻雜。
參考圖2D，選擇線SL1部分重疊排列在矩陣的行方向的多個基本矩形場區110，因此，基本矩形場區110的長邊的重疊部分和基本矩形場區110的重疊的短邊位于選擇線SL1下。
假設基本矩形場區110的長邊的重疊部分的長度是“a”且基本矩形場區110的短邊的長度是“c”，且基本矩形場區110的深度是“b”，則滿足以下的等式。
2b+c≥2a+c (1)因此b≥a。
雖然如在本實施方式中，選擇線SL1和場區110部分彼此重疊，場區110必須電分離相鄰非易失存儲器單元之間的浮置結區124。
在等式1中，“2b+c”和“2a+c”分別指示相鄰浮置結區124之間的垂直距離和水平距離。從等式1可以看出，水平距離可以不大于垂直距離。其原因在于通常確保場區的足夠的深度，由此使得能夠在浮置結區124之間垂直分離。
另外，假設場區110的垂直深度為常數，在浮置結區124形成得比每個位線結區126和公共源極區122薄的情形，如圖2B和2C所示，與浮置結區124類似于位線結區126和公共源極區122形成得深的情形相比，垂直分離可以更容易實現。其原因在于相鄰浮置結區124之間的垂直距離大于在前的情形。
選擇柵極150的多個導電膜152和156可以利用對接接觸彼此電連接，如圖4所示。即，連接到導電膜152的接觸172和連接到導電膜156的接觸176可以連接到同一金屬線180，從而同一電信號可以被施加到多個導電膜152和156。
參考圖1和2B和以下的表1描述上述非易失存儲器集成電路器件的操作。
表1示出了在非易失存儲器集成電路器件的各個操作期間的操作電壓的列表。可以理解表1僅示出了示范性操作電壓，且本發明不排除其他的操作電壓。
表1

編程操作是用決定邏輯狀態的電荷充電存儲晶體管T1的浮置柵極142的操作。因為編程機制采用了FN隧穿，連接到被選擇編程的非易失存儲單元100的位線BL0被設定在低電平(例如，-7V)，字線WL0被設定在高電平(例如，10V)，且第二阱104被提供有低電壓(例如，-7V)。因此，電荷的充電路徑形成于位線結126和選擇的非易失存儲單元100的浮置柵極142之間以及第二阱104和浮置柵極142之間。另外，選擇線SL0被提供有低電平電壓(例如，-7V)，由此防止浮置結124和公共源極122彼此電連接。
相反，與選擇的非易失存儲單元100共用相同的字線WL0的非選擇的非易失存儲單元100GD可能由柵極干擾現象而被非有意地編程。為了防止這樣的非有意編程，連接到非選擇的非易失存儲單元100GD的位線BL7被提供有例如0V。
另外，與選擇的非易失存儲單元100共用相同的位線的非選擇的非易失存儲單元100DD可能由漏極干擾現象而被非有意地編程。為了防止這樣的非有意編程，連接到非選擇的非易失存儲單元100DD的字線WL1被提供有例如0V。
擦除操作是從存儲晶體管T1的浮置柵極142放電電荷的操作。例如，八個非易失存儲單元100到100GD(八個非易失存儲單元構成了一個單元，即字節單元)可以被同時擦除，但是本發明不限于此。因為擦除機制采用了FN隧穿，連接到被選擇擦除的八個非易失存儲單元100到100GD的字線WL0被設定在低電平(例如，-10V)，第二阱104被提供有高電壓(例如，7V)，且位線BL0到BL7浮置。因此，電荷的放電路徑形成于選擇的八個非易失存儲單元100到100GD的浮置柵極142和第二阱104之間。
讀取操作是依據存儲晶體管T1的浮置柵極142是否用電荷充電而決定邏輯狀態的操作。連接到選擇的非易失存儲單元100的字線WL0被提供有2V，位線BL0被提供有0.5V，且選擇線SL0被提供有2V。依據浮置柵極142是否用電荷充電來決定是否已經產生了從位線BL0通過存儲晶體管T1和選擇晶體管T2到公共源極區122的電流(其后稱為“開單元電流”)路徑。
將參考圖5更詳細地描述讀取操作。從圖5可以看出，開單元電流Ion由選擇的非易失存儲單元100的存儲晶體管T1的電阻Ron1、浮置結的電阻Rs、和選擇晶體管T2的電阻Ron2決定。即，開單元電流Ion的量可以通過減小電子Ron1、Rs和Ron2的電阻值而增加。在根據本發明的實施方式的非易失存儲器集成電路器件1中，非易失存儲單元100通過減小選擇晶體管T2的電阻Ron2的電阻值增加了開單元電流Ion的量。即，開單元電流Ion的量可以通過提高選擇晶體管T2的驅動能力來增加。
圖6是部分的常規非易失存儲器集成電路器件和部分的根據本發明的實施方式的非易失存儲器集成電路器件的布局圖。
參考圖6，根據本發明的實施方式的非易失存儲單元的選擇晶體管的驅動能力遠大于常規的非易失存儲單元的選擇晶體管的驅動能力。
在常規的非易失存儲單元中，選擇線SL1穿過在矩陣的行方向ROW上排列的多個基本矩形場區10，如圖6的左側視圖所示，其中在本發明的非易失存儲單元中，選擇線SL1部分地重疊在矩陣的行方向ROW上排列的多個基本矩形場區110，如圖6的右側視圖所示。
在該情形，常規選擇晶體管的電流驅動能力和本發明的選擇晶體管的電流驅動能力可以分別由以下的等式2和3表達。在常規的情形，溝道寬度為常數(即W1)，但是在本發明中，溝道寬度不是常數。即，在本發明的選擇晶體管中，接近公共源極區的溝道寬度W2比接近浮置結區的溝道寬度W1更寬。比較等式2和等式3，等式3的第二項大于等式2的第二項。因此，在本發明中，非易失存儲單元的選擇晶體管的驅動能力顯著大于常規的非易失存儲單元的選擇晶體管的驅動能力。
Ion∝W1L1+W1L2...(2)]]>Ion∝W1L1+W2L2...(3)]]>在本發明中，接近多個相鄰的非易失存儲單元的選擇晶體管的浮置結區124的溝道通過場區110彼此分離，且接近公共源極區122的溝道被連接而沒有通過場區110分離。然而，本發明不限于此。
另外，本發明的非易失存儲器集成電路器件與常規的器件相比可以不增加布局的尺寸。常規上，為了增加晶體管的驅動能力，通常使用增加晶體管的溝道寬度的方法。然而，在本發明中，布局被改變從而選擇線SL0部分地重疊在矩陣的行方向ROW上排列的多個基本矩形場區110。因此，選擇晶體管的驅動能力可以被改善，而不增加布局的尺寸。
圖7是根據本發明的另一實施方式的非易失存儲器集成電路器件的布局圖。
參考圖7，圖7的非易失存儲器集成電路器件與圖2的基本相同，除了場區110a被修改且完全穿過選擇線SL1以外。選擇晶體管的溝道寬度包括接近公共源極區122的第一溝道寬度和接近浮置結區124的第二溝道寬度，第一溝道寬度比第二溝道寬度寬。在該情形，與常規的晶體管相比，可以提高選擇晶體管的驅動能力，且可以將相鄰浮置結區124的分離特性保持在同一水平。
圖8是根據本發明的又一實施方式的非易失存儲器集成電路器件的剖面圖。
圖8的非易失存儲器集成電路器件與圖2B的基本相同，除了選擇柵極150a不是堆疊柵極型而是單柵極型以外。
圖7和8所示的修改的實施方式可以被單獨或組合使用。例如，選擇柵極150a可以為如圖8所示的單柵極型，而場區110a如圖7所示修改。
圖9A到11C是示出根據本發明的實施方式的構成部分的非易失存儲器集成電路器件的非易失存儲單元的制造方法的視圖。
參考圖9A和9C，N型第一阱102形成于P型半導體襯底101內。第一阱102可以利用擴散或離子注入形成，從而N型雜質具有從約1016到約1018原子/cm3的濃度。
其后，P型第二阱104形成于第一阱102內。第二阱104可以利用擴散或離子注入形成，從而P型雜質具有從約1017到約1018原子/cm3的濃度。
多個基本矩形場區110以矩陣形式形成于半導體襯底101內，由此界定有源區。在該情形，基本矩形場區110排列，從而其每個的短邊和長邊分別平行于矩陣的行和列方向對準。
參考圖10A到10C，隧穿介電層130形成于半導體襯底101上，其中多個基本矩形場區110形成為矩陣形式。隧穿介電層130可以通過CVD或ALD形成以具有約60到100的厚度，且優選為約70到80的厚度，利用SiO2、SiON、La2O3、ZrO2或Al2O3制成的單膜或SiO2、SiON、La2O3、ZrO2和/或Al2O3制成的堆疊或組合膜。
其后，用于形成浮置柵極的第一導電膜和用于形成柵極間介電層的介電層順序形成于隧穿介電層310上。在該情形，第一導電膜可以利用以雜質摻雜的多晶硅膜通過CVD形成以具有1000到3000的厚度。介電層可以利用由氧化物膜或氮化物膜形成的單膜或氧化物膜和氮化物膜形成的堆疊或混合膜形成。例如，介電層可以利用由氧化物膜、氮化物膜和氧化物膜(所謂的ONO膜)形成的堆疊膜。由氧化物膜、氮化物膜和氧化物膜形成堆疊膜可以通過CVD或ALD形成以分別具有100、100和40的厚度。
其后，通過在介電層和第一導電膜上順序進行首次構圖P1，形成了介電層圖案142a和第一導電膜圖案144a。
參考圖11A和11C，用于形成控制柵極146的第二導電膜形成于首次構圖P1的所得物上。第二導電膜可以由用雜質摻雜的多晶硅膜、金屬硅化物膜或金屬膜形成的單膜形成、或由金屬膜/金屬阻擋膜、金屬膜/以雜質摻雜的多晶硅膜、金屬硅化物膜/金屬硅化物膜、和金屬硅化物膜/以雜質摻雜的多晶硅膜形成的多層膜形成。金屬可以為W、Ni、Co、Ru-Ta、Ni-Ti、Ti-Al-N、Zr、Hf、Ti、Ta、Mo、Ta-Pt、Ta-Ti、或W-Ti，金屬阻擋材料可以為WN、TiN、TaN、TaCN或MoN、且金屬硅化物可以為WSix、CoSix或NiSix。然而，本發明不限于此。
其后，通過在第二導電膜、介電層圖案142a和第一導電膜圖案144a上順序進行第二構圖P2，形成由控制柵極146、柵極間介電層144和浮置柵極142組成的存儲柵極140，和與存儲柵極140分開了預定的距離的選擇柵極150。
再次參考圖2A到2D，用低能利用第二構圖P2的所得物作為掩模注入N型低濃度雜質。
其后，在存儲柵極140和選擇柵極150的兩個側壁上形成間隙壁160。在本發明的實施方式中，存儲柵極140和選擇柵極150之間的間隙不夠寬，因此，形成于存儲柵極140一側上的間隙壁160和形成于與存儲柵極140相對的選擇柵極150一側上的間隙壁160可以彼此連接而不完全彼此分離。
其后，通過利用其上形成了間隙壁160的存儲柵極140和選擇柵極150作為掩模，用高能注入N型高濃度雜質，形成了位線結區126、浮置結區124和公共源極區122。如果形成于存儲柵極140的一個側壁上的間隙壁160和與存儲柵極140相對的選擇柵極150的一個側壁上形成的間隙壁160如上所示互連，則N型高濃度雜質區可以不形成于浮置結區124中。相反，位線結區126和公共源極區122可以為LDD型，其中低濃度雜質淺摻雜且高濃度雜質深摻雜。因此，與位線結區126和公共源極區122相比，浮置結區124可以形成得薄。
其后，通過根據對于半導體領域的技術人員公知的工藝，進行形成布線從而電信號可以輸入到存儲單元和從其輸出的步驟，在襯底上形成鈍化層的步驟，和封裝襯底的步驟，完成了非易失存儲器集成電路器件。
上述的非易失存儲器集成電路器件及其制造方法具有一個和更多的以下優點。因為選擇晶體管的溝道寬度增加，在選擇晶體管的讀取操作期間可以增加開單元電流。另外，選擇晶體管的溝道寬度可以增加，而不另外增加布局的尺寸。
雖然參考其示范性實施方式具體顯示和描述了本發明，然而本領域的一般技術人員可以理解在不脫離由所附權利要求所界定的本發明的精神和范圍的情況下，可以作出形式和細節上的各種變化。
權利要求
1.一種非易失存儲器集成電路器件，包括具有排列為矩陣形式的多個基本矩形場區的半導體襯底，所述基本矩形場區的每個的短邊和長邊分別平行于矩陣的行方向和列方向；字線和選擇線，在所述半導體襯底上平行于矩陣的行方向延伸，字線穿過排列在矩陣的行方向的基本矩形場區，且選擇線部分重疊排列在矩陣的行方向的基本矩形場區，從而基本矩形場區的長邊的重疊部分和重疊的基本矩形場區的重疊的短邊位于選擇線下；和浮置結區，形成于所述半導體襯底內在字線和選擇線之間；位線結區，相對于字線與浮置結區相對形成；和公共源極區，相對于選擇線與浮置結區相對形成。
2.根據權利要求1所述的非易失存儲器集成電路器件，其中，假設重疊的基本矩形場區的每個的長邊的重疊部分的長度是“a”且基本矩形場區的深度是“b”，則a≤b。
3.根據權利要求1所述的非易失存儲器集成電路器件，其中所述半導體襯底為第一導電類型，且包括形成于半導體襯底內的第二導電類型的第一阱，和形成于第一阱內的第一導電類型第二阱。
4.根據權利要求3所述的非易失存儲器集成電路器件，其中所述浮置結區、位線結區和公共源極區形成于第二阱內。
5.根據權利要求1所述的非易失存儲器集成電路器件，其中每條選擇線具有堆疊結構，其中堆疊了彼此電互連的多個導電膜。
6.根據權利要求5所述的非易失存儲器集成電路器件，其中導電膜通過對接接觸彼此電互連。
7.根據權利要求1所述的非易失存儲器集成電路器件，其中浮置結區形成得比位線結區和公共源極區淺。
8.根據權利要求7所述的非易失存儲器集成電路器件，其中每個位線結區和公共源極區具有輕摻雜漏極結構，其中將低濃度雜質淺摻雜且將高濃度雜質深摻雜，且浮置結區用低濃度雜質淺摻雜。
9.一種非易失存儲器集成電路器件，包括半導體襯底，具有多個在第一方向延伸的第一有源區，和在第二方向延伸以與多個第一有源區交叉的多個第二有源區；多條選擇線和字線，在半導體襯底上在第一方向延伸，其中兩條選擇線在每個第一有源區中設置，而兩條字線沒有在每個第一有源區中設置而是設置以穿過多個第二有源區；和公共源極區，形成于兩條選擇線之間的第一有源區內；位線結區，形成于兩條字線之間的第二有源區內；和浮置結區，形成于每條選擇線和每條字線之間的第二有源區內。
10.根據權利要求9所述的非易失存儲器集成電路器件，其中半導體襯底為第一導電類型，且包括形成于半導體襯底內的第二導電類型的第一阱，和形成于第一阱內的第一導電類型第二阱。
11.根據權利要求10所述的非易失存儲器集成電路器件，其中浮置結區、位線結區和公共源極區形成于第二阱內。
12.根據權利要求9所述的非易失存儲器集成電路器件，其中每條選擇線具有堆疊結構，其中堆疊了彼此電互連的多個導電膜。
13.根據權利要求12所述的非易失存儲器集成電路器件，其中導電膜通過對接接觸彼此電互連。
14.根據權利要求9所述的非易失存儲器集成電路器件，其中浮置結區形成得比位線結區和公共源極區淺。
15.根據權利要求14所述的非易失存儲器集成電路器件，其中每個位線結區和公共源極區具有輕摻雜漏極結構，其中將低濃度雜質淺摻雜且將高濃度雜質深摻雜，且浮置結區用低濃度雜質淺摻雜。
16.一種非易失存儲器集成電路器件，包括半導體襯底；和形成于半導體襯底內的非易失存儲單元，非易失存儲單元包括串聯連接的存儲晶體管和選擇晶體管，存儲晶體管包括位線結區、存儲柵極和浮置結區，選擇晶體管包括浮置結區、選擇柵極和公共源極區，且選擇晶體管的溝道寬度包括接近公共源極區的第一溝道寬度和接近浮置結區的第二溝道寬度，第一溝道寬度比第二溝道寬度寬。
17.根據權利要求16所述的非易失存儲器集成電路器件，還包括與半導體襯底上的所述非易失存儲單元相鄰的多個非易失存儲單元；其中所述非易失存儲單元和相鄰非易失存儲單元的選擇晶體管的溝道分別包括接近公共源極區的第一溝道和接近浮置結區的第二溝道，第一溝道通過場區而彼此分離，第二溝道沒有通過場區分離而是彼此連接。
18.根據權利要求16所述的非易失存儲器集成電路器件，其中所述半導體襯底為第一導電類型，且包括形成于半導體襯底內的第二導電類型的第一阱，和形成于第一阱內的第一導電類型第二阱。
19.根據權利要求18所述的非易失存儲器集成電路器件，其中所述浮置結區、位線結區和公共源極區形成于第二阱內。
20.根據權利要求16所述的非易失存儲器集成電路器件，其中所述存儲柵極具有堆疊結構，其中堆疊了彼此電分離的浮置柵極和控制柵極。
21.根據權利要求16所述的非易失存儲器集成電路器件，其中每條選擇線具有堆疊結構，其中堆疊了彼此電互連的多個導電膜。
22.根據權利要求21所述的非易失存儲器集成電路器件，其中所述導電膜通過對接接觸彼此電互連。
23.根據權利要求16所述的非易失存儲器集成電路器件，其中所述浮置結區形成得比位線結區和公共源極區淺。
24.根據權利要求23所述的非易失存儲器集成電路器件，其中每個位線結區和公共源極區具有輕摻雜漏極結構，其中將低濃度雜質淺摻雜且將高濃度雜質深摻雜，且浮置結區用低濃度雜質淺摻雜。
25.一種非易失存儲器集成電路器件，包括第一導電類型半導體襯底；形成于半導體襯底內的第二導電類型第一阱；形成于第一阱內的第一導電類型第二阱；和形成于第二阱內的非易失存儲單元，所述非易失存儲單元包括彼此串聯的存儲晶體管和選擇晶體管，存儲晶體管的柵極具有堆疊結構，其中堆疊了彼此電絕緣的浮置柵極和控制柵極，選擇晶體管的柵極具有堆疊結構，其中堆疊了彼此電連接的多個導電膜，浮置結區形成于半導體襯底內在存儲晶體管的柵極和選擇晶體管的柵極之間，位線結區相對于存儲晶體管的柵極與浮置結區相對形成，公共源極區相對于選擇晶體管的柵極與浮置結區相對形成，選擇晶體管的溝道寬度包括接近公共源極區的第一溝道寬度和接近浮置結區的第二溝道寬度，第一溝道寬度比第二溝道寬度寬。
26.根據權利要求25所述的非易失存儲器集成電路器件，還包括與半導體襯底上的非易失存儲單元相鄰的多個非易失存儲單元，其中非易失存儲單元和相鄰非易失存儲單元的選擇晶體管的溝道分別包括接近公共源極區的第一溝道和接近浮置結區的第二溝道，第一溝道通過場區而彼此分離，第二溝道沒有通過場區分離而是彼此連接。
27.一種非易失存儲器集成電路器件的制造方法，所述方法包括提供其中多個基本矩形場區排列為矩陣形式的半導體襯底，每個基本矩形場區的短邊和長邊分別平行于矩陣的行方向和列方向；形成字線和選擇線，字線和選擇線在半導體襯底上平行于矩陣的行方向延伸，其中字線穿過排列在矩陣的行方向的多個基本矩形場區，且選擇線部分重疊排列在矩陣的行方向的基本矩形場區，從而基本矩形場區的長邊的重疊部分和基本矩形場區的重疊的短邊位于選擇線下；和形成浮置結區，其形成于半導體襯底內在字線和選擇線之間；形成位線結區，其相對于字線與浮置結區相對形成；和形成公共源極區，相對于選擇線與浮置結區相對形成。
28.根據權利要求27所述的方法，其中，假設重疊的基本矩形場區的每個的長邊的重疊部分的長度是“a”且基本矩形場區的深度是“b”，則a≤b。
29.根據權利要求27所述的方法，還包括在半導體襯底內形成與半導體襯底的導電類型不同的第一阱，和在第一阱內形成與第一阱的導電類型不同的第二阱。
30.根據權利要求29所述的方法，其中所述浮置結區、位線結區和公共源極區形成于第二阱內。
31.根據權利要求27所述的方法，其中形成字線和選擇線包括順序在半導體襯底上形成第一導電膜和介電層；首次構圖所述介電層和第一導電膜以形成介電層圖案和第一導電膜圖案；在首次構圖的所得物上形成第二導電膜；且二次構圖所述第二導電膜、介電層圖案和第一導電膜圖案。
32.根據權利要求27所述的方法，其中形成浮置結區、位線結區和公共源極區包括利用字線和選擇線作為掩模采用低能注入低濃度雜質；在字線和選擇線的側壁上形成間隙壁；和利用其中形成了間隙壁的字線和位線作為掩模，采用高能注入高濃度雜質。
全文摘要
本發明公開了一種非易失存儲器集成電路器件及其制造方法。所述非易失存儲器集成電路器件包括半導體襯底、字線和選擇線、以及浮置結區、位線結區和公共源極區。半導體襯底具有多個基本矩形場區，且每個基本矩形場區的短邊和長邊分別平行于矩陣的行和列方向。字線和選擇線在半導體襯底上平行于行方向延伸，字線穿過排列在行方向的多個基本矩形場區，且選擇線部分重疊排列在矩陣的行方向的基本矩形場區，從而基本矩形場區的長邊的重疊部分和重疊的基本矩形場區的重疊的短邊位于選擇線下。浮置結區，形成于半導體襯底內在字線和選擇線之間；位線結區，形成與浮置結區相對；和公共源極區，與浮置結區相對形成。
文檔編號H01L21/8247GK101075620SQ200710103469
公開日2007年11月21日 申請日期2007年5月18日 優先權日2006年5月19日
發明者田喜錫, 韓晶昱, 柳鉉基, 李龍圭 申請人:三星電子株式會社