半導體器件中凹陷柵極的制造方法

專利名稱：半導體器件中凹陷柵極的制造方法
技術領域：
本發明涉及一種制造半導體器件的方法，更具體而言涉及一種制 造半導體器件中凹陷柵極的方法。
背景技術：
隨著半導體器件的集成密度增加，由于隨著柵極溝道長度減少以 及注入摻雜濃度增加而增加的電場所引起的結漏電流(junction leakage),因此典型平面柵極的形成方法難于充分獲得器件的刷新特 性.
為了解決上述限制，可使用下列方式實施凹陷柵極形成過程:使有 源區圖案化以在其中形成凹陷，然后在該凹陷柵中填充可導電材料以 形成凹陷柵極。此凹陷柵極工藝使得可以增加柵極溝道長度以及減少 注入摻雜濃度，并可因此提高器件的刷新特性。
圖1A和圖1B為依據該典型方法的半導體器件的凹陷圖案的橫截 面示意圖。圖1C和圖1D為該典型半導體器件中存在的角(horn)的掃 描電子顯微鏡顯微照片。在此，圖1A為沿著有源區的長軸方向的截 面圖，圖1B為沿著有源區的短軸方向的截面圖。
參照圖1A和1B,在襯底ll中形成隔離結構12以限定有源區.使 用凹陷掩模以及蝕刻工藝來形成凹陷圖案13,隔離結構12通過典型 淺溝隔離(STI)工藝來形成。在襯底11的某特定區域中形成用于器 件隔離的溝槽，使得該溝槽具有傾斜角度(oc)為85°或更小(參照圖 1B和1C)的傾斜側壁，以保證將在后續過程中形成的器件隔離絕緣 結構的空隙填充特性。此外，為了保證有效場氧化物高度(EFH) (effective field oxide height),形成隔離結構12《吏得隔離結構12的上
表面高于襯底ll的上表面(參照圖1D)。
同時，凹陷圖案13具有V形外形，結果，由于隔離結構12的傾斜 角度(a)、 EFH以及凹陷圖案13的V形外形，在凹陷圖案13和隔離結 構12互相接觸的部分上出現角H。此角H會導致柵極絕緣層的特性降低, 并且角H為容易受應力損傷的弱部位(weakpoint)。此外，該角可充當 漏電流源,這導致較低的良品率。

發明內容
本發明的實施方案涉及提供制造半導體器件中凹陷柵極的方法， 其可通過去除或最小化凹陷圖案的角以改善凹陷柵極的特性，其中所 述角可為容易受應力損害的弱部位和漏電流源。
依據本發明的一方面，提供一種制造半導體器件的方法，包括在 襯底中形成隔離結構以限定有源區；在該隔離結構與該有源區上形成
凹陷掩模圖案；蝕刻由凹陷掩模圖案所暴露的隔離結構直至一定深度； 蝕刻該襯底以形成凹陷圖案；以及在該凹陷圖案上形成柵極電極。
依據本^L明的另一方面，提供一種制造半導體器件的方法，包括: 在硅襯底中形成隔離結構以限定有源區；在該隔離結構和該有源區上 形成緩沖氧化物層；在該緩沖氧化物層上形成凹陷掩模圖案；蝕刻由 凹陷掩模圖案暴露的隔離結構與緩沖氧化物層；通過利用第一制法 (recipe)蝕刻硅襯底以形成凹陷圖案，其中該制法對硅襯底的蝕刻速 率大于對緩沖氧化物層或隔離結構的蝕刻速率；以及在該凹陷圖案上
形成柵極電極。


圖1A和圖1B為依據典型方法的半導體器件的凹陷圖案的橫截面 示意圖。
圖1C和圖1D為在典型半導體器件中出現的角的掃描電子顯微鏡 (SEM)的顯微圖。
圖2為其上形成有凹陷掩模圖案的有源區和場區的平面圖。 圖3A 3D為依據本發明的一些實施方案制造半導體器件中凹陷柵 極的方法的橫截面示意圖。
具體實施例方式
圖2為在其上形成有凹陷掩模圖案的有源區和場區的平面圖。該 有源區與場區可通過器件隔離過程來限定。凹陷掩模圖案RM可沿有 源區的短軸方向B-B'在有源區與場區上形成。在沿著線B-B'即該有 源區的短軸方向的橫截面圖中，在場區和有源區之間的邊界區沒有覆 蓋凹陷掩模圖案RM。該凹陷掩模圖案RM—般包括硬掩模。
圖3A 3D描述了依據本發明的實施方案制造半導體器件中凹陷柵 極的方法的橫截面圖。在圖3A 3D中，沿著有源區的長軸方向A-A' 的橫截面圖為左圖，并且沿著有源區的短軸方向B-B'的橫截面圖為右 圖。
參照圖3A 3B，實施傳統淺溝隔離(STI)以在襯底31中形成隔 離結構32。形成的隔離結構32比將在下列過程中形成的凹陷圖案的 底部表面更深。更具體地，選擇性蝕刻襯底31的器件隔離區以形成溝 槽。為獲得作為填入溝槽中的隔離結構的氧化材料的空隙填充
(gap-fill)特性，形成具有斜率的溝槽，其中該斜率傾斜角度范圍為 約85。 ~約89° 。然后，可沉積氧化物層以便填充該溝槽，隨后實施 例如化學機械拋光(CMP )的平坦化處理以隔離該溝槽中的氧化物層， 由此完成隔離結構32的形成。該隔離結構32的上表面應比襯底31的 表面更高，以獲得有效場氧化物高度(EFH)。
在包括隔離結構32的所得結構上形成緩沖氧化物層33。該緩沖 氧化物層33在凹陷掩模層材料和襯底31之間起到緩沖應力的作用， 并且也可在凹陷掩模層蝕刻期間作為蝕刻停止層。然后，在緩沖氧化 物層33上形成用于形成凹陷的硬掩模圖案34 (在此之后，稱為凹陷 掩模圖案34)。在此，在接下來的凹陷蝕刻過程中，凹陷掩模層34和 緩沖氧化物層33 —起將用來作為蝕刻阻擋層。例如，凹陷掩模圖案 34可由多晶硅形成。可通過典型光刻工藝來形成凹陷掩模圖案34。即， 可通過使用特定光刻膠圖案作為蝕刻掩模而蝕刻硬掩模層直到暴露緩 沖氧化物層33來形成凹陷掩模圖案34。例如，通過在變壓器
(transformer )耦合等離子體(TCP)或感應耦合等離子體(ICP)類型
的等離子體源下，使用氯基氣體蝕刻該硬掩模層。
此后，參照圖3B,在蝕刻襯底31之前實施氧化物層即緩沖氧化 物層33和隔離結構32的蝕刻。在一些典型方法中，在形成凹陷掩模 圖案34之后直接蝕刻襯底，即硅襯底。然而，依據本發明的一些實施 方案，在蝕刻襯底31之前，在相對包括硅的村底31的高蝕刻選擇性 的條件下，將包括隔離結構32和緩沖氧化物層33的暴露的氧化物層 蝕刻至某一定深度。附圖標記32A和33A分別表示凹陷隔離結構和圖 案化緩沖氧化物層。
在一個實施方案中，氧化物層的蝕刻速率至少是硅的蝕刻速率的 三倍，更具體地，氧化物層的蝕刻速率是硅襯底的蝕刻速率的約3倍 約6倍。換句話說，在硅襯底和氧化物層的蝕刻速率之比約為1:3~6 的條件下蝕刻氧化物層。更具體地，使用CF基氣體與CHF基氣體的 混合氣體來實施氧化物層的蝕刻，其中CF基氣體和CHF基氣體的流 量之比約為1~3:1，其中CF基氣體可包括四氟甲烷(CF4)并且CHF 氣體可包括三氟甲烷(CHF3)。此外，該蝕刻過程可在變壓器耦合等 離子體(TCP)、感應耦合等離子體(ICP)或者磁增強反應性離子束 蝕刻(MERIE)等類型的等離子體源中實施。使用TCP或ICP類型 的等離子體源，可應用約200W 約700W的源功率(source power )。 使用MERIE類型的等離子體源，可應用約300W 約1000W的源功率， 并且可應用約50W 約200W的底部功率。
在TCP或ICP類型的等離子體源中，當以特定蝕刻制法來實施緩 沖氧化物層33的蝕刻時，氧化物層和硅襯底的蝕刻速率分別成為約 39A/秒和約13A/秒，其中在所述制法中壓力為40mT、應用500W的 功率以及使用主要氣體為45CF4/15CHF3的混合氣體并加入502和 50Ar。因此，可維持氧化物和硅的蝕刻速率之比約為3:1。
結果，由凹陷掩模圖案34所暴露的區域上的緩沖氧化物層33被 蝕刻(參照第3B圖的左圖)，并且沒有被凹陷掩模圖案34所覆蓋的 隔離結構32部分被蝕刻(參照第3B圖的右圖)。因此，在有源區附 近的凹陷隔離結構32A的邊緣處形成裂縫C。
在蝕刻氧化物層后，可使用緩沖氧化物蝕刻劑(BOE)或氫氟酸 (HF)來附加實施濕蝕刻過程，以便控制在凹陷隔離結構32A的邊緣 處形成的裂縫C的尺寸。
參照圖3C，使用凹陷掩模圖案34作為蝕刻掩模來蝕刻襯底31以 形成凹陷圖案35。在此，使用氯基氣體和溴基氣體來形成凹陷圖案35, 其中氯基氣體包括氯(Cl2)氣體并且溴氣體包括溴化氫(HBr)氣體。 在形成凹陷圖案35之后，從圖3C的右圖可了解到，與依據某種典型 方法的圖1B的凹陷圖案13相比，角100被減小。
參照圖3D,凹陷掩模圖案34和圖案化的緩沖氧化物層33A被去 除，形成柵極絕緣層36和柵極圖案G。在此，盡管由傳統氧化工藝形 成柵極絕緣層36，但由于凹陷圖案35的角100被減小，因此可以形 成柵極絕緣層36而特性沒有下降。柵極圖案G由多晶硅電極37、金 屬或金屬珪化物電極38以及柵極硬掩模39以堆疊結構來構成。例如， 可由鵠或硅化鴒來形成金屬或金屬硅化物電極38。
依據本發明，在形成凹陷圖案時引起漏電流的凹陷圖案的角可被 去除或變小，使得可減少作為漏電流源的弱部位并有助于防止柵極氧 化物層退化。此外，本發明可提供其它優點，如較高產率以及較低制 造成本，這有助于實現位交錯(bitcross)。在此，位交錯是指高密度器 件的每個位(bit)的價格變得低于低密度器件的每個位的價格的現象。
雖然已經關于特定實施方案說明了本發明，但是對本領域技術 人員而言顯而易見的是，可以在不脫離下面權利要求所限定的本發 明的精神及范圍內做出各種變化及修改。
權利要求
1.一種制造半導體器件的方法，所述方法包括在襯底中形成隔離結構以限定有源區；在所述隔離結構和所述有源區上形成凹陷掩模圖案；蝕刻由所述凹陷掩模圖案暴露的所述隔離結構至一定深度；蝕刻所述襯底以形成凹陷圖案；和在所述凹陷圖案上形成柵極電極。
2. 根據權利要求l所述的方法，其中蝕刻所述隔離結構還包括所述隔 離結構的蝕刻速率大于所述襯底的蝕刻速率的蝕刻。
3. 根據權利要求1所述的方法，其中蝕刻所述隔離結構還包括所述隔 離結構的蝕刻速率為所述襯底的蝕刻速率的約3倍~約6倍的蝕刻。
4. 根據權利要求l所述的方法，其中所述隔離結構包括氧化物層，并 且所述襯底包括硅。
5. 根據權利要求4所述的方法，其中蝕刻所述隔離結構還包括使用包 含CF基氣體與CHF基氣體的氣體。
6. 根據權利要求5所述的方法，其中所述使用包含CF基氣體和CHF 基氣體的氣體還包括使用流量比約為1~3:1的CF基氣體和CHF基氣 體。
7. 根據權利要求5所述的方法，其中所述CF基氣體包括四氟曱烷 (CF4)氣體以及所述CHF基氣體包括三氟曱烷(CHF3)氣體。
8. 根據權利要求7所述的方法，其中蝕刻所述隔離結構還包括使用選 自變壓器耦合等離子體(TCP)、感應耦合等離子體(ICP)以及磁增 強反應性離子束蝕刻(MERIE)類型的等離子體源的蝕刻。
9. 根據權利要求7所述的方法，其中蝕刻所述隔離結構還包括在約 200W 約700W的源功率下使用TCP類型等離子體源和ICP類型等離 子體源中的至少一種進行的蝕刻。
10. 根據權利要求7所述的方法，其中蝕刻所述隔離結構還包括在約 300W 約1000W的源功率以及約50W 約200W的底部功率下使用 MERIE類型等離子體源進行的蝕刻。
11. 一種制造半導體器件的方法，所述方法包括在硅襯底中形成隔離結構以限定有源區；在所述隔離結構和所述有源區上形成緩沖氧化物層；在所述緩沖氧化物層上形成凹陷掩模圖案；蝕刻由所述凹陷掩模圖案暴露的所述隔離結構和所述緩沖氧化物層；通過使用第 一制法蝕刻所述硅襯底以形成凹陷圖案，所述第 一制 法對硅襯底的蝕刻速率大于對所述緩沖氧化物層或所述隔離結構的蝕 刻速率；和在所述凹陷圖案上形成柵極電極。
12. 根據權利要求11所述的方法，其中所述凹陷掩模圖案包括多晶硅 硬掩模。
13. 根據權利要求11所述的方法，其中利用第二制法來實施所述隔離 結構和所述緩沖層的蝕刻，所述第二制法對所述隔離結構和所述緩沖 氧化物層的蝕刻速率大于對所述硅襯底的蝕刻速率。
14. 根據權利要求11所述的方法，其中所述第二制法包含包括CF基 氣體和CHF基氣體的氣體。
15. 根據權利要求14所述的方法，其中所述第二制法的CF基氣體對 于CHF基氣體的流量比約為1~3:1。
16. 根據權利要求14所述的方法，其中所述CF基氣體包括CF4氣體 以及所述CHF基氣體包括CHF3氣體。
17. 根據權利要求11所述的方法，其中蝕刻所述隔離結構和所述緩沖 氧化物層還包括使用選自變壓器耦合等離子體(TCP )、感應耦合等離 子體(ICP)以及磁增強反應性離子束蝕刻(MERIE)類型的等離子 體源進行的蝕刻。
18. 根據權利要求11所述的方法，其中蝕刻所述隔離結構和所述緩沖 氧化物層還包括在約200W 約700W的源功率下在TCP類型等離子 體源和ICP類型等離子體源中的至少一種中的蝕刻。
19.根據權利要求11所述的方法，其中蝕刻所述隔離結構和所述緩沖 氧化物層還包括在約300W 約1000W的源功率以及約50W 約200W 的底部功率下使用MERIE類型等離子體源進行的蝕刻。
全文摘要
一種制造半導體器件的方法，包括在襯底中形成隔離結構以限定有源區；在該隔離結構和有源區上形成凹陷掩模圖案；蝕刻該隔離結構以暴露凹陷圖案至一定深度；蝕刻該襯底以形成凹陷圖案；以及在凹陷圖案上形成柵極電極。
文檔編號H01L21/336GK101097861SQ200710101740
公開日2008年1月2日 申請日期2007年5月8日 優先權日2006年6月29日
發明者趙瑢泰, 金殷美 申請人:海力士半導體有限公司