專利名稱：同時制造自對準接觸窗和局部內連線的方法
技術領域：
本發明是關于半導體結構與工藝，特別是有關于半導體存儲元件結構及制造此種元件結構的改進工藝。
背景技術：
快閃電流可抹除可編程只讀存儲器(EEPROM)，是一種以熱電子注入法進行編程，并以FN通道法(Fowler-Nordheim tunneling)進行清除的非揮發性存儲元件。每個存儲單元是在半導體基板(即硅晶片或晶粒)上形成，其中埋有高摻質濃度的漏極區和源極區。此源極區更包括微摻質濃度的深層擴散區和較高摻質濃度的淺層擴散區埋入基板中。漏極區和源極區由通道區加以隔離。此存儲單元更包括多層結構，一般稱作堆疊柵極結構(stacked gate)或字線(word line)。此多層堆疊極結構通常包括薄柵極介電層或隧道氧化層形成在此基板的表面，疊在此通道區域上；多晶硅浮動柵極上覆于此隧道氧化層；多晶硅介電層上覆于此浮動柵極；和多晶硅控制柵極上覆于此多晶硅介電層。其他半導體層，例如硅化物層(沉積在此控制柵極上)、多晶硅頂蓋層(沉積在此柵極硅化物層上)和氮氧化硅層(沉積在此多晶硅頂蓋上)，皆可在控制柵極上形成。多個快閃EEPROM存儲單元可在單一個基板上形成。
形成快閃存儲單元的過程已是半導體產業中眾所周知及被廣泛使用的方法。在形成存儲單元后，必須制作電子連線，一般常見者為「接觸窗」和「局部內連線」，以連接此堆疊柵極結構、此源極區、此漏極區和晶片的其他部分。
圖1(先前技術)繪示多個快閃存儲單元的部分簡化剖面圖。柵極結構210由浮動柵極214上覆于柵極介電層212所形成；介電層ONO 216上覆于浮動柵極214；控制柵極218上覆于介電層ONO 216；柵硅化層224沉積在控制柵極218上；且頂蓋層228(屬于例如氮氧化硅的材質)作為一鈍態層沉積在柵硅化層224上。
在習知工藝中，源極區202和漏極區204接著形成。源極區202的形成通常是先進行傳統的雙重擴散布植法(Double Diffusion Implant；DDI)。DDI法先布值第一摻雜物(例如n型，如磷)以形成一深層擴散，但低摻質濃度的N阱區202L以建立一漸變式的源極通道接合面。DDI通常藉由使其接受高溫下的熱循環(例如1050)將布植物更深入半導體基板102中。接著進行淺層的第二次布植，一般稱作中度摻雜漏極(Medium Diffused Drain；MDD)布植法，以建立一較高摻質濃度，但較淺的n+阱區202H埋在較深的N阱202L中。相同的MDD布植法也用以形成漏極區204。
側壁層230通常是以氮化材料用傳統的沉積和蝕刻技術形成。或是，側壁層230可以氧化材料在蝕刻后用化學氣相沉積法(CVD)形成。蝕刻終止層231系利用傳統技術，例如CVD，沉積在半導體基板102和包括多層堆疊柵極結構210之上。前金屬介電層132接著沉積在此蝕刻終止層231上。前金屬介電層132可包括不同的材料，例如硼磷四乙氧基硅烷(BPTEOS)或硼磷硅玻璃(BPSG)，而以等離子體增強型化學氣相沉積法形成(PECVD)。
然后，多個自對準接觸窗(SAC)和多個局部內連線(LI)接著形成，以連接上述堆疊柵極結構，上述源極區和上述漏極區到晶片的其他部分。自對準接觸窗的特色是，以非等向性之前金屬介電質蝕刻化學作用加以蝕刻，而不蝕刻此氮化側壁層和此蝕刻終止層。在傳統工藝中，上述自對準接觸窗(SAC)和上述局部內連線(LI)是分開進行圖案化工藝和填入工藝的。在此前金屬介電層沉積后，并實施介電層平坦化工藝，例如化學機械研磨法(CMP)，以移除此介電層的表面不平整處(拓樸)。多個局部內連線(LI)的多個開口141接著被圖案化，并蝕刻介電層132和蝕刻終止層231以露出部分的源極區202。LI 141的多個開口，傳統上是由兩步驟的蝕刻程序所形成的。導電材料(或金屬)填入LI的多個開口中以形成多個局部內連線。此導電材料，例如鎢，可以用傳統的金屬沉積技術形成，例如CVD或物理氣相沉積法(PVD)。也可使用其他導電材料，例如銅。阻障材料(未繪示)，例如鈦(Ti)/氮化鈦(TiN)，通常在鎢的沉積之前先被沉積涂布在LI開口的壁面，以確保對局部內連線141壁面的良好的附著性和電性連接。
其后使用金屬CMP法以移除不在此前金屬介電層和上述局部內連線上的多余的金屬。在金屬被移除后，沉積另一介電層133。介電層133可以包括各種不同的材料，例如二氧化硅，BPSG，或低K值介電質，以等離子體增強型化學氣相沉積法(PECVD)形成。
在介電層133沉積后，穿過介電層133、介電層132和蝕刻終止層131，蝕刻出接觸窗140的多個開口，以露出多個部分的漏極區204。接觸窗140之上述開口傳統上是采多步驟的蝕刻程序所形成的。導電材料層，例如鎢，可以用傳統的金屬沉積技術形成，例如CVD和/或物理氣相沉積法(PVD)。也可使用其他導電材料，例如銅。阻障材料(未繪示)，例如鈦(Ti)/氮化鈦(TiN)，通常在鎢的沉積之前先被沉積涂布在SAC開口的壁面，以確保對接觸窗140壁面的良好附著性及電性連接。
為防止接觸窗140與局部內連線141短路，在接觸窗140與局部內連線141間的最小距離要求(Dmin)是必需的。此一最小距離要求限制了存儲單元的微型化。
圖2(先前技術)是圖1之上視圖。圖1是圖2沿線A-A的剖面圖。存儲單元10，包括柵極結構210，源極區202，和在自對準接觸窗140下方的漏極區204。控制柵極218穿過上述存儲單元。而穿過上述存儲單元的自對準接觸窗140和局部內連線141得以覆蓋部分的柵極結構210，但兩者之間必需有一最小距離(Dmin)，以確保接觸窗140和局部內連線141不會產生短路現象。此最小距離Dmin的需求，會使上述接觸窗和上述局部內連線的圖案化變得困難。特別當接觸窗140是在局部內連線141的后加以圖案化時。必需要求精確的光罩對準與接觸窗140和局部內連線141間的寬度間距，才能確保接觸窗140不會和局部內連線141造成短路。此一寬度間距的要求，顯著地增加了半導體存儲器細胞核晶片的大小，因此對半導體元件和存儲器的密集度產生不利的影響。并且，此問題會隨著半導體技術線寬下降到0.25微米的尺度或更低時，變得更具關鍵性。
如前所述，實需一改良的工藝方法，以使存儲器元件進一步的微型化，而又不會造成對元件性能造成不利的影響。
發明內容本發明是關于一種半導體元件，特別是有關于一種半導體存儲器的元件結構，及一種制造此元件結構的改良工藝。
在其一實施例中，提供一種在半導體基板上制造多個半導體元件的方法，包括的步驟有，先在半導體基板上形成多個多層結構，其中在此多層結構之間及下方有一主動源極及漏極元件區。本方法還包括以下步驟，在有上述多層結構之上述半導體基板上，形成蝕刻終止層；且形成第一介電層在此蝕刻終止層上，其中此第一介電層的厚度大于上述多層結構與上述蝕刻終止層的總厚度。本方法更包括的步驟有，平坦化上述第一介電層，使部分之上述蝕刻終止層露出；并蝕刻此第一介電層及此蝕刻終止層，以同時制造出多個局部內連線及多個接觸窗，其中上述接觸窗具有多個第一部分，其中上述接觸窗之上述第一部分具有多個開口。此外，本方法還包括的步驟有，沉積第一導電層在上述接觸窗第一部分及上述局部內連線上；接著以化學機械研磨法平坦化此第一導電層，以移除不在上述局部內連線及上述接觸窗第一部分開口上的此第一導電層。本方法進一步包括的步驟有，沉積第二介電層在上述第一導電層之上；在上述接觸窗第一部分上圖案化所述接觸窗的多個第二部分，并蝕刻此第二介電層，以在上述接觸窗第一部分上制造上述接觸窗第二部分的多個開口。另外，本方法包括的步驟有，在上述接觸窗第二部分中填入第二導電層，其中此第二導電層與在上述接觸窗第一部分開口處之上述第一導電層接觸。
在另一實施例中，一種在半導體基板上制造多個存儲器元件的方法，包括的步驟有，在上述半導體基板上形成多個多層柵極結構，其中在此多層柵極結構之間及下方有一主動源極及漏極元件區；且在有此多層結構之上述半導體基板上，形成氮化物蝕刻終止層。本方法還包括的步驟有，形成第一介電層在上述蝕刻終止層上，其中此第一介電層的厚度大于上述多層結構與上述蝕該終止層的總厚度；接著以化學機械研磨法平坦化此第一介電層，以除去在上述基板上之上述多層結構的拓樸，且上述蝕刻終止層系作為化學機械研磨時的終止層。另外，本方法還包括的步驟有，圖案化多個第一部分自對準接觸窗及多個局部內連線，并蝕刻上述第一介電層及上述蝕刻終止層，以同時制造多個自對準接觸窗及多個局部內連線，其中此自對準接觸窗具有多個第一部分，其中此自對準接觸窗的第一部分具有多個開口；并沉積第一導電層在上述接觸窗第一部分及上述局部內連線上；再用化學機械研磨法平坦化此第一導電層，以移除不在上述接觸窗第一部分及上述局部內連線上的此第一導電層。此外，本方法還包括的步驟有，沉積第二介電層在上述第一導電層上；并在上述接觸窗第一部分上圖案化上述自對準接觸窗的多個第二部分，并蝕刻此第二介電層以制造出上述接觸窗第二部分的多個開口。本方法還包括的步驟有，在上述接觸窗第二部分上沉積一第二導電層，其中此第二導電層與上述接觸窗第二部分接觸；并以化學機械研磨法平坦化此第二導電層，以移除不在上述接觸窗第二部分上的此第二導電層。
在又一實施例中，一種半導體元件，包括多個多層柵極結構，位在一半導體基板上，其中在此多層柵極結構的之間及下方有多個主動區域，且在此柵極結構的兩側有多個側壁層；及一蝕刻終止層，位在上述多層柵極結構上。上述半導體元件還包括，多個接觸窗，其具有多個第一部分及多個第二部分，上述第一部分填滿與上述柵極結構間之上述主動區域接觸的一第一導電層；且有多個局部內連線填滿與上述主動區域接觸的此第一導電層，其中上述接觸窗第一部分與上述局部內連線的頂面與上述蝕刻終止層的頂面齊平，且第一介電層填滿在上述多層柵極結構和上述接觸窗第一部分及上述局部內連線間的空隙。另外，上述半導體元件還包括上述接觸窗第二部分填滿第二導電層且配置在上述接觸窗第一部分上，其中上述第二介電層填滿在上述接觸窗第二部分間的空隙。
不言自明的，前述的大略說明與后述的詳細說明均僅是本發明的范例與解釋，并非用以限制本發明，本發明的保護范圍應以申請專利范圍所界定者為準。
為讓本發明之上述目的、特征、和優點能更明顯易懂，下文特舉一較佳實施例，并配合所附圖式，作詳細說明如下
圖1(先前技術)描繪快閃存儲器核心區域一部分的剖面圖。
圖2(先前技術)描繪與圖1對應的快閃存儲器核心區域之上視圖。
圖3A繪示前金屬介電層沉積在多層柵極結構上。
圖3B繪示前金屬介電層已平坦化后的圖3A的取代圖。
圖3C繪示圖3B在經圖案化及蝕刻后，具有接觸窗的第一部分和局部內連線特征的取代圖。
圖3D繪示圖3C中接觸窗的第一部分和局部內連線的開口被填入導電層。
圖3E繪示在接觸窗的第一部分和局部內連線開口外的多余的導電層已用CMP法加以移除。
圖3F繪示第二介電層沉積在圖3E的基板上。
圖3G繪示圖3F在經圖案化及蝕刻后，具有接觸窗的第二部分特征的取代圖。
圖3H繪示圖3G中接觸窗開口以導電層填滿其中。
圖4繪示與圖3H對應的快閃存儲器核心區域一部分之上視圖。
具體實施方式在此詳細列出本發明實施例的相關資料。當本發明連同這些實施例一起描述時，非指受限于這些實施例。相反地，凡與本發明有替代、更動和等義的效果，而可包括在本發明的精神與領域中，如同后附申請專利范圍所定義的，仍屬于本發明的范圍。此外，在以下本發明的詳細說明中，許多具體細節的提出，是為了提供對本發明徹底的認識。然而，對任何在本技術領域中有通常知識者所顯而易見的事實，本發明在實施時將不做具體詳述。其他情況下，習知的方法、程序、零件及線路圖也不詳加描述，使本發明的各種觀點不致于模糊。
本發明所揭露的實施例提供一種局部內連線的工藝方法與結構，可使接觸窗240與局部內連線241均較易圖案化，也可使所述接觸窗和所述局部內連線間的最小間距要求得以放寬。此外，依所揭露的程序做成的所述接觸窗和所述局部內連線，可達到絕佳的隔離特性。所揭露的實施例也簡化了流程。自對準接觸窗(SAC)和局部內連線(LI)是同時處理制作的。
第3A-3H圖繪示本發明的一實施例。在柵極結構210，側壁層230，主動區域(202，204)，和蝕刻終止層231在基板102上形成后，前金屬介電層232接著填入，如圖3A所示。前金屬介電層232可包括各種不同的材料，例如硼磷硅四乙氧基烷(BPTEOS)或硼磷硅玻璃(BPSG)，而以等離子體增強型化學氣相沉積法(PECVD)形成。蝕刻終止層231通常是以氮化物質形成，例如是氮化硅，且其形成厚度通常約在30至120奈米的范圍內。蝕刻終止層231縮小了多層堆疊柵極結構間在水平方向的有效間距。如前所述，典型之前金屬介電層是BPSG，以PECVD法加以成長。上述BPSG層沿柵極結構的輪廓形成。而介電層232的表面拓樸則沿著柵極結構210，側壁層230，和蝕刻終止層231的輪廓成長。表面拓樸接著以介電質化學機械研磨(CMP)工藝移除。蝕刻終止層231通常是氮化物薄膜，基于其對氧化物的高度研磨選擇性，可作為研磨終止層。其后的介電質CMP表面如圖3B所示。在圖3A中，介電層232在介電質CMP前所沉積的厚度少于先前技術介電層132厚度，因介電層232只需填滿至與蝕刻終止層231齊平即可。相反的，在先前技術中所沉積的介電層132厚度則需要較厚，以確保在介電質CMP工藝后，其厚度仍大于該蝕刻終止層231的頂面。
在圖3C中，局部內連線(LI)241和自對準接觸窗(SAC)的第一部分240的開口同時以光罩251加以圖案化和蝕刻。局部內連線241與自對準接觸窗(SAC)的第一部分240開口的最小距離要求可以較為放寬，其后會加以解釋。如圖3D所示，在移除剩余的光阻251后，導電材料層261，例如鎢，可用傳統的金屬沉積技術形成，例如CVD和/或物理氣相沉積法(PVD)，沉積以填滿自對準接觸窗(SAC)的第一部分和LI。其他導電材料也可使用，例如銅。阻障材料(未繪示)，例如鈦(Ti)/氧化鈦(TiN)，在鎢的沉積之前，通常會先沉積涂布在LI和自對準接觸窗(SAC)開口的壁面及底部，以確保局部內連線(LI)和自對準接觸窗(SAC)壁面良好的附著性和電性連接。圖3E繪示使用金屬CMP工藝移除所有金屬，例如不在自對準接觸窗(SAC)的第一部分240和LI 241開口的鎢。氮化物終止層231可再次作為研磨終止層。一種對氮化物層231有高度選擇性的金屬CMP工藝，可將自對準接觸窗(SAC)的第一部分和LI金屬碟形化的現象減至最少。在本發明中，因自對準接觸窗(SAC)的第一部分和局部內連線(LI)是以柵極結構和該蝕刻終止層231隔開，所以兩者的圖案化較先前技術更為容易。但必要條件是，在自對準接觸窗(SAC)的第一部分和局部內連線(LI)之間需有足夠的蝕刻終止層231，以使上述蝕刻終止層成為良好的金屬CMP終止層，也才能確保在操作過程中自對準接觸窗(SAC)的第一部分和局部內連線(LI)之間不會產生漏電現象。此一最小距離的尺寸必需約在20奈米。
在圖3F中，另一介電層233接著沉積在基板上。介電層233可以包括各種不同的材料，例如二氧化硅、BPSG、或低K值介電質，而以等離子體增強型化學氣相沉積法(PECVD)形成。其后，自對準接觸窗(SAC)的第二部分240以光罩252完成，如圖3G所示。導電層，例如鎢，接著填入的開口中，如圖3H所示；阻障材料(未繪示)，例如鈦(Ti)/氧化鈦(TiN)，在鎢的沉積之前，通常會先沉積涂布在開口的壁面及底部。由于局部內連線241只需填滿至與蝕刻終止層231齊平，局部內連線與SAC造成短路的可能性大為減少。因此，自對準接觸窗(SAC)的第二部分240的圖案化，就自對準接觸窗(SAC)的第二部分240與自對準接觸窗(SAC)的第一部分240的光罩對準上而言，是較為容易的。另外，上述自對準接觸窗(SAC)與上述局部內連線(LI)之間的最小間距要求也可放寬。接觸窗的邊緣240C只需與局部內連線的一角，241C，間隔一段不會在操作過程中產生漏電的距離即可。此最小距離的尺寸約在20奈米，以確保在操作中不會產生漏電。相較于傳統結構而言，本發明中接觸窗240與局部內連線241之間短路的機會大幅減少。在傳統結構中，如圖1所示，局部內連線141延伸在柵極結構之上，較有可能與接觸窗140沿自對準接觸窗(SAC)和局部內連線(LI)的壁面產生短路，若是其自對準接觸窗(SAC)和局部內連線(LI)的開口的斷面，并不如圖3H所示般理想，即如接觸窗240以及被埋入的局部內連線241。因此，本發明的隔離特性是優于傳統的工藝方法和結構。
圖4繪示與圖1近似的胞陣列之上視圖。使用新的工藝，上述自對準接觸窗(SAC)圖案可延伸覆蓋至漏極區和幾乎所有在漏極區任一側的兩個柵極的寬度。局部內連線(LI)的圖案也可覆蓋住源極區的寬度，且還可擴展至柵極結構。此一要求的放寬，可使圖案化設計和對準較為容易。在LI和自對準接觸窗(SAC)的第一部分之間的最小距離約為20奈米，以容納局部內連線(LI)和自對準接觸窗(SAC)的第一部分之間足夠的蝕刻終止層，目的是為了讓蝕刻終止層231成為良好的金屬CMP終止層，且也可確保LI和自對準接觸窗(SAC)的第一部分之間不會產生漏電現象。LI和自對準接觸窗(SAC)的第一部分之間的最小距離約為20奈米，以確保在操作過程中局部內連線(LI)和自對準接觸窗(SAC)的第一部分之間不會產生漏電現象。相較于傳統流程，本發明的新流程較簡單，較易圖案化，最小距離要求較不嚴格，且具有絕佳的隔離特性。此一較不嚴格的最小距離要求，也使得存儲單元的進一步縮小成為可能。
上述關于快閃存儲器的工藝，僅僅是作為一個實例。此工藝的概念也可使用在任何類型的元件，例如DRAM上，即凡是使用接觸窗蝕刻終止層，且可從本概念獲益的自對準接觸窗(SAC)程序。
前述具體實施例說明的呈現，僅是為了舉例和描述。并非用來窮盡或限制本發明所揭露的明確態樣。顯然地，許多按照上述意旨的修正和更動是可能的，熟習該項技術者應仍可以在未脫離所附申請專利范圍定義的本發明所揭示的精神下，完成各種改變或修飾。實施例的選取和說明是為了解釋本發明的原理和實際應用，使任何熟習此技藝者，得以根據可預期的個別目的，利用本發明于各種實施例或修正中。本發明仍應以后附的申請專利范圍及其同等意涵界定保護范圍。
權利要求
1.一種在一半導體基板上制造多個半導體元件的方法，包括下列步驟在該半導體基板上形成多個多層結構，其中在所述多層結構之間及下方有一主動源極及漏極元件區；在有所述多層結構的該半導體基板上，形成一蝕刻終止層；形成一第一介電層在該蝕刻終止層上，其中該第一介電層的厚度大于所述多層結構與該蝕該終止層的總厚度；平坦化該第一介電層，使部分的該蝕刻終止層露出；蝕刻該第一介電層及該蝕刻終止層，以同時制造出多個局部內連線及多個接觸窗，其中所述接觸窗具有多個第一部分，其中所述接觸窗的所述第一部分具有多個開口；沉積一第一導電層在所述接觸窗的所述第一部分及所述局部內連線上；以化學機械研磨法平坦化該第一導電層，以移除不在所述局部內連線及所述接觸窗的所述第一部分的所述開口上的該第一導電層；沉積一第二介電層在該第一導電層之上；在所述接觸窗的所述第一部分上圖案化所述接觸窗的多個第二部分，并蝕刻該第二介電層，以在所述接觸窗的所述第一部分上制造所述接觸窗的所述第二部分的多個開口；以及在所述接觸窗的所述第二部分中填入一第二導電層，其中該第二導電層與在所述接觸的所述第一部分的所述窗開口處的該第一導電層接觸。
2.根據權利要求1所述的制造多個半導體元件的方法，其特征在于，所述多層結構系包括一浮動柵極和一控制柵極的一柵極結構。
3.根據權利要求1所述的制造多個半導體元件的方法，其特征在于，該蝕該終止層為一氮化物層。
4.根據權利要求1所述的制造多個半導體元件的方法，其特征在于，該第一介電層系以等離子體增強型化學氣相沉積法所成長的硼磷硅玻璃層。
5.根據權利要求1所述的制造多個半導體元件的方法，其特征在于，該第一導電層為一鎢層。
6.根據權利要求1所述的制造多個半導體元件的方法，其特征在于，該第二介電層系以等離子體增強型化學氣相沉積法所成長的二氧化硅層。
7.根據權利要求1所述的制造多個半導體元件的方法，其特征在于，該第二導電層為一鎢層。
8.根據權利要求1所述的制造多個半導體元件的方法，其特征在于，該蝕刻終止層系作為以化學機械研磨法平坦化該第二導電層時的終止層。
9.根據權利要求1所述的制造多個半導體元件的方法，其特征在于，所述半導體元件為多個快閃存儲器。
10.根據權利要求1所述的制造多個半導體元件的方法，其特征在于，所述半導體元件為多個動態隨機存取存儲器(DRAM)。
11.一種在一半導體基板上制造多個存儲器元件的方法，包括下列操作在該半導體基板上形成多個多層柵極結構，其中在所述多層柵極結構的之間及下方有一主動源極及漏極元件區；在有所述多層結構的該半導體基板上，形成一氮化物蝕刻終止層；形成一第一介電層在該蝕刻終止層上，其中該第一介電層的厚度大于所述多層結構與該蝕該終止層的總厚度；以化學機械研磨法平坦化該第一介電層，以除去在該基板上的所述多層結構的拓樸，且該蝕刻終止層系作為化學機械研磨時的終止層；圖案化多個第一部分自對準接觸窗及多個局部內連線，并蝕刻該第一介電層及該蝕刻終止層，以同時制造多個自對準接觸窗及所述局部內連線，其中所述自對準接觸窗具有多個第一部分，其中所述自對準接觸窗的所述第一部分具有多個開口；沉積一第一導電層在所述接觸窗的所述第一部分及所述局部內連線上；用化學機械研磨法平坦化該第一導電層，以移除不在所述接觸窗的所述第一部分及所述局部內連線上的該第一導電層；沉積一第二介電層在該第一導電層上；在所述接觸窗的該第一部分上圖案化所述自對準接觸窗的多個第二部分，并蝕刻該第二介電層以制造出所述接觸窗的所述第二部分的多個開口；在所述接觸窗的所述第二部分上沉積一第二導電層，其中該第二導電層與所述接觸窗的所述第二部分接觸；以及以化學機械研磨法平坦化該第二導電層，以移除不在所述接觸窗的所述第二部分上的該第二導電層。
12.根據權利要求11所述的制造多個存儲器元件的方法，其特征在于，所述半導體元件是多個快閃存儲器。
13.根據權利要求11所述的制造多個存儲器元件的方法，其特征在于，所述半導體元件是多個動態隨機存取存儲器。
14.一種半導體元件，包括多個多層柵極結構，位在一半導體基板上，其中在所述多層柵極結構的之間及下方有多個主動區域，且在所述柵極結構的兩側有多個側壁層；一蝕刻終止層，位在所述多層柵極結構上；多個接觸窗，其具有多個第一部分及多個第二部分，所述第一部分填滿與所述柵極結構間的所述主動區域接觸的第一導電層；多個局部內連線填滿與所述主動區域接觸的該第一導電層，其中所述接觸窗的所述第一部分與所述局部內連線的頂面與該蝕刻終止層的頂面齊平，且一第一介電層填滿在所述多層柵極結構和所述接觸窗的所述第一部分及所述局部內連線間的空隙；以及所述接觸窗的所述第二部分填滿一第二導電層配置在所述接觸窗的所述第一部分上，其中一第二介電層填滿在所述接觸窗的所述第二部分間的空隙。
15.根據權利要求14所述的半導體元件，其特征在于，所述多層柵極結構包括一浮動柵極和一控制柵極。
16.根據權利要求14所述的半導體元件，其特征在于，該蝕刻終止層為一厚度約在30奈米至1200奈米間的氮化物層。
17.根據權利要求14所述的半導體元件，其特征在于，所述接觸窗的所述第一部分與所述局部內連線間的最短距離約大于20奈米。
18.根據權利要求14所述的半導體元件，其特征在于，所述接觸窗的所述第二部分與所述局部內連線間的最短距離約大于20奈米。
19.根據權利要求14所述的半導體元件，其特征在于，該半導體元件為一快閃存儲器。
20.根據權利要求14所述的半導體元件，其特征在于，該半導體元件為一動態隨機存取存儲器。
全文摘要
本發明是關于半導體元件，特別是有關于半導體存儲器元件結構及制造此元件結構的改良工藝。此改良工藝容許自對準接觸窗和局部內連線能同時形成。此工藝還容許自對準接觸窗與局部內連線之間的最小距離要求(minimal distance requirement)得以加寬，可使自對準接觸窗和局部內連線的圖案化工藝較為容易。上述加寬的最小距離要求也使得存儲單元結構有更進一步的縮小空間。此外，本發明自對準接觸窗和局部內連線的改良結構，也具有絕佳的隔離特性。
文檔編號H01L23/522GK101051623SQ20071009687
公開日2007年10月10日 申請日期2007年4月5日 優先權日2006年4月7日
發明者駱統, 楊令武, 陳光釗 申請人:旺宏電子股份有限公司