專利名稱：多重封裝的封裝結構的制作方法
技術領域：
本發明涉及一種半導體封裝結構，特別是關于一種內含有 一次封裝結構的封裝結構。
背景技術：
圖l為美國專利第US683 876 1號所揭示的現有的 一 種 多重封裝的封裝結構示意圖。該多重封裝的封裝結構l， 包括 一 第 一 基板(substrate)l 1 、 一.第 一 芯片(chip) 1 2 、 一第 一 黏膠(adhesive)13 、若干根第 一 導線(connecting wires)14、 一第一圭寸膠(molding compound) 15、 一次封裝 結構(sub-package)2 、 一第三黏膠16、若干根第三導線 17、 一第三封膠18、 一散熱片(he at spreader) 19以及若干 個焊球(solderballs)20。該第一基板ll具有一上表面lll 以及一下表面112。該第一芯片12利用該第一黏膠13黏附 于該第一基板11的上表面U1。該等第一導線14用于電性 連接該第一芯片12與該第一基板11的上表面111。該第一 封膠15包覆該第一芯片12、該等第一導線14以及部份該 第一基板ll的上表面lll。該第一封膠15具有一上表面 15 1。該次封裝結構2包括一第二基板21、 一第二芯片22、 一第二黏膠23、若干根第二導線24以及第二封膠25 。該 第二基板21具有 一 上表面211以及 一 下表面212。該第二 芯片22利用該第二黏膠23黏附于該第二基板2 1的上表面 211 。該等第二導線24用于電性連接該第二芯片22與該第二基板21的上表面2U。該第二封膠25包覆部份該第二芯 片22、該等第二導線24以及部份該第二基板21的上表面 2 11。該次封裝結構2疊設(stacked)于該第 一 封膠15的上表 面1 5 1上，并且利用該第三黏膠1 6將該第二基板2 1的下表 面212黏附于該第一封膠15的上表面151上。該第二基板 21利用該等第三導線17與該第一基板11的上表面111電 性連接。該第三封膠1 8包覆該次封裝結構2 、該第 一 封膠 15以及該第一基板11的上表面111。該散熱片19具有一散 熱片本體191以及一支撐部192，該支撐部192由該散熱片 本體191向外向下延伸，用以支撐該散熱片本體191，并 且該散熱片本體191暴露于該第三封膠18之外。該等焊球 20位于該第一基板11的下表面112，用以連接一外界裝 置。該現有的多重封裝的封裝結構1的缺點為該封裝結構l的該第二基板21與該第一基板11之間的電性連接是利用該等第二導線17實現的，而當該次封裝結構2黏附于該第一封膠1 5的上表面151后，該第二基板21的外側為懸空狀態，從而使打線作業變得困難。此外，該第一心片12是利用該等第一導線14電性連接至該第一基板11的上表面1 1 1的，因此該第一芯片12以及該等第一導線14必須先被該第一封膠15包覆后才可以疊上該次封裝結構2。這樣，不僅增加了 一道灌膠(molding)的步驟，并且總局度也會隨之提咼因此，有必要提供一種新穎的并具進步性的多重封裝 的封裝結構，以解決上述問題。發明內容本發明的目的在于提供一種多重封裝的封裝結構，其可減少 一道打線步驟，以克服上述現有技術的不足。為實現上述目的，本發明提供的一種多重封裝的封裝結構包 括 一第一基板、 一第一芯片、 一次封裝結構、若干個第一焊球 以及一第一封膠。該第一基板具有一第一表面以及一第二表面。 該第一芯片電性連接至該第一基板的第一表面。該次封裝結構包 括一第二基板、 一第二芯片以及一第二封膠。該等第一焊球位于 該第一基板以及該第二基板之間，并連接該第一基板的第一表面 以及該第二基板的第二表面。該第一封膠包覆該第一芯片、該次 封裝結構、該等第一焊球以及部份該第一基板的第一表面。與現有技術相比，由于本發明的該第一基板以及該第二基板 是利用該等第一焊球彼此連接的，因此可減少一道打線步驟。以下結合附圖與實施例對本發明作進一步的說明。
圖l為美國專利第US 6838761號所揭示的現有的一種 多重封裝的封裝結構示意圖；圖2為本發明多重封裝的封裝結構的第 一 實施例的剖視 示意圖；圖3A至圖3F為圖2所示第 一 實施例的制造流程示意圖； 圖4為本發明多重封裝的封裝結構的第二實施例的剖視 示意圖；圖5為本發明多重封裝的封裝結構的第三實施例的剖視 示意圖；圖6為本發明多重封裝的封裝結構的第四實施例的剖視 示意圖；圖7為本發明多重封裝的封裝結構的第五實施例的剖視示意圖；圖8為本發明多重封裝的封裝結構的第六實施例的剖視 示意圖；以及圖9為本發明多重封裝的封裝結構的第七實施例的剖 視示意圖。
具體實施方式
有關本發明的詳細說明以及技術內容，現就結合
如下: 圖2為本發明多重封裝的封裝結構的第 一 實施例的剖視示意圖。該多重封裝的封裝結構3包括一第一基板31、 一 第一芯片32、 一次封裝結構4、若干個第一焊球33、 一第 一黏膠34、 一第 一 封膠35以及若干個第二焊球36。該第 一基板31具有一第一表面311(上表面)以及一第二表面 312(下表面)。該第一芯片32以覆晶(flip-chip )方式接合 至該第一基板31的第一表面311，該第一芯片32具有一第 一表面321(上表面)。該第一芯片32包括但不限于數字芯 片、模擬芯片、光學芯片、邏輯芯片、微處理芯片以及 內存芯片。該次封裝結構4包括 一 第二基板41 、 一第二芯片42、 一第二黏膠43 、若干根第二導線44以及 一 第二封膠45 。 該第二基板41具有一第一表面411(上表面)以及一第二 表面412(下表面)。該第二芯片42利用該第二黏膠43黏附 于該第二基板41的第二表面412。該第二芯片42包括但不 限于數字芯片、模擬芯片、光學芯片、邏輯芯片、微處 理芯片以及內存芯片。該等第二導線44用于電性連接該 第二芯片42與該第二基板41的第二表面412。該第二封膠 45包覆部份該第二芯片42、該等第二導線44以及部份該 第二基板41的第二表面412，該第二封膠45具有一第二表面451(下表面)。該次封裝結構4疊設于該第 一 芯片32的第 一 表面32 1 上，并利用該第 一 黏膠34將該第二封膠45的第二表面45 1 黏附于該第一芯片32的第一表面321。該等第一焊球33 位于該第一基板31以及該第二基板41之間，并物理連接 及電性連接該第一基板31的第一表面311與該第二基板 41的第二表面412。該第一封膠35包覆該第一芯片32、該 次封裝結構4、該等第一焊球33以及部份該第一基板31 的第一表面311。該等第二焊球36形成于該第一基板31 的第二表面312，用以連接一外界裝置。由于該第一芯片32以覆晶方式接合至該第一基板31的第一 表面311，因此可減少一道打線步驟，并且可降低該多重封裝的 封裝結構3的總高度。此外，該第一基板31以及該第二基板41 是利用該等第 一 焊球33彼此連接的，因此又可減少 一 道打線步 驟。圖3 A至圖3F為圖2所示第 一 實施例的制造流程示意圖。 首先，參考圖3A，提供一第一基板31，該第一基板31具 有一第一表面311以及一第二表面312。接著，參考圖3B， 在該第一基板31的第一表面311上形成若干個第三焊球 33 1，并以覆晶方式將一第一芯片32結合于該第一基板31 的第一表面311上。該第 一 芯片32具有 一 第 一 表面321 。接著，參考圖3C，形成一黏膠34于該第一芯片32的 第一表面321上，并且提供一次封裝結構4。該次封裝結 構4需先經過測試，確定其為良品(Good Die)后，再繼續 后續的封裝制程。在本實施例中，該次封裝結構4包括一 第二基板41、 一第二芯片42、 一第二黏膠43、若干根第 二導線44以及一第二封膠45。該第二基板41具有一第一 表面411(上表面)以及一第二表面412(下表面)。該第二芯片42利用該第二黏膠43黏附于該第二基板41的第二表面 412。該等第二導線44用于電性連接該第二芯片42與該第 二基板41的第二表面412。該第二封膠45包覆部份該第二 芯片42、該等第二導線44以及部份該第二基板41的第二 表面412，該第二封膠45具有一第二表面451(下表面)。 該次封裝結構4進 一 步包括若干個第四焊球332，位于該 第二基板41的第二表面412上未被該第二封膠45所覆蓋 的區域。接著，參考圖3D，將該次封裝結構4疊置于該第一芯 片32的第 一 表面321上，利用該黏膠34將該第二封膠45 的第二表面451黏附于該第 一 芯片32的第 一 表面321 ，并 在該等第三焊球331及該等第四焊球332接觸后經過一回 焊(reflow)步驟而熔合形成若干個第一焊球33。接著，參考圖3E，形成一第一封膠35，以包覆該第一 芯片32、該次封裝結構4、該等第 一 焊球33以及部份該第 一基板31的第一表面3U。接著，參考圖3F，形成若干個第二焊球36在該第一基 板31的第二表面312上，用以連接一外界裝置。圖4為本發明多重封裝的封裝結構的第二實施例的剖視 示意圖。本實施例的多重封裝的封裝結構3A與第 一 實施 例的多重封裝的封裝結構3大致相同，不同處僅在于本實 施例的多重封裝的封裝結構3A多了 一個第三芯片37，位 于該次封裝結構4的該第二基板41的第一表面411上。該 第三芯片37利用若干根第一導線38電性連接至該第一基 板31的第一表面311。該第三芯片37包括但不限于數字芯 片、模擬芯片、光學芯片、邏輯芯片、微處理芯片以及 內存芯片。圖5為本發明多重封裝的封裝結構的第三實施例的剖視示意圖。本實施例的多重封裝的封裝結構3B與第一實施 例的多重封裝的封裝結構3大致相同，不同處僅在于本實 施例的多重封裝的封裝結構3B多了一個第三芯片37以 及一個間隔物(spacer)39，兩者均位于該第一芯片32的第 一表面321上，該間隔物(spacer) 39的厚度大于該第三芯 片37。該第二封膠45的第二表面451黏附于該間隔物39 上。該第三芯片37利用若干根第 一 導線38電性連接至該 第一基板31的第一表面311。圖6為本發明多重封裝的封裝結構的第四實施例的剖視 示意圖。本實施例的多重封裝的封裝結構3C與第一實施 例的多重封裝的封裝結構3大致相同，不同處僅在于該次 封裝結構4中該第二基板41的型式。在本實施例中，該第 二基板41進一步包括一開孔413，該第二芯片42位于該開 孔413內。此外，本實施例的多重封裝的封裝結構3C進步包括一散熱片51，其具有一第一表面511(上表面)'以及第二表面512(下表面)，該散熱片51的第二二表面51 2貼合于該第二基板41的第一表面411，并且該第一心片42貼合于該散熱片51的第二表面512。較佳地，該散熱片5 1的 込第表面511暴露于該第一封膠35之外，以作為散扭 "、、途訌圖7為本發明多重封裝的封裝結構的第五實施例的剖視示忌圖。本實施例的多重封裝的封裝結構3D與第四實施例的多重封裝的封裝結構3C大致相同，不同處僅在于本實施例的多重封裝的封裝結構3D多了一個第二心片37以及一個間隔物(spacer)3 9 ，兩者均位于該第一心片32的第表面321上，該間隔物(spacer) 39的厚度大于該第二心片37。該第二封膠45的第二表面451黏附于該間隔物39上(3該第三芯片37利用若干根第 一 導線38電性連接至該第一基板31的第一表面3U。圖8為本發明多重封裝的封裝結構的第六實施例的剖視 示意圖。該多重封裝的封裝結構6包括一第一基板61、 一 第一芯片62、 一次封裝結構7、若干個第一焊球63、 一第 一黏膠64、 一第 一 封膠65以及若干個第二焊球66。該第 一基板61具有一第一表面611(上表面)以及一第二表面 612(下表面)。該第一芯片62以覆晶方式接合至該第一基 板61的第一表面611，該第一芯片62具有一第一表面 621(上表面)。該第 一 芯片62包括但不限于數字芯片、模 擬芯片、光學芯片、邏輯芯片、微處理芯片以及內存芯 片。該次封裝結構7包括一第二基板71 、 一-第二芯片72、一第黏膠73 、若干根第導線74以及一-第二封膠75 。該第基板71具有一第一-表面711(上表面)以及一第二表面7 12(下表面)。該第二心片72利用該第二黏膠73黏附于該第二基板71的第一表面71 1 。該第二芯片72包括但不限于數字芯片、模擬芯片、光學芯片、邏輯芯片、微處理芯片以及內存芯片。該等第二導線74用于電性連接該第二心片72至該第二基板7 1的第 一 表面711 。該第二封膠75包覆部份該第二芯片72、該等第二導線74以及部份該第二基板71的第一表面711 c該次封裝結構7疊設于該第 一 芯片62的第 一 表面62 1 上，并且利用該第一黏膠64將該第二基板71的第二表面 712黏附于該第一芯片62的第一表面62 1。該等第一焊球 63位于該第一基板61以及該第二基板71之間，并物理連 接及電性連接該第一基板61的第一表面611與該第二基 板71的第二表面712。該第 一 封膠65包覆該第 一 芯片62、 該次封裝結構7、該等第一焊球63以及部份該第一基板61的第一表面6U。該等第二焊球66形成于該第 一 基板61 的第二表面612，用以連接一外界裝置。圖9為本發明多重封裝的封裝結構的第七實施例的剖視 示意圖。本實施例的多重封裝的封裝結構8與第六實施例 的多重封裝的封裝結構6(圖8)大致相同，其中相同的 元件使用了相同的標號。本實施例的多重封裝的封裝結 構8與第六實施例的多重封裝的封裝結構6(圖8)不同處 僅在于，在本實施例中，該第一芯片62以打線方式接合 至該第 一 基板61的第 一 表面61 l(上表面)上，即，該第一 芯片62以一黏膠67黏附于該第一基板61的第一表面611 上，并利用復數條第一導線68電性連接至該第一基板61 的第一表面611。較佳地，該第一芯片62上進一步設置有 一第三芯片69，該第三芯片69電性連接至該第一基板61 以及該第一芯片62。該第三芯片69包括但不限于數字芯 片、模擬芯片、光學芯片、邏輯芯片、微處理芯片以及 內存芯片。綜上所述，與現有技術相比，由于本發明多重封裝的封裝 結構設有若干個第一焊球在該第一基板以及該第二基板之間，用 以連接該第一基板的第一表面以及該第二基板的第二表面，因此 可減少一道打線步驟。
權利要求
1. 一種多重封裝的封裝結構，包括一第一基板，具有一第一表面以及一第二表面；一第一芯片，電性連接至所述第一基板的第一表面；以及一次封裝結構，包括一第二基板，具有一第一表面以及一第二表面；一第二芯片，與所述第二基板電性連接；以及一第二封膠，包覆所述第二芯片以及部分所述第二基板的第一或第二表面；其特征在于所述封裝結構進一步包括若干個第一焊球，位于所述第一基板以及所述第二基板之間，并連接所述第一基板的第一表面以及所述第二基板的第二表面；以及一第一封膠，包覆所述第一芯片、所述次封裝結構、所述等第一焊球以及部份所述第一基板的第一表面。
2. 如權利要求l所述的封裝結構，其特征在于所述第一芯片以 覆晶方式或打線方式接合至所述第一基板的第一表面。
3. 如權利要求l所述的封裝結構，其特征在于所述次封裝結構 進一步包括一第二黏膠，用以將所述第二芯片黏附于所述第 二基板的第二表面。
4. 如權利要求3所述的封裝結構，其特征在于所述封裝結構進 一步包括一散熱片，所述散熱片具有一第一表面以及一第二 表面，所述第二表面貼合于所述第二基板的第一表面。
5. 如權利要求4所述的封裝結構，其特征在于所述散熱片的第 一表面暴露于所述第一封膠之外。
6. 如權利要求3所述的封裝結構，其特征在于所述第一芯片具 有一第一表面，所述第二封膠具有一第二表面，所述第二封膠的第二表面利用 一 第 一 黏膠黏附于所述第 一 芯片的第 一 表 面。
7. 如權利要求3所述的封裝結構，其特征在于所述第一芯片具 有一第一表面，所述第二封膠具有一第二表面，所述第二封 膠的第二表面與所述第 一 芯片的第 一 表面之間設有 一 間隔物(spacer),所述第一芯片的第一表面上進一步設有一第三芯 片，所述第三芯片利用若干根第一導線電性連接至所述第一 基板。
8. 如權利要求l所述的封裝結構，其特征在于所述次封裝結構 進一步包括一第二黏膠，用以將所述第二芯片黏附于所述第 二基板的第一表面。
9. 如權利要求l所述的封裝結構，其特征在于所述次封裝結構進一步包括若千根第二導線，用于電性連接所述第二基板以 及所述第二芯片。
10. 如權利要求l所述的封裝結構，其特征在于所述第二基板進 一步包括 一 開孔，所述第二芯片位于所述開孔內。
11. 如權利要求l所述的封裝結構，其特征在于所述第二基板的 第一表面上進一步設有一第三芯片，所述第三芯片利用若干 根第一導線電性連接至所述第一基板。
12. 如權利要求l所述的封裝結構，其特征在于所述封裝結構進 一步包括若干個第二焊球，形成于所述第一基板的第二表面。
13. 如權利要求l所述的封裝結構，其特征在于所述第一芯片或 所述第二芯片選自由數字芯片、模擬芯片、光學芯片、邏輯 芯片、微處理芯片以及內存芯片所組成的群組。
14. 如權利要求3所述的封裝結構，其特征在于所述封裝結構進 一步包括一第三芯片，位于所述第一芯片上。
全文摘要
一種多重封裝的封裝結構，包括一第一基板、一第一芯片、一次封裝結構、若干個第一焊球以及一第一封膠。該第一基板具有一第一表面以及一第二表面。該第一芯片電性連接至該第一基板的第一表面。該次封裝結構包括一第二基板、一第二芯片以及一第二封膠。該等第一焊球位于該第一基板以及該第二基板之間，并連接該第一基板的第一表面以及該第二基板的第二表面，因此可減少一道打線步驟。
文檔編號H01L23/488GK101281903SQ20071009684
公開日2008年10月8日 申請日期2007年4月4日 優先權日2007年4月4日
發明者李政穎, 林千琪 申請人:日月光半導體制造股份有限公司