專利名稱：制造具有finfet的半導體器件的方法
制造具有FINFET的半導體器件的方法相關申請本申請要求享有于2006年9月29日所提出的韓國專利申請 No. 10-2006-0096463的優先權，在此將該專利全文并入參考。
技術背景本發明一般涉及制造半導體器件的方法，更具體而言涉及一種用 以制造具有FinFET的半導體器件的方法。 技術領域因為半導體器件高度集成，所以二維晶體管結構在許多方面受到 限制。具體地，二維晶體管結構無法滿足高速半導體器件的電流驅動 能力的需求。要解決這些局限，已經提出一種鰭式場效晶體管 (FinFET)。因為FinFET包括三面通道，所以FinFET具有非常高的電 流驅動能力和改良的反偏壓相關性。圖1A 1C描述一種用以制造傳統FinFET的方法。圖1A 1C中每 一個的上部圖示描述FinFET的平面圖布局，圖1A-1C中每一個的下 部圖示描述沿著線I-r的剖面圖。參照圖1A,在半導體襯底ll上實施淺溝槽隔離(STI)工藝以形 成限定有源區13的場氧化物層12。參照圖1B,然后在半導體襯底11 上形成具有多條直線和間隔圖案的鰭式掩模14。接著利用鰭式掩模14 作為蝕刻阻擋層使場氧化物層12凹陷(15A)至預定厚度以形成鰭式 有源區圖案15B。參考圖1C,然后移除鰭式掩模14及在鰭式有源區圖案15B上形 成柵極絕緣層16,接著，在柵極絕緣層16上形成柵極電極17。然后， 在圖1C中以符號"P，，所表示的區域中形成通過柵極(passing gate)。 該通過柵極為在沒有形成通道的區域中所形成的柵極。該通過柵極可 影響DRAM的存儲節點SN，以及可降低如數據保留時間的器件特性。 因此，優選在FinFET的制造期間不蝕刻在區域P中所形成的場氧化物 層12。
圖2A描述沿著圖ic的線n-ir的剖面圖。如圖所示，使用鰭式有源區圖案15B的3個側面用作通道。然而，因為用作通道的鰭式 有源區圖案15B的3個側面容易開放，所以難于將臨界電壓增加至預 定水平以上。因此，為了增加臨界電壓，可以在BF" 60KeV、 2. 0 x 10"原子/cm3 以及30。傾斜的條件下使用離子注入工藝以在鰭式有源區圖案15B的 側壁上實施側面摻雜18，以及可以在BF" 20KeV、 0 ~ 2. 0 x 1013原子/ cm3以及7。傾斜的條件下在鰭式有源區圖案15B的頂部實施頂部摻雜 19,從而形成磷-摻雜多晶硅柵極電極。同時，在單元區域中使用濃摻 雜N-型(N+)多晶硅柵極電極。例如可使用原位磷-摻雜多晶硅柵極 電極用作N+多晶硅柵極電極。圖2B描述了在1000個單元陣列的單元晶體管的臨界電壓的測量 結果。具體地，圖2B描述了相對于在頂部摻雜期間的頂部劑量的單元 臨界電壓(1K單元Vtsat)。即使在頂部摻雜期間分多次給予劑量，仍 然很難使臨界電壓增加至約0. 5V以上。因此，傳統FinFET不能被用 作需要約0. 8V或更大的高臨界電壓的DRAM的單元晶體管。如果不能 增加臨界電壓至預定水平以上，則可能在DRAM中大大地降低關閉漏電 流特性(off leakage characteristics),發明內容因此，本發明的實施方案提供一種用以制造FinFET的方法，該方 法可防止在區域中所形成的場氧化物層的損失而影響存儲節點。本發明的其它實施方案提供一種用以制造具有電流驅動能力的 FinFET的方法，即使容易開放鰭式有源區圖案的3個側面，該方法也 不會降低關閉漏電流特性。依據本發明的實施方案，提供一種用以制造半導體器件的方法， 該方法包括在襯底中形成器件隔離結構以限定有源區；形成硬掩模 圖案以開放限定有源區圖案的區域并覆蓋器件隔離結構；通過利用硬 掩模圖案作為蝕刻阻擋層選擇性使在開放區域中所形成的器件隔離結 構凹陷以形成有源區圖案；移除該硬掩模圖案；在襯底上形成柵極絕緣層以至少覆蓋有源區圖案；以及在柵極絕緣層上形成柵極電極以至 少覆蓋有源區圖案。
圖1A lC圖示說明一種用以制造傳統FinFET的方法。 圖2A圖示說明沿著圖1C的線n-ir的剖面圖。 圖2B圖示說明在1000個單元陣列中單元晶體管的臨界電壓的測 量結果。圖3A~3I圖示說明一種依據本發明的實施方案制造FinFET的方法。圖4A圖示說明沿著圖3F的線II-ir的剖面圖。圖4B圖示說明沿著圖3G的線n-ir的剖面圖。 圖4c圖示說明沿著圖3H的線n-n'的剖面圖。圖5A~5D圖示說明一種用以依據本發明的實施方案制造具有 FinFET的半導體器件的方法。
具體實施方式
本發明的實施方案提供一種用以制造具有FinFET的半導體器件 的方法。該方法可防止在區域中所形成的場氧化物層的損失而影響存 儲節點，以及即使鰭式有源區圖案的3個側面是容易開放的，該方法 也可確保高電流驅動能力而不會降低關閉漏電流特性。圖3A~3I圖示說明一種依據本發明的實施方案制造FinFET的方 法。在圖3A 3I中，上面圖示說明FinFET的平面圖布局，下面圖示說明沿著線i-r的剖面圖。參考圖3A，在半導體襯底21上實施淺溝槽隔離(STI)工藝以形 成限定有源區23的場氧化物層22。該場氧化物層22作為器件隔離結 構。有源區23具有島狀圖案，該島狀圖案具有長軸和短軸。線i-r 沿著有源區23的長軸方向延伸。在沿著有源區23的短軸方向形成凹 式柵極。參考圖3B，在半導體襯底21上形成碳基硬掩模24。可以由非晶 碳層形成碳基硬掩模24及可以具有約1000A 約2000A的厚度。可 以在碳基硬掩模24下面形成具有小于約10OA厚度的氧化硅層(S i02 )。 在蝕刻場氧化物層時將利用碳基硬掩模24作為硬掩模以形成鰭式有 源區圖案。然后，在碳基硬掩模24上形成氧化物基硬掩模25。氧化物基硬 掩模25可以由氧氮化硅層(SiON)或氧化硅層所形成并可以具有約 200A~約600A的厚度。接著，在氧化物基硬掩模25上形成硅基硬掩 模26。硅基硬掩模26可以由非晶硅或多晶硅所形成并可以具有約 200A~約400A的厚度。利用氧化物基硬掩模25及硅基硬掩模26作 為硬掩模以蝕刻碳基硬掩模24。依據本發明的實施方案，FinFET的硬掩模具有三重結構硬掩模圖案。參考圖3C,沉積、曝光及顯影光刻膠以形成第一光刻膠圖案27。 第一光刻膠圖案27可以形成具有數條直線，而在所述直線間具有間隔 圖案。然后，利用第一光刻膠圖案27選擇性干蝕刻硅基硬掩模26以 形成硅基硬掩模圖案26A。由于相對于氧化硬掩模25的干蝕刻選擇性， 可容易地使硅基硬掩模26圖案化。類似于第一光刻膠圖案27，硅基 硬掩模圖案26A可以形成具有數條直線，而在直線間具有間隔圖案。 因而，通過硅基硬掩模圖案26A部分暴露氧化物基硬掩模25的表面。 參考圖3D，移除第一光刻膠圖案27以暴露硅基硬掩模圖案26A。參考圖3E，沉積、曝光及顯影光刻膠以形成第二光刻膠圖案28。 第二光刻膠圖案28至少覆蓋場氧化物層22的通過柵極區域。也就是， 第二光刻膠圖案28為島狀圖案，該島狀圖案覆蓋沿著長軸方向的相鄰 有源區23的相互面對的末端及在相鄰有源區23間所形成的場氧化物 層22。更具體地，第二光刻膠圖案28覆蓋在相鄰有源區23間所形成的 場氧化物層22以及第二光刻膠圖案28的兩端部分與相鄰有源區23的 相互面對的末端重疊。結果，第二光刻膠圖案28部分暴露將形成鰭式 有源區圖案的有源區23的上部分及相鄰于有源區23的場氧化物層22。 此外，第二光刻膠圖案28覆蓋在有源區中的通過柵極區域的一部分， 而在所述有源區中將形成鰭式有源區圖案。
參考圖3F，利用第二光刻膠圖案28作為蝕刻掩模以干蝕刻由硅 基硬掩模26A所暴露的氧化物基硬掩模25。隨后千蝕刻在氧化物基硬 掩模25下方所形成的碳基硬掩模24。在干式蝕刻碳基硬掩模24后， 蝕刻并移除第二光刻膠圖案28。當完成上述蝕刻工藝后，在有源區23上形成堆疊硬掩模圖案100。 堆疊硬掩模圖案100包括碳基硬掩模圖案24A、氧化物基硬掩模圖案 25A以及硅基硬掩模圖案26A。堆疊硬掩模圖案100的碳基硬掩模圖案 24A開放鰭式有源區圖案所要形成的區域。然而，堆疊硬掩模圖案100 的碳基硬掩模圖案24A和氧化物基硬掩模圖案25A保留在通過柵極區 域中。參考圖3G，利用堆疊硬掩模圖案100作為蝕刻阻擋層、通過干蝕 刻工藝選擇性地使在開放區域中所配置的場氧化物層22凹陷(29A)。 因此，使有源區突出以形成有源區圖案29B。該有源區圖案29B為鰭 式有源區圖案，并且此后被稱為鰭式有源區圖案29B。當蝕刻場氧化 物層22時，也蝕刻并移除硅基硬掩模圖案26A及氧化物基硬掩模圖案 25A。以圖3G中的虛線來表示所移除的硅基硬掩模圖案26A及氧化物 基硬掩模圖案25A。在形成有源區圖案29B后，只保留碳基硬掩模圖案24A。這意味 著在形成鰭式有源區圖案29B中使用碳基硬掩模圖案24A作為硬掩模。 此外，在通過柵極區域上也保留碳基硬掩模圖案24A。因此，碳基硬 掩模圖案24A可防止對應于通過柵極區域的場氧化物層的損失。由于 保留碳基硬掩模圖案24A，因此只在相鄰于鰭式有源區圖案29B的場 氧化物層中形成凹陷29A (見第4B圖)。參考圖3H,移除碳基硬掩模圖案24A。可以通過使用氧氣電漿的 剝離工藝以移除碳基硬掩模圖案24A。參考圖31，在鰭式有源區圖案29B上形成柵極絕緣層30。可以使 用氮化絕緣層來形成柵極絕緣層30，以防止摻入多晶硅中的硼的滲透。 可以由SiON或HfSiON形成柵極絕緣層30。接著，在柵極絕緣層30 上形成柵極電極31。可以由原位硼-摻雜多晶硅(以下稱為p-型多晶
硅)形成柵極電極31。硼的濃度可以為約10"原子/cm^約1021原子 /cm3,以及多晶硅的沉積厚度可以為約500A 約1500A。如果FinFET 的柵極電極31由p-型多晶硅所形成，則硼的濃度在所有位置上都是 均勻的。因此，增加臨界電壓不會降低關閉漏電流特性。圖4A圖示說明沿著圖3F的線n-ir的剖面圖。圖4A顯示在場 氧化物層22的通過柵極區域P上形成碳基硬掩模圖案24A和氧化物基 硬掩模圖案25A。圖4B圖示說明沿著圖3G的線n-ir的剖面圖。在場氧化物層 22的通過柵極區域P上形成碳基硬掩模圖案24A。因此，只在相鄰鰭 式有源區圖案29B的場氧化物層22中形成凹陷29A。防止碳基硬掩模 圖案24A所覆蓋的場氧化物層22的余留區域，以免損失。碳基硬掩模 圖案24A所覆蓋的場氧化物層22的一部分影響將連接存儲節點的有源 區。圖4C圖示說明沿著圖3H的線II-ir的剖面圖。參考圖3 H和 4C，當剝離碳基硬掩模圖案24A時，在有源區23中形成鰭式有源區圖 案29B。此外，在場氧化物層22的通過柵極區域P中沒有發生蝕刻損 失，以及只在相鄰于鰭式有源區圖案29B的區域中形成凹陷29A。在 形成鰭式有源區圖案中，部分蝕刻場氧化物層，從而防止對將連接存 儲節點的有源區的影響。圖5A~5D圖示說明一種用以依據本發明的實施方案制造具有 FinFET的半導體器件的方法。半導體襯底21限定單元區域和周邊區 域。單元區域為醒OS區域，周邊區域被分成為NMOS區域和PMOS區域。參考圖5A,在具有鰭式有源區圖案29B的半導體襯底21上形成 槺極絕緣層30。在形成柵極絕緣層30前，在單元區域中形成鰭式有 源區圖案29B,此時周邊區域具有二維平面結構。通過圖3A 3H中所 述工藝形成鰭式有源區圖案29B。可以由氮化絕緣層形成柵極絕緣層 30,以防止摻入多晶珪中的硼的滲透。可以由SiON或HfSiON形成柵 極絕緣層30。參考圖5B，在柵極絕緣層30上形成用于柵極電極的濃摻雜P型
(P+)多晶砝31。該P-型多晶硅31可以是原位硼-摻雜多晶硅。硼的 濃度可以為約10"原子/cm^約10"原子/cm3,以及多晶硅的沉積厚度 可以為約500A 約1500A。參考圖5C，通過使用覆蓋單元區域和PMOS區域的離子注入阻擋 層32將磷離子Ph注入醒OS區域的P-型多晶硅31中。調整磷離子Ph 的劑量以將P-型多晶硅31改變為N-型多晶硅。例如當P-型多晶硅 內的硼濃度為10"原子/cni3時，通過以10"原子/cn^的劑量注入磷離子 來將P-型多晶硅改變為濃摻雜N-型(N+)多晶硅31A。可以在場氧化 物層22上方延伸離子注入阻擋層32的側面。離子注入阻擋層32可以 是光刻膠圖案。參考圖5D，移除離子注入阻擋層32。因為將磷離子只植入該NMOS區域中，所以濃摻雜P-型(P+)多晶硅 31保留在該單元區域及該PMOS區域中，然而在NMOS區域中形成濃摻 雜N-型(N+)多晶硅31A。結果，由摻雜有該P-型雜質的P-型多晶硅31 形成單元區域的FinFET和PMOS區域的柵極電極，以及由摻雜有N-型 雜質的N-型多晶硅31A形成NMOS區域的柵極電極。如上所述，當使用P-型多晶硅31作為在單元區域中的FinFET的 柵極電極時，在所有位置上硼濃度是均勻的。因此，臨界電壓增加而 不會降低關閉漏電流特性。在使用鰭式掩模蝕刻場氧化物層中，部分蝕刻場氧化物層，抑制 對將連接存儲節點的有源區的影響，并改善諸如數據保留時間的器件 特性。此外，因為使用P-型多晶硅做該FinFET的柵極電極，其中在 P-型多晶硅中的所有位置上均勻地摻雜P-型摻雜例如硼，所以可改善 電流驅動能力而不降低關閉漏電流特性。雖然已關于幾個實施方案詳細說明了本發明，但是可以在不偏.明精神和藥改，il^本領域技術人員而言是顯而易見的，
權利要求
1.一種制造半導體器件的方法，所述方法包括在襯底中形成器件隔離結構以限定有源區；形成硬掩模圖案以開放限定有源區圖案的區域和覆蓋所述器件隔離結構；利用所述硬掩模圖案作為蝕刻阻擋層、通過選擇性使在所述開放區域中形成的所述器件隔離結構凹陷從而形成所述有源區圖案；移除所述硬掩模圖案；在所述襯底上形成柵極絕緣層以至少覆蓋所述有源區圖案；和在所述柵極絕緣層上形成柵極電極以至少覆蓋所述有源區圖案。
2. 根據權利要求1所述的方法，其中所述有源區圖案包含鰭式有 源區圖案。
3. 根據權利要求1所述的方法，其中形成部分所述硬掩模圖案以 覆蓋相鄰有源區的相互面對的末端和在所述相鄰有源區之間形成的所 述器件隔離結構。
4. 根據權利要求3所述的方法，其中所述硬掩模圖案形成為具有 三重結構硬掩模圖案。
5. 根據權利要求4所述的方法，其中形成所述三重結構硬掩模圖 案包括形成碳基硬掩模及氧化物基硬掩模；在所述氧化物基硬掩模圖案上形成硅基硬掩模圖案，所述硅基硬 掩模圖案具有形成為具有直線的圖案，在所述直線間具有間隔圖案；在所述硅基硬掩模圖案上形成島狀掩模圖案以覆蓋相鄰有源區的 相互面對的末端和在所述相鄰有源區之間配置的所述器件隔離結構； 和利用所述掩模圖案以及所述硅基硬掩模作為蝕刻阻擋層以蝕刻所 述氧化物基硬掩模和所述碳基硬掩模。
6. 根據權利要求5所述的方法，其中形成所述硅基硬掩模圖案包括在所述氧化物基硬掩模上形成硅基硬掩模； 在所述硅基硬掩模的上形成凹陷掩模，所述凹陷掩模具有形成為具有直線的圖案，在所述直線間具有間隔圖案；利用所述凹陷掩模作為蝕刻阻擋層蝕刻所述硅基硬掩模以形成所 述硅基硬掩模圖案；和移除所述硅基硬掩模。
7. 根據權利要求5所述的方法，其中所述碳基硬掩模包括非晶碳層。
8. 根據權利要求7所述的方法，其中所述碳基硬掩模形成的厚度 為約1000A 約2000A。
9. 根據權利要求5所述的方法，還包括在所述碳基硬掩模和所述襯底之間形成厚度為約100A或更小的 氧化物層。
10. 根據權利要求5所述的方法，其中利用氧氮化硅層或氧化硅 層以形成氧化物基硬掩模。
11. 根據權利要求10所述的方法，其中所述氧化物基硬掩模形成 的厚度為約200人~約600A。
12. 根據權利要求5所述的方法，其中所述硅基硬掩模包括非晶 珪或多晶硅。
13. 根據權利要求12所述的方法，其中所述硅基硬掩模形成的厚 度為約200A 約400A。
14. 根據權利要求1所述的方法，其中所述槺極絕緣層包括氮化 絕緣層。
15. 根據權利要求14所述的方法，其中所述氮化絕緣層包括SiON 或HfS亂
16. 根據權利要求1所述的方法，其中所述柵極電極包括摻雜有 P-型雜質的多晶硅。
17. 根據權利要求16所述的方法，其中所述P-型雜質為硼。
18. 根據權利要求17所述的方法，其中所述硼的濃度為約1019 原子/cm、約10"原子/cm3。
19. 根據權利要求16所述的方法，其中所述多晶硅形成的厚度為 約500A~ 1500A。
20. 根據權利要求1所述的方法，其中所述襯底限定形成有鰭式 有源區圖案的單元區域和形成有平面有源區的周邊區域，以及所述柵 極電極的形成包括形成摻雜有P-型雜質的P-型多晶硅；和將N-型雜質摻雜到在周邊區域中所形成的部分P-型多晶硅中。
21. 根據權利要求20所述的方法，其中將所述周邊區域分成NM0S 區域和PMOS區域，和所述單元區域為麗0S區域，將N-型雜質摻雜至 NM0S區域的P-型多晶硅中。
22. 根據權利要求21所述的方法，其中所述P-型雜質為硼，所 述N-型雜質為磷。
23. 根據權利要求22所述的方法，其中所述硼的濃度為約1019 原子/cm^約10"原子/cm3。
24. 根據權利要求20所述的方法，其中所述P-型多晶硅形成的 厚度為約500A 約1500A。
全文摘要
一種制造半導體器件的方法，包括在襯底中形成器件隔離結構以限定有源區；形成硬掩模圖案以開放限定有源區圖案的區域以及覆蓋該器件隔離結構；利用硬掩模圖案作為蝕刻阻擋層通過選擇使在開放區域中所形成的器件隔離結構凹陷以形成有源區圖案；移除硬掩模圖案；在襯底上形成柵極絕緣層以覆蓋至少有源區圖案；以及在柵極絕緣層上形成柵極電極以覆蓋至少有源區圖案。
文檔編號H01L21/336GK101154596SQ20071009091
公開日2008年4月2日 申請日期2007年3月23日 優先權日2006年9月29日
發明者安臺恒, 張世億, 梁洪善 申請人:海力士半導體有限公司