專利名稱：對快閃記憶單元元件執行操作的方法
技術領域：
本發明是有關于一種記憶單元操作方法，且特別是有關于一種對快閃記 憶單元元件執行操作的方法。
背景技術：
快閃記憶體元件中浮置閘技術的使用是熟知的。通常，提供n或p型 半導體的硅通道。浮置閘晶體管由氧化物環繞，以使儲存于柵極上的電荷 能夠保留于彼處。借由通道注入步驟產生程序化(program )以及抹除(erase ) 操作。在操作期間，電子經受福勒-諾德翰姆隧穿(Fowler-Nordheim tunneling, FN tunneling)且自通道轉移至浮置閘，反之亦然。為提供有效通道注入，須減小柵極注入(電子經由FN隧穿在控制閘與浮 置閘之間的轉移)的可能性。此借由最大化柵極耦合比(gate coupling ratio, GCR) 來實現。柵極耦合比經定義為浮置閘電位與控制閘電位之比。等于1的GCR 是最佳的，但大于0.6的GCR對于大多數快閃記憶體元件已足夠。此結果對于較大記憶體元件是良好的，但當此等元件縮小尺寸時，高 GCR變得難于維持。詳言之，對于NAND快閃記憶體，當節點(node)低 于45納米時，預測GCR會小于0.3。底部隧穿氧化物(bottom tunnel oxide ) 將不會具有足夠大的電場，從而不能允許FN隧穿。此外，未來快閃記憶體 元件將需要鰭式場效晶體管(FinFET)狀結構來改良元件短通道特性。這 些結構具有自然大的通道閘至浮置閘耦合電容，以及因此具有自然低的 GCR。此夕卜，傳統快閃記憶體元件陣列中存在浮置閘間耦合(inter-floating gate coupling)的問題。由于陣列中的記憶單元的密度變大，浮置閘間耦合電容 與通道與浮置閘的柵極耦合電容相當。此引起記憶單元之間的干擾，此干 擾會劣化快閃記憶體元件的功能性。此外，對柵極氧化物的電場應力影響 單元的可靠性以及耐久性。因此，特別在使用FinFET狀結構時，需要以此方式操作浮置閘裝置以 便使有效FN隧穿至浮置閘。亦需要以此方式操作浮置閘裝置以便增加可靠 性以及耐久性，且當元件縮小尺寸時減小記憶單元間干擾。發明內容當浮置閘與控制閘之間的柵極耦合比小于0.4時，提供一種對快閃記憶
單元元件執行操作的方法。需要越過控制閘施加電位。自控制閘注入電子 至浮置閘，或自浮置閘射出電子至控制閘。由提供于元件中的硅通道的性 質決定與注入或射出相關聯的操作。對于n通道記憶單元，借由自浮置閘射出電子至控制閘來實現寫入 (writing )。借由自控制閘注入電子至浮置閘來實現抹除。對于p通道記憶單 元，借由自控制閘注入電子至浮置閘來實現寫入。借由自浮置閘射出電子 至控制閘來實現抹除。具有塊體連接式(bulk-tied)FinFET狀結構的元件特別適合于此方法，因 為此結構產生自然低的柵極耦合比。此方法亦特別適合用于NAND快閃記 憶體陣列中的記憶單元上，因為其允許記憶單元的尺寸縮小(scalability) 低至20納米以下。
圖1展示在供本發明的一較佳實施例中使用的快閃記憶單元的通道長 度方向中的典型剖面示意圖。圖2A、 2B、 3A以及3B展示在根據本發明的一較佳實施例的n通道記 憶單元與p通道記憶單元中借由-/十FN隧穿的電子注入以及電子射出。圖4展示在供本發明的一較佳實施例中使用的較佳快閃記憶單元的通 道寬度方向中的剖面示意圖。圖5至圖6展示在供根據本發明的一較佳實施例使用的NAND陣列中 的兩個快閃記憶單元的通道長度以及寬度方向中的剖面示意圖。圖7A至圖7C以及圖8A至圖8C展示對供根據本發明的一較佳實施例 使用的n通道以及p通道NAND陣列中的記憶單元的操作。圖9A以及9B展示臨限電壓(以伏為單位)對時間(以秒為單位、對 數刻度)的曲線圖。圖IO展示用于具有不同大小的技術節點的資料，其指示尺寸縮小低至 小于20納米。10:控制閘12:多晶硅間頂部隧穿介電質16:底部柵極氧化物18':硅通道20b: p型摻雜源極22b: p型摻雜漏極24a: p型井26:接面A:記憶單元10':控制閘14:電荷儲存浮置閘18:硅通道20a: n型摻雜源極22a: n型摻雜漏極24:井24b: n型井28:高密度等離子體氧化物 B:記憶單元 C:記憶單元 D:記憶單元F:記憶單元的寬度 GCR:柵極耦合比aB:浮置閘與通道之間的耦合比(Xbl.bl:同一位線上的記憶單元之間的干擾耦合比aG:柵極耦合比awl.wl:同一字線上的記憶單元之間的千擾耦合比具體實施方式
圖1展示在供本發明的實施例中使用的快閃記憶單元的通道長度方向 中的典型剖面示意圖。圖1的左圖展示n通道元件。此結構含有硅通道18,硅 通道18具有p型井24a以及n型摻雜源極20a及漏極22a。在較佳實施例 中,使用塊體連接式FinFET結構。此結構亦含有底部柵極氧化物16、電荷 儲存浮置閘14、多晶硅間(inter-poly)頂部隧穿介電質12，以及控制閘10。圖 1的右側展示p通道元件，除了硅通道18含有n型井24b以及p型摻雜源 極20b及漏極22b之外，其與n通道元件相同。底部柵極氧化物16在程序化以及抹除操作期間受到通常小于約7百萬 伏/厘米(MV/cm)的相對小的電場應力。此避免任何FN隧穿(其防止在 現有習知快閃記憶體元件中發生的大量損壞)，且允許更佳的直流(DC )效 能。此外，底部柵極氧化物16以及隧穿氧化物(多晶硅間頂部隧穿介電質 12)是分離的。此增強了可靠性以及耐久性。參看圖2A以及2B，說明借由-FN隧穿而來自控制閘10的電子注入。參 看圖2A,借由施加高臨限電壓(thresholdvoltage)(例如，-16伏)至控制 閘10而在n通道元件上實現抹除。對于等于0.3的GCR,電荷儲存浮置閘 14的電位為-4.8伏。底部柵極氧化物16中的電場小于8百萬伏/厘米，但頂 部氧化物(多晶硅間頂部隧穿介電質12)中的電場大于10百萬伏/厘米,且 因此自控制閘IO至電荷儲存浮置閘14發生隧穿。展示p通道元件的圖2B 是類似的。然而，由于硅通道18的性質，元件執行寫入操作而非抹除。小 于約0.4的GCR對于n通道元件與p通道元件中的電子注入均為4^f圭。參看圖3A以及3B，說明借由+FN隧穿的來自電荷儲存浮置閘14的電 子射出。參看圖3A，借由施加低臨限電壓(例如，+16伏)至控制閘10 而在n通道元件上實現寫入操作。對于等于0.3的GCR，電荷儲存浮置閘14 的電位將為+4.8伏。底部柵極氧化物16中的電場小于8百萬伏/厘米，但頂 部氧化物(多晶硅間頂部隧穿介電質12)中的電場大于10百萬伏/厘米,且因 此自電荷儲存浮置閘14至控制閘IO發生隧穿。展示p通道元件的圖3B是 類似的。然而,由于硅通道18的性質，元件執行抹除操作而非寫入操作。小 于約0.4的GCR對于n通道元件與p通道元件中的電子射出均為較佳。
圖4展示在供本發明的一較佳實施例中使用的快閃記憶單元的通道寬 度方向中的剖面示意圖。高密度等離子體(high density plasma, HDP)氧 化物28環繞硅通道18、底部柵極氧化物16以及電荷儲存浮置閘14。此高 密度等離子體氧化物28使記憶單元與周圍記憶單元隔離。硅通道18為 FinFET結構。 一種獲得小GCR的方法為增加>5圭通道18與電荷儲存浮置閘 14之間的區域，借此增加兩者之間的耦合電容。典型FinFET結構自然地產 生硅通道18與電荷儲存浮置閘14之間的較大耦合區域，此使其特別適合 供根據本發明的一較佳實施例使用。圖5展示在供根據本發明的一較佳實施例使用的NAND陣列中的兩個 快閃記憶單元的通道長度方向中的剖面示意圖。井24沿陣列中的位線(未 展示于圖5中)延伸。記憶單元共用接面(junction) 26。控制閘10的第一 角與控制閘10'的對應角之間的距離是2F，其中F是記憶單元的寬度，亦被 牙爾為4支術節點(technology node )。圖6展示在供根據本發明的一較佳實施例使用的NAND陣列中的兩個 快閃記憶單元的通道寬度方向中的剖面示意圖。HDP氧化物28使通道鰭(硅 通道18與18，)彼此隔離。控制閘10沿陣列中的字線(未展示于圖6中) 延伸。記憶單元共用此控制閘10。硅通道18的第一邊緣與硅通道18'的對 應邊緣之間的距離是2F,其中F如為圖5所定義般。圖7A、 7B以及7C展示根據本發明的一較佳實施例的n通道NAND 陣列中的操作。在圖7A中，借由沿鄰接字線施加(例如)15伏且將對應 位線接地(grounding)來降低記憶單元A的臨限電壓。發生+FN隧穿且程 序化記憶單元A。相鄰記憶單元B、 C以及D在可接受的程度上具有程序 化擾亂(program disturbance )。在圖7B中，所有字線上的臨限電壓增加至 (例如)-18伏。發生-FN隧穿且抹除經程序化記憶單元。在圖7C中，借由 施加適當的電位至對應字線且施加通過電壓(pass voltage)至其他字線，以 允^牛讀通過電-危(read through current)來讀出i己憶單元A。圖8A、 8B以及8C展示根據本發明的一較佳實施例的p通道NAND 陣列中的操作。在圖8A中，借由沿鄰接字線施加(例如)-18伏且將對應 位線接地來增加記憶單元A的臨限電壓。發生-FN隧穿且程序化記憶單元 A。相鄰記憶單元B、 C以及D在可接受的程度上具有程序化擾亂。在圖 8B中，所有字線上的臨限電壓降低至(例如)+15伏。發生+FN隧穿且抹 除經程序化記憶單元。在圖8C中，借由施加適當的電位至對應字線且施加 通過電壓至其他字線，以允許讀通過電流來讀出記憶單元A。圖9A以及9B為臨限電壓(以伏為單位)對時間(以秒為單位、對數刻 度)的曲線圖。圖9A中的曲線展示與來自浮置閘的+FN隧穿相關聯的臨限 電壓下降。GCR固定于0.3處,底部柵極氧化物厚度經設定為7納米，且隧穿
氧化物厚度經設定為IO納米。施加三個不同電位至控制閘。結果證明:使用 中等范圍電壓可獲得較大記憶窗口 (memory window)。圖9B中的曲線展 示與來自控制閘的-FN隧穿相關聯的臨限電壓增加。模擬設定與圖9A中相 同的GCR、底部柵極氧化物厚度以及隧穿氧化物厚度參數，且越過控制閘 施力口相同電位。圖IO展示耦合比對技術節點大小(以納米為單位)的表格以及曲線圖。以 低至約20納米的遞減節點大小進行模擬。oiG為GCR。 OCB為浮置閘與通道 之間的耦合比。am.wlj為同一字線上的記憶單元之間的干擾耦合比 (interference coupling ratio )。 a BL_BL為同 一位線上的記憶單元之間的干擾耦 合比。表格的左側行中的剩余制程參數定義且標記于圖5以及圖6中。來自圖IO的資料展示利用如以上所述的柵極注入方法的浮置閘元件具 有的尺寸縮小低至小于約20納米的技術節點大小。柵極耦合比可維持于約 0.3處。此外，來自鄰近記憶單元的干擾耦合比可經限制至0.1以下，以消 除記憶單元功能上的大量劣化(deterioration )。熟習此項技術者應了解在不脫離以上所述的實施例的廣泛發明性相克 念的情況下，可對其作出改變。因此，當然，本發明并不限于所揭露的特 定實施例，而其意欲涵蓋在本發明的精神以及范疇內的修改。
權利要求
1.一種對快閃記憶單元元件執行操作的方法，其特征在于所述快閃記憶單元元件具有浮置閘與控制閘之間的小于0.4的柵極耦合比，所述對快閃記憶單元元件執行操作的方法包括(a)越過所述控制閘提供電位；以及(b)自所述控制閘注入電子至所述浮置閘，或自所述浮置閘射出電子至所述控制閘。
2. —種對快閃記憶單元元件執行操作的方法，其特征在于所述快閃記 憶單元元件具有塊體連接式鰭式場效晶體管狀結構的硅通道，且具有浮置 閘與控制閘之間的小于0.4的柵極耦合比，所述對快閃記憶單元元件執行操 作的方法包括以下步驟(a) 越過所述控制閘提供電位；以及(b) 自所述控制閘注入電子至所述浮置閘，或自所述浮置閘射出電子 至所述控制閘。
3. 根據權利要求2所述的對快閃記憶單元元件執行操作的方法,其特征 在于其中所述硅通道為n通道類型，且步驟(b)更包括(i) 借由自所述浮置閘射出電子至所述控制閘來程序化記憶單元；以及(ii) 借由自所述控制閘注入電子至所述浮置閘來抹除所述記憶單元。
4. 根據權利要求2所述的對快閃記憶單元元件執行操作的方法，其特 征在于其中所述硅通道為p通道類型，且步驟(b)更包括(i) 借由自所述控制閘注入電子至所述浮置閘來程序化記憶單元；以及(ii) 借由自所述浮置閘射出電子至所述控制閘來抹除所述記憶單元。
5. —種對提供于NAND快閃記憶體陣列中的快閃記憶單元元件執行操 作的方法，其特征在于所述快閃記憶單元元件具有塊體連接式鰭式場效晶 體管狀結構的硅通道，且具有浮置閘與控制閘之間的小于約0.4的柵極耦合 比，所述對提供于NAND快閃記憶體陣列中的快閃記憶單元元件執行操作 的方法包括以下步驟(a) 越過所述控制閘提供電位；以及(b) 自所述控制閘注入電子至所述浮置閘，或自所述浮置閘射出電子 至所述控制閘。
6. 根據權利要求5所述的對提供于NAND快閃記憶體陣列中的快閃記 憶單元元件執行操作的方法，其特征在于其中所述硅通道為n通道類型,且 步驟(b)更包括(i) 借由自所述浮置閘射出電子至所述控制閘來程序化記憶單元；以及(ii) 借由自所述控制閘注入電子至所述浮置閘來抹除所述記憶單元。
7.根據權利要求5所述的對提供于NAND快閃記憶體陣列中的快閃記 憶單元元件執行操作的方法，其特征在于其中所述硅通道為p通道類型,且 步驟(b)更包括(i) 借由自所述控制閘注入電子至所述浮置閘來程序化記憶單元；以及(ii) 借由自所述浮置閘射出電子至所述控制閘來抹除所述記憶單元。
全文摘要
本發明提供一種當浮置閘與控制閘之間的柵極耦合比小于0.4時使用的對快閃記憶單元元件執行操作的方法。需要越過控制閘施加電位。自控制閘注入電子至浮置閘或自浮置閘射出電子至控制閘。由提供于元件中的硅通道的性質決定與注入或射出相關聯的操作。使用塊體連接式FinFET狀結構的元件特別適合于此方法。此方法亦特別適合用于NAND陣列中的記憶單元上。
文檔編號H01L27/115GK101159270SQ20071009033
公開日2008年4月9日 申請日期2007年4月4日 優先權日2006年10月3日
發明者呂函庭, 徐子軒, 賴二琨 申請人:旺宏電子股份有限公司