半導體裝置及其制造方法

專利名稱：半導體裝置及其制造方法
技術領域：
本發明涉及使ESD(Electro-Static Discharge靜電放電)容量提高的半導體裝置及其制造方法。
背景技術：
作為以往的半導體裝置的一實施例，公知有如下的電涌保護元件。例如，在矩形或大致矩形的焊盤的四邊附近各配置一個、共四個電涌保護元件。焊盤與各電涌保護元件的一個電極通過配線連接，并且將流過電涌電流的配線與各電涌保護元件的另一電極通過配線連接。另外，焊盤的電位經由配線向內部電路供給。并且，各電涌保護元件例如是齊納二極管、PMOS二極管或NMOS二極管。根據該結構，通過使施加在焊盤上的電涌電流分散到焊盤周邊配置的各電涌保護元件而提高電涌破壞耐性(例如參照專利文獻1)。
作為以往的半導體裝置的一實施例，公知有如下的內設有電涌保護元件的絕緣柵型雙極晶體管。例如，在作為集極層的P型半導體基板上形成有作為漂移層的N型外延層。在用作內部元件部分的N型外延層上形成作為溝道區域的P型擴散層，在P型擴散層上形成有作為發射極區域的N型擴散層。另外，在用作電極焊盤或場電極部的N型外延層上形成有與作為溝道區域的P型外延層形狀相同的P型擴散層。該結構在集極上施加有ESD電涌的情況下，芯片整體產生均等的雪崩擊穿。并且，防止電流向一部分區域集中，提高芯片整體對ESD的電涌容量(例如參照專利文獻2)。
專利文獻1日本特開2002-313947號公報(第10～11頁、第11～13圖)專利文獻2日本特開2003-188381號公報(第5～6頁、第1～3圖)但是，以往的半導體裝置中，公知有如下的結構如上所述，在焊盤周邊配置多個電涌保護元件，施加在焊盤上的電涌電流向各電涌保護元件分散。通過該結構，防止電涌電流流入內部電路，破壞內部電路。但是，由于電涌電流的大小等原因，僅通過焊盤周邊的電涌保護元件是不能夠解決問題的，仍存在電涌電流流入內部電路，破壞內部電路的問題。
另外，以往的半導體裝置中，還存在以下問題。如上所述，例如，當在集極上施加ESD電涌的情況下，芯片整體均等地產生電子雪崩擊穿。由于該結構在施加有ESD電涌時，在內部元器件部分也產生電子雪崩擊穿，所以由施加的ESD電涌的大小，會使內部元器件部分破壞。

發明內容
本發明是鑒于上述問題而研發的，其目的在于提供一種半導體裝置，其具有半導體層；形成在所述半導體層上的MOS晶體管；構成所述MOS晶體管的作為背柵區域使用的擴散層與作為漏極區域使用的所述半導體層的結區域的第一結區域；以及保護元件，配置在所述MOS晶體管的形成區域的周圍，具有結擊穿電壓比所述第一結區域的結擊穿電壓低的第二結區域。因此，本發明中，保護元件的第二結區域比MOS晶體管的第一結區域先擊穿，根據該結構能夠保護MOS晶體管不受過電壓的影響。
另外，本發明的半導體裝置具有劃分所述半導體層的分離區域，所述MOS晶體管形成在由所述分離區域所劃分的區域上，所述保護元件利用包圍所述MOS晶體管的形成區域的周圍的所述分離區域來形成。因此，本發明中，保護元件利用分離區域來形成，根據該結構，由過電壓產生的電流經由分流區域流入基板，從而分散。
另外，本發明的半導體裝置中，所述半導體層通過在一導電型半導體基板上層疊一層或多層逆導電型外延層而構成，所述第二結區域由與作為所述背柵區域的擴散層配線連接的第一個一導電型擴散層和形成在所述外延層上的逆導電型擴散層構成，所述逆導電型擴散層與連接于所述半導體基板上的第二個一導電型擴散層重疊配置。因此，本發明中，由過電壓產生的電流經由與基板連接的一導電型擴散層而流入基板，從而分散。
另外，本發明的半導體裝置具有劃分所述半導體層的分離區域，所述第二個一導電型擴散層是構成所述分離區域的擴散層。因此，本發明中，由過電壓產生的電流經由分離區域向基板分散。另外，通過利用分離區域，能夠在各半導體元件上形成專用的保護元件。
另外，本發明的半導體裝置中，所述第一個一導電型擴散層和所述逆導電型擴散層與所述分離區域的形成區域配合而以一環狀配置在所述MOS晶體管的形成區域的周圍。因此，在本發明中，通過利用分離區域，能夠防止由過電壓產生的電流在保護元件上電流集中。
另外，本發明的半導體裝置，所述保護元件進行雙極晶體管動作。因此，本發明中，保護元件進行雙極晶體管動作，所以能夠提高保護元件的電流能力。
本發明還提供一種半導體裝置的制造方法，在一導電型半導體基板上形成一層或多層逆導電型外延層，形成將所述外延層劃分成多個元件形成區域的分離區域，在所述多個元件形成區域的一區域上形成MOS晶體管，其特征在于，在所述MOS晶體管的形成區域的周圍形成第一個一導電型擴散層，并形成逆導電型擴散層，使所述第一個一導電型擴散層以及構成所述分離區域的第二個一導電型擴散層分別與所述逆導電型擴散層的一部分區域重疊，在所述外延層上由配線層連接作為所述MOS晶體管的背柵區域的擴散層和所述第一個一導電型擴散層。因此，本發明中，通過在MOS晶體管的形成區域的周圍形成保護元件，從而能夠保護MOS晶體管不受過電壓影響。
另外，本發明的半導體裝置的制造方法中，作為所述MOS晶體管的背柵區域的擴散層和所述第一個一導電型擴散層由共同工序形成。因此，本發明中，由共同工序形成背柵用的擴散層和保護元件用的擴散層，從而能夠降低制造成本。
本發明中，MOS晶體管的周圍形成具有先于MOS晶體管的結區域擊穿的結區域的保護元件。根據該結構，能夠保護MOS晶體管不受過電壓的影響。
另外，本發明中，MOS晶體管周圍形成的保護元件進行雙極晶體管動作。根據該結構，能夠提高由過電壓產生的電流排出的功率。
另外，本發明中，具有先于MOS晶體管的結區域擊穿的結區域的保護元件經由分離區域與基板連接。根據該結構，由過電壓產生的電流能夠流入基板，而在基板中分散。
另外，本發明中，具有先于MOS晶體管的結區域擊穿的結區域的保護元件利用分離區域形成。根據該結構，各元件形成區域上能夠形成適應于各半導體元件的保護元件。


圖1是說明本發明的實施方式的半導體裝置的剖面圖。
圖2是說明本發明的實施方式的半導體裝置的保護元件的特性的圖。
圖3是說明本發明的實施方式的半導體裝置的剖面圖。
圖4是說明本發明的實施方式的半導體裝置的制造方法的剖面圖。
圖5是說明本發明的實施方式的半導體裝置的制造方法的剖面圖。
圖6是說明本發明的實施方式的半導體裝置的制造方法的剖面圖。
圖7是說明本發明的實施方式的半導體裝置的制造方法的剖面圖。
圖8是說明本發明的實施方式的半導體裝置的制造方法的剖面圖。
圖9是說明本發明的實施方式的半導體裝置的制造方法的剖面圖。
圖10是說明本發明的實施方式的半導體裝置的制造方法的剖面圖。
圖11是說明本發明的實施方式的半導體裝置的制造方法的剖面圖。
圖12是說明本發明的實施方式的半導體裝置的制造方法的剖面圖。
圖13是說明本發明的實施方式的半導體裝置的制造方法的剖面圖。
圖14是說明本發明的實施方式的半導體裝置的制造方法的剖面圖。
圖15是說明本發明的實施方式的半導體裝置的制造方法的剖面圖。
圖16是說明本發明的實施方式的半導體裝置的制造方法的剖面圖。
圖17是說明本發明的實施方式的半導體裝置的制造方法的剖面圖。
圖18是說明本發明的實施方式的半導體裝置的制造方法的剖面圖。
附圖標記說明1N溝道型MOS晶體管2P型單晶硅基板3N型外延層4分離區域5分離區域32PN結區域33PN結區域34PN結區域35PN結區域71P溝道型MOS晶體管
具體實施例方式
下面，參照附圖1～2詳細說明本發明的一實施方式的半導體裝置。圖1是用于說明本實施方式的半導體裝置的剖面圖。圖2是用于說明本實施方式的保護元件的特性的圖。
如圖1所示，N溝道型MOS晶體管1主要包括P型單晶硅基板2、N型外延層3、分離區域4、5、N型掩埋擴散層6、用作漏極區域的N型擴散層7、8、9、用作背柵區域的P型擴散層10、11、12、13、用作源極區域的N型擴散層14、15、16、17、柵氧化膜18、柵電極19、20、21、22。
N型外延層3形成在P型單晶硅基板2上。另外，本實施方式中，表示的雖是在基板2上形成一層外延層3的情況，但是不限定于該情況。例如也可以是在基板上面層疊多個外延層。
分離區域4、5形成在基板2和外延層3上。外延層3由分離區域4、5劃分為多個元件形成區域。例如，分離區域4、5形成一環狀以圍著MOS晶體管1的形成區域。
N型掩埋擴散層6跨設形成在基板2和外延層3的兩區域。如圖所示，N型掩埋擴散層6跨設形成在由分離區域4、5劃分開的MOS晶體管1的形成區域上。
N型擴散層7、8、9形成在外延層3上。N型擴散層7、8、9用作漏極區域。另外，N型擴散層7、9也可以在N型擴散層8周圍形成一環狀。
P型擴散層10、11、12、13形成在外延層3上。P型擴散層10、11、12、13用作背柵區域。另外，P型擴散層10、12也可以在N型擴散層8周圍形成一環狀。另外，P型擴散層11、13也可以在N型擴散層8周圍形成一環狀。
N型擴散層14、15形成在P型擴散層10上，N型擴散層16、17形成在P型擴散層12上。N型擴散層14、15、16、17用作源極區域。如圖所示，N型擴散層14、15配線成與P型擴散層10、11同電位。另外，N型擴散層16、17配線成與P型擴散層12、13同電位。另外，N型擴散層14、17也可以在N型擴散層8的周圍形成一環狀。另外，N型擴散層15、16也可以在N型擴散層8的周圍形成一環狀。
柵氧化膜18形成在外延層3表面。
柵電極19、20、21、22形成在柵氧化膜18上。柵電極19、20、21、22例如由多晶硅膜、鎢硅化合物(タングステンシリサイド)膜等構成所希望的膜厚。并且，位于柵電極19、20、21、22下方的P型擴散層10、12用作溝道區域。另外，柵電極19、22還可以形成一環狀。另外，柵電極20、21還可以形成為一環狀。
LOCOS(Local Oxidation of Silicon硅的局部氧化)氧化膜23、24、25形成在外延層3上，在LOCOS氧化膜23、24、25的平坦部分其膜厚為例如3000～10000左右。
P型擴散層26、27形成在外延層3上。P型擴散層26、27在由分離區域4、5劃分的區域內配置在MOS晶體管1的形成區域的周圍。并且，如圖所示，P型擴散層26、27配線成與MOS晶體管1的背柵電位同電位。另外，P型擴散層26、27也可以與分離區域4、5的配置區域配合而以一環狀配置在MOS晶體管1的形成區域的周圍。
N型擴散層28、29形成在外延層3上。N型擴散層28、29至少一部分區域分別與P型擴散層26、27重疊而形成。另外，N型擴散層28、29至少其一部分區域分別與構成分離區域4、5的P型擴散層30、31重疊而形成。并且，N型擴散層28、29未直接與外延層3上的配線層(未圖示)連接，而是經由外延層3實質上被施加漏極電位。另外，N型擴散層28、29也可以與分離區域4、5的配置區域配合而以一環狀配置在MOS晶體管1的形成區域周圍。
接著，如粗實線所示，形成有作為MOS晶體管1的背柵區域的P型擴散層11、13和作為漏極區域的N型外延層3的PN結區域32、33。如上所述，在P型擴散層11、13上施加與源極電位同電位的背柵電位。另一方面，在N型外延層3上經由N型擴散層7、8、9施加漏極電位。即，在MOS晶體管1的PN結區域32、33上施加反偏壓。
另外，如粗實線所示，在MOS晶體管1的形成區域的周圍形成有P型擴散層26、27和N型擴散層28、29的PN結區域34、35。如上所述，在P型擴散層26、27上由外延層3上的配線層而施加與背柵電位相同的電位。另一方面，N型擴散層28、29上經由外延層3實質上施加漏極電位。即，PN結區域34、35上施加實質上與PN結區域32、33相同條件的反偏壓。
在此，PN結區域34、35形成得比PN結區域32、33的結擊穿電壓低。具體地，例如，P型擴散層11、13、26、27由共同工序形成，形成為相同的雜質濃度的結構。這種情況下，PN結區域34、35中，通過在N型外延層3上形成N型擴散層28、29，N型區域側的雜質濃度變高。即，通過調整N型擴散層28、29的雜質濃度，使PN結區域34、35的結擊穿電壓低于PN結區域32、33的結擊穿電壓。另外，在P型擴散層11、13和P型擴散層26、27以不同工序形成的結構中，通過調整P型擴散層11、13、26、27的雜質濃度，同樣使PN結區域34、35的結擊穿電壓低于PN結區域32、33的結擊穿電壓。另外，PN結區域34、35具有能夠承受MOS晶體管1動作時施加的源極漏極間的電壓的結擊穿電壓。
根據該結構，例如，當在MOS晶體管1的源極用的焊盤上施加過電壓例如負的ESD電涌的情況下，PN結區域32、33擊穿之前，PN結區域34、35擊穿。并且，由于擊穿電流流過PN結區域34、35，從而能防止PN結區域32、33的破壞，保護MOS晶體管1不受ESD電涌的影響。即，通過使具有PN結區域34、35的保護元件對ESD電涌動作，從而能保護MOS晶體管1。
進而，具有PN結區域34、35的保護元件通過與分離區域4、5的配置區域配合而配置P型擴散層26、27和N型擴散層28、29，從而使PN結區域34、35形成在寬廣的區域。根據該結構，能夠防止擊穿電流集中在PN結區域34、35上，所以能夠抑制具有PN結區域34、35的保護元件的破壞。
進而，具有PN結區域34、35的保護元件，在由分離區域4、5劃分的元件形成區域內利用分離區域4、5構成。根據該結構，保護元件能夠對應于在由分離區域劃分的元件形成區域上形成的各半導體元件而決定其結擊穿電壓。即，能夠將適于各自的半導體元件的保護元件分別配置，而能夠保護各半導體元件不受ESD電涌的影響。例如，即使在源電極用的焊盤周圍配置ESD電涌保護元件的情況下，也進一步在各半導體元件的形成區域上形成上述保護元件，從而能夠更可靠地保護半導體元件。另外，在各元件形成區域內利用分離區域組裝保護元件，從而能夠有效利用芯片的實際動作區域。
圖2中，橫軸表示PNP晶體管的集極-發射極間電壓(VCE)，縱軸表示PNP晶體管的集極-發射極間電流(ICE)。另外，圖2表示PNP晶體管的數據，其以P型擴散層26、27(參照圖1)為發射極區域，以N型擴散層28、29(參照圖1)為基極區域，以P型擴散層30、31、36、37(參照圖1)為集極區域。
如上所述，形成PN結區域34、35的N型擴散層28、29也與P型擴散層30、31重疊形成。并且，P型擴散層30、31、36、37由于構成分離區域4、5，所以與基板2電連接。根據該結構，在具有PN結區域34、35的保護元件中，作為由P型擴散層26、27、N型擴散層28、29和P型擴散層30、31、36、37構成的PNP晶體管動作。
例如，考慮到在MOS晶體管1的源電極用的焊盤上施加負的ESD電涌的情況。由于PN結區域34、35擊穿而在PNP晶體管的基極-發射極間流動電流，PNR晶體管ON動作。并且，由于PNP晶體管ON動作使得擊穿電流流入基板2。即，在具有PN結區域34、35的保護元件中，雙極晶體管動作使得擊穿電流流入基板2，在基板2分散。
這時，如圖2所示，PNP晶體管的集極-發射極間施加反偏壓，例如，VCE為42(V)，則PNP晶體管ON動作。并且，PNP晶體管ON動作使得作為集極區域的P型擴散層30、31、36、37電導率調制，電阻值大幅度降低，電流能力提高。即，具有PN結區域34、35的保護元件雙極晶體管動作使得擊穿電流流入基板2的能力提高。
另外，如圖1所示，在分離區域4、5中流入擊穿電流，從而分離區域4、5和基板2的電位變動，但通過保護元件的雙極晶體管動作而能夠抑制分離區域4、5和基板2的電位變動幅度。并且，通過基板2的電位變動而能夠防止在其他元件形成區域上形成的半導體元件誤動作。
另一方面，例如，在MOS晶體管1的源電極用的焊盤上施加正的ESD電涌的情況下，PN結區域32、33和PN結區域34、35上施加正偏壓。這種情況下，如上所述，PN結區域34、35側由N型擴散層28、29而變為低電阻區域。另外，P型擴散層26、27和N型擴散層28、29與分離區域4、5配合而配置在寬廣的區域，從而電流路徑寬度變寬，在PN結區域34、35側進一步成為低電阻區域。根據該結構，通過施加正的ESD電涌而產生的電流主要經由PN結區域34、35而流入基板2。這時，具有PN結區域34、35的保護元件也進行雙極晶體管動作，而提高電流流入基板2的能力。并且，PN結區域32、33中，能夠防止由于施加正的ESD電涌而產生的電流的集中導致的破壞，保護MOS晶體管1。
接著，參照圖4～圖11詳細說明本發明的一實施方式的半導體裝置的制造方法。圖4～圖11是用于說明本實施方式的半導體裝置的制造方法的剖面圖。另外，圖4～圖11中，說明圖1所示的半導體裝置的制造方法。
首先，如圖4所示，準備P型單晶硅基板2。在基板2上形成氧化硅膜40，以在N型掩埋擴散層6的形成區域上形成開口部的方式而有選擇地除去氧化硅膜40。并且，以氧化硅膜40作為掩模使用，在基板2的表面上用旋涂法涂敷含有N型雜質例如銻(Sb)的漿液41。之后，將銻(Sb)熱擴散，形成N型擴散層6后，除去氧化硅膜40和漿液41。
接著，如圖5所示，在基板2上形成氧化硅膜42，在氧化硅膜42上形成光致抗蝕劑43。并且，用公知的光刻技術，在將要形成P型掩埋擴散層36、37的區域上的光致抗蝕劑43上形成開口部。之后，從基板2的表面以加速電壓40～180(keV)、導入量1.0×1013～1.0×1016(/cm2)離子注入P型雜質例如硼(B)。然后，除去光致抗蝕劑43，進行熱擴散，形成P型掩埋擴散層36、37后，除去氧化硅膜42。
接著，如圖6所示，將基板2配置在氣相外延生長裝置的接受器上，在基板2上形成N型外延層3。氣相外延生長裝置主要由氣體供給系統、反應爐、排氣系統、控制系統構成。本實施方式中，通過使用立式反應爐，從而能夠提高外延層的膜厚的均勻性。通過該外延層3的形成工序的熱處理使N型掩埋擴散層6和P型掩埋擴散層36、37熱擴散。
接著，使用公知的光刻技術，在外延層3上形成P型擴散層30、31。在外延層3上形成氧化硅膜44，在氧化硅膜44上形成光致抗蝕劑45。然后，用公知的光刻技術，在將要形成N型擴散層28、29的區域上的光致抗蝕劑45上形成開口部。然后，從外延層3的表面以加速電壓40～180(keV)、導入量1.0×1013～1.0×1016(/cm2)離子注入N型雜質例如磷(P)。之后，除去光致抗蝕劑45并進行熱擴散，形成N型擴散層28、29。另外，N型擴散層28、29的雜質濃度被調整為使得PN結區域34、35(參照圖1)的結擊穿電壓比PN結區域32、33(參照圖1)的結擊穿電壓低。
接著，如圖7所示，在氧化硅膜44上形成光致抗蝕劑46。用公知的光刻技術，在將要形成P型擴散層26、27的區域上的光致抗蝕劑46上形成開口部。然后，從外延層3的表面以加速電壓30～200(keV)、導入量1.0×1016～1.0×1018(/cm2)離子注入P型雜質例如硼(B)。之后，除去光致抗蝕劑46并進行熱擴散，形成P型擴散層26、27后，除去氧化硅膜44。另外，P型擴散層26、27的雜質濃度被調整為使得PN結區域34、35(參照圖1)的結擊穿電壓比PN結區域32、33(參照圖1)的結擊穿電壓低。
接著，如圖8所示，在外延層3的所希望的區域上形成LOCOS氧化膜23、24、25。然后，在外延層3表面堆積氧化硅膜、多晶硅膜以及鎢硅膜。用公知的光刻技術，選擇性地除去氧化硅膜、多晶硅膜以及鎢硅膜，形成柵氧化膜18和柵電極19、20、21、22。之后，在用作柵氧化膜18的氧化硅膜上形成光致抗蝕劑47。用公知的光刻技術，在將要形成P型擴散層10、12的區域上的光致抗蝕劑47上形成開口部。然后，從外延層3的表面以加速電壓30～200(keV)、導入量1.0×1014～1.0×1016(/cm2)離子注入P型雜質例如硼(B)。除去光致抗蝕劑47并進行熱擴散，形成P型擴散層10、12。
接著，如圖9所示，在用作柵氧化膜18的氧化硅膜上形成光致抗蝕劑48。用公知的光刻技術，在將形成P型擴散層11、13的區域上的光致抗蝕劑48上形成開口部。然后，從外延層3的表面以加速電壓30～200(keV)、導入量1.0×1016～1.0×1018(/cm2)離子注入P型雜質例如硼(B)。之后，除去光致抗蝕劑48并進行熱擴散，形成P型擴散層11、13。
接著，如圖10所示，在用作柵氧化膜18的氧化硅膜上形成光致抗蝕劑49。用公知的光刻技術，在將形成N型擴散層7、8、9、14、15、16、17的區域上的光致抗蝕劑49上形成開口部。然后，從外延層3的表面以加速電壓70～190(keV)、導入量1.0×1014～1.0×1016(/cm2)離子注入N型雜質例如磷(P)。之后，除去光致抗蝕劑49并進行熱擴散，形成N型擴散層7、8、9、14、15、16、17。
接著，如圖11所示，在外延層3上作為絕緣層50堆積例如BPSG(BoronPhospho Silicate Glass硼磷硅玻璃)膜、SOG(Spin On Glass旋涂玻璃)膜等。然后，用公知的光刻技術，例如通過采用CHF3或CF4類的氣體的干蝕刻在絕緣層50上形成接觸孔51、52、53、54、55、56。在接觸孔51、52、53、54、55、56上選擇性地形成例如由Al-Si膜、Al-Si-Cu膜、Al-Cu膜等構成的鋁合金膜，形成源極57、58、漏極59、60、61以及與P型擴散層26連接的電極62。
另外，本實施方式中，說明了P型擴散層11、13和P型擴散層26、27由不同的工序形成的情況，但是本發明不限定于此情況。例如，也可以是P型擴散層11、13、26、27由共同工序形成的情況。這種情況下，P型擴散層11、13、26、27成為以相同條件形成的擴散層，形成雜質濃度實質上相同的擴散層。結果，通過調整N型擴散層28、29的形成條件例如雜質濃度，使PN結區域34、35的結擊穿電壓比PN結區域32、33的結擊穿電壓低。即，由于根據N型擴散層28、29的形成條件決定結擊穿電壓，所以結擊穿電壓的調整變得容易。另外，在不脫離本發明的宗旨的范圍內可以作各種變更。
接著，參照圖3詳細說明作為本發明的一實施方式的半導體裝置。圖3是用于說明本實施方式的半導體裝置的剖面圖。
如圖3所示，P溝道型MOS晶體管71主要由P型單晶硅基板72、N型外延層73、分離區域74、75、N型掩埋擴散層76、用作漏極區域的P型擴散層77、78、79、用作背柵區域的N型擴散層80、81和用作源極區域的P型擴散層82、83、84、85、柵氧化膜86、柵電極87、88、89、90構成。
N型外延層73形成在P型單晶硅基板72上。另外，本實施方式中，表示了基板72上形成一層外延層73的情況，但是本發明不限定于此情況。例如也可以是在基板上面層疊多個外延層的情況。
分離區域74、75形成在基板72和外延層73上。外延層73由分離區域74、75劃分為多個元件形成區域。例如，分離區域74、75形成為包圍MOS晶體管71的形成區域的一環狀。
N型掩埋擴散層76跨設形成在基板72和外延層73的兩區域上。如圖所示，N型掩埋擴散層76跨設形成在由分離區域74、75劃分的MOS晶體管71的形成區域上。
P型擴散層77、78、79形成在外延層73上。P型擴散層77、78、79用作漏極區域。另外，P型擴散層77、79也可以在P型擴散層78的周圍形成為一環狀。
N型擴散層80、81形成在外延層73上。N型擴散層80、81用作背柵引出區域。另外，N型擴散層80、81也可以在P型擴散層78的周圍形成為一環狀。
P型擴散層82、83、84、85形成在外延層73上。P型擴散層82、83、84、85用作源極區域。如圖所示，P型擴散層82、83配線成與N型擴散層80同電位。另外，P型擴散層84、85配線成與N型擴散層81同電位。另外，P型擴散層82、85也可以在P型擴散層78的周圍形成為一環狀。另外，P型擴散層83、84也可以在P型擴散層78的周圍形成為一環狀。
柵氧化膜86形成在外延層73表面上。
柵電極87、88、89、90形成在柵氧化膜86上。柵電極87、88、89、90例如由多晶硅膜、鎢硅化合物膜等形成所希望的膜厚。并且，位于柵電極87、88、89、90下方的N型外延層73用作溝道區域。另外，柵電極87、90也可以形成為一環狀。另外，柵電極88、89也可以形成為一環狀。
LOCOS(Local Oxidation of Silicon)氧化膜91、92、93形成在外延層73上。LOCOS氧化膜91、92、93的平坦部分上其膜厚例如是3000～10000左右。
P型擴散層94、95形成在外延層73上。P型擴散層94、95在由分離區域74、75劃分的區域上配置在MOS晶體管71的形成區域的周圍。并且，如圖所示，P型擴散層94、95配線成與MOS晶體管71的漏極電位相同電位。另外，P型擴散層94、95也可以與分離區域74、75的配置區域配合而以一環狀配置在MOS晶體管71的形成區域的周圍。
N型擴散層96、97形成在外延層73上。N型擴散層96、97分別使得至少一部分區域與P型擴散層94、95重疊而形成。另外，N型擴散層96、97分別形成使得至少一部分區域與構成分離區 域74、75的P型擴散層98、99重疊。并且，N型擴散層96、97雖然未與外延層73上的配線層(未圖示)直接連接，但是經由外延層73實質上施加背柵電位。另外，N型擴散層96、97也可以是與分離區域74、75的配置區域配合而以一環狀配置在MOS晶體管71的形成區域的周圍。
接著，如粗實線所示，形成作為MOS晶體管71的漏極區域的P型擴散層77、78、79和作為背柵區域的N型外延層73的PN結區域100、101、102。然后，在P型擴散層77、78、79上施加漏極電位。另一方面，在N型外延層73上經由N型擴散層80、81施加背柵電位。例如，在MOS晶體管71中，漏極電位是接地電位，源極電位是電源電位。即，MOS晶體管71的PN結區域100、101、102上施加反偏壓。
另外，如粗實線所示，在MOS晶體管71的形成區域的周圍形成P型擴散層94、95和N型擴散層96、97的PN結區域103、104。如上所述，在P型擴散層94、95上由外延層73上的配線層施加漏極電位。另一方面，在N型擴散層96、97上經由外延層73上實質上施加背柵電位。即，在PN結區域103、104上施加與PN結區域100、101、102實質上同條件的反偏壓。
在此，PN結區域103、104比PN結區域100、101、102的結擊穿電壓形成得低。具體地，PN結區域103、104中，在外延層73上形成N型擴散層96、97，使N型區域側的雜質濃度變高。即，通過調整N型擴散層96、97的雜質濃度，使PN結區域103、104的結擊穿電壓低于PN 100、101、102的結擊穿電壓。另外，通過調整P型擴散層77、78、79的雜質濃度和P型擴散層94、95的雜質濃度，同樣使PN結區域103、104的結擊穿電壓低于PN結區域100、101、102的結擊穿電壓。另外，PN結區域103、104具有承受MOS晶體管71動作時施加的源極-漏極間電壓的結擊穿電壓。
根據該結構，例如，在MOS晶體管71的漏極用的焊盤上施加過電壓例如負的ESD電涌的情況下，PN結區域100、101、102擊穿前，PN結區域103、104擊穿。并且，由于擊穿電流流過PN結區域103、104，從而防止PN結區域100、101、102的破壞，能夠保護MOS晶體管71不受ESD電涌影響。即，具有PN結區域103、104的保護元件相對ESD電涌動作，從而能夠保護MOS晶體管71。
進而，具有PN結區域103、104的保護元件，通過與分離區域74、75的配置區域配合而配置P型擴散層94、95和N型擴散層96、97，從而能夠跨越寬廣的區域形成PN結區域103、104。根據該結構，能夠防止擊穿電流集中于PN結區域103、104，所以能夠抑制具有PN結區域103、104的保護元件的破壞。
進而，具有PN結區域103、104的保護元件，在由分離區域74、75劃分的元件形成區域內利用分離區域74、75而構成，根據該結構，保護元件能夠對應于在由分離區域劃分的元件形成區域上形成的各半導體元件而決定其結擊穿電壓。即，能夠將適于各自的半導體元件的保護元件分別配置，而能夠保護各半導體元件不受ESD電涌等的影響。例如，即使在漏極用的焊盤周圍配置ESD電涌保護元件的情況下，也進一步在各半導體元件的形成區域上形成上述保護元件，從而能夠更可靠地保護半導體元件。另外，在各元件形成區域內利用分離區域組裝保護元件，從而能夠有效利用芯片的實際動作區域。
接著，在圖3所示的P溝道型MOS晶體管71中，也與圖1～圖2中說明的N溝道型MOS晶體管1相同，具有PN結區域103、104的保護元件進行雙極晶體管動作。P溝道型MOS晶體管71中，以P型擴散層94、95為發射極區域，以N型擴散層96、97為基極區域，以P型擴散層98、99、105、106為集極區域的PNP晶體管。
例如，考慮到在MOS晶體管71的漏極用的焊盤上施加負的ESD電涌的情況。由于PN結區域103、104擊穿而在PNP晶體管的基極-發射極間流過電流，PNP晶體管ON動作。并且，通過PNP晶體管ON動作使得擊穿電流流入基板72。即，具有PN結區域103、104的保護元件中，雙極晶體管動作使得擊穿電流流入基板72，在基板72分散。
如用圖1和圖2所述那樣，通過PNP晶體管的基極-發射極間流動擊穿電流，PNP晶體管ON動作。這時，通過PNP晶體管ON動作使得作為集極區域的P型擴散層98、99、105、106電導率調制，電阻值大幅度降低，電流能力提高。即，具有PN結區域103、104的保護元件雙極晶體管動作使得擊穿電流流入基板72的能力提高。
另外，如用圖1和圖2所述那樣，在分離區域74、75中流入擊穿電流，從而分離區域74、75和基板72的電位變動，但通過保護元件的雙極晶體管動作而能夠抑制分離區域74、75和基板72的電位變動幅度。并且，通過基板72的電位變動而能夠防止在其他元件形成區域上形成的半導體元件誤動作。
另一方面，例如，在MOS晶體管71的漏極用的焊盤上施加正的ESD電涌的情況下，PN結區域100、101、102和PN結區域103、104上施加正偏壓。這種情況下，如上所述，PN結區域103、104側由N型擴散層96、97而變為低電阻區域。另外，P型擴散層94、95和N型擴散層96、97沿分離區域74、75配置，從而使電流路徑寬度變寬，在PN結區域103、104側進一步成為低電阻區域。根據該結構，通過施加正的ESD電涌而產生的電流主要經由PN結區域103、104而流入基板72。這時，也通過具有PN結區域103、104的保護元件進行雙極晶體管動作，而提高電流流入基板72的能力。并且，PN結區域100、101、102中，能夠防止由于施加正的ESD電涌而產生的電流的集中導致的破壞，保護MOS晶體管71。
接著，參照圖12～圖18詳細說明作為本發明的一實施方式的半導體裝置的制造方法。圖12～圖18是用于說明本實施方式的半導體裝置的制造方法的剖面圖。另外，圖12～圖18中，說明圖3所示的半導體裝置的制造方法。
首先，如圖12所示，準備P型單晶硅基板72。在基板72上形成氧化硅膜110，以在N型掩埋擴散層76的形成區域上形成開口部的方式而有選擇地除去氧化硅膜110。并且，以氧化硅膜110作為掩模使用，在基板72的表面上用旋涂法涂敷含有N型雜質例如銻(Sb)的漿液111。之后，將銻(Sb)熱擴散，形成N型擴散層76后，除去氧化硅膜110和漿液111。
接著，如圖13所示，在基板72上形成氧化硅膜112，在氧化硅膜112上形成光致抗蝕劑113。并且，用公知的光刻技術，在形成P型掩埋擴散層105、106的區域上的光致抗蝕劑113上形成開口部。之后，從基板72的表面以加速電壓40～180(keV)、導入量1.0×1013～1.0×1016(/cm2)離子注入P型雜質例如硼(B)。然后，除去光致抗蝕劑113，進行熱擴散，形成P型掩埋擴散層105、106后，除去氧化硅膜112。
接著，如圖14所示，將基板72配置在氣相外延生長裝置的接受器上，在基板72上形成N型外延層73。氣相外延生長裝置主要由氣體供給系統、反應爐、排氣系統、控制系統構成。本實施方式中，通過使用立式反應爐，從而能夠提高外延層的膜厚的均勻性。通過該外延層73的形成工序的熱處理使N型掩埋擴散層76和P型掩埋擴散層105、106熱擴散。
接著，使用公知的光刻技術，在外延層73上形成P型擴散層98、99。在外延層73上形成氧化硅膜114，在氧化硅膜114上形成光致抗蝕劑115。然后，用公知的光刻技術，在形成N型擴散層96、97的區域上的光致抗蝕劑115上形成開口部。然后，從外延層73的表面以加速電壓40～180(keV)、導入量1.0×1013～1.0×1016(/cm2)離子注入N型雜質例如磷(P)。之后，除去光致抗蝕劑115并進行熱擴散，形成N型擴散層96、97。另外，N型擴散層96、97的雜質濃度被調整為使得PN結區域103、104(參照圖3)的結擊穿電壓比PN結區域100、101、102(參照圖3)的結擊穿電壓低。
接著，如圖15所示，在氧化硅膜114上形成光致抗蝕劑116。用公知的光刻技術，在形成P型擴散層94、95的區域上的光致抗蝕劑116上形成開口部。然后，從外延層73的表面以加速電壓30～200(keV)、導入量1.0×1016～1.0×1018(/cm2)離子注入P型雜質例如硼(B)。之后，除去光致抗蝕劑116并進行熱擴散，形成P型擴散層94、95后，除去氧化硅膜114。另外，P型擴散層94、95的雜質濃度被調整為使得PN結區域103、104(參照圖3)的結擊穿電壓比PN結區域100、101、102(參照圖3)的結擊穿電壓低。
另外，如圖16所示，在外延層73的所希望的區域上形成LOCOS氧化膜91、92、93。然后，在外延層73表面堆積氧化硅膜、多晶硅膜以及鎢硅膜。用公知的光刻技術，選擇除去多晶硅膜以及鎢硅膜，形成柵氧化膜86和柵電極87、88、89、90。之后，在用作柵氧化膜86的氧化硅膜上形成光致抗蝕劑117。用公知的光刻技術，在將形成P型擴散層77、78、79、82、83、84、85的區域的光致抗蝕劑117上形成開口部。然后，從外延層73的表面以加速電壓30～200(keV)、導入量1.0×1016～1.0×1018(/cm2)離子注入P型雜質例如硼(B)。除去光致抗蝕劑117并進行熱擴散，形成P型擴散層77、78、79、82、83、84、85。
接著，如圖17所示，在用作柵氧化膜86的氧化硅膜上形成光致抗蝕劑118。用公知的光刻技術，在將形成N型擴散層80、81的區域上的光致抗蝕劑118上形成開口部。然后，從外延層73的表面以加速電壓70～190(keV)、導入量1.0×1014～1.0×1016(/cm2)離子注入N型雜質例如磷(P)。之后，除去光致抗蝕劑118并進行熱擴散，形成N型擴散層80、81。
接著，如圖18所示，在外延層73上作為絕緣層119堆積例如BPSG(Boron Phospho silicate Glass硼磷硅玻璃)膜、SOG(Spin On Glass旋涂玻璃)膜等。然后，用公知的光刻技術，例如通過采用CHF3或CF4類的氣體的干蝕刻在絕緣層119上形成接觸孔120、121、122、123、124、125。在接觸孔120、121、122、123、124、125上選擇地形成例如由Al-Si膜、Al-Si-Cu膜、Al-Cu膜等構成的鋁合金膜，形成源極126、127、漏極128、129、130以及與P型擴散層95連接的電極131。
另外，本實施方式中，說明了P型擴散層94、95和P型擴散層77、78、79由不同的工序形成的情況，但是本發明不限定于此情況。例如，也可以是P型擴散層77、78、79、94、95由共同工序形成的情況。這種情況下，P型擴散層77、78、79、94、95成為以相同條件形成的擴散層，形成雜質濃度實質上相同的擴散層。結果，通過調整N型擴散層96、97的形成條件例如雜質濃度，使PN結區域103、104的結擊穿電壓比PN結區域100、101、102的結擊穿電壓低。即，由于根據N型擴散層96、97的形成條件決定結擊穿電壓，所以結擊穿電壓的調整變得容易。另外，在不脫離本發明的宗旨的范圍內可以作各種變更。
權利要求
1.一種半導體裝置，其特征在于，具有半導體層；形成在所述半導體層上的MOS晶體管；構成所述MOS晶體管的擴散層與所述半導體層的結區域的第一結區域；以及保護元件，配置在所述MOS晶體管的形成區域的周圍，具有結擊穿電壓比所述第一結區域的結擊穿電壓低的第二結區域。
2.如權利要求1所述的半導體裝置，其特征在于，具有劃分所述半導體層的分離區域，所述MOS晶體管形成在由所述分離區域所劃分的區域上，所述保護元件利用包圍所述MOS晶體管的形成區域的周圍的所述分離區域來形成。
3.如權利要求1所述的半導體裝置，其特征在于，所述半導體層通過在一導電型半導體基板上層疊一層或多層逆導電型外延層而構成，所述第二結區域由與用作所述MOS晶體管的背柵區域的擴散層配線連接的第一個一導電型擴散層和形成在所述外延層上的逆導電型擴散層構成，所述逆導電型擴散層與連接于所述半導體基板上的第二個一導電型擴散層重疊配置。
4.如權利要求3所述的半導體裝置，其特征在于，具有劃分所述外延層的分離區域，所述第二個一導電型擴散層是構成所述分離區域的擴散層。
5.如權利要求4所述的半導體裝置，其特征在于，所述第一個一導電型擴散層和所述逆導電型擴散層與所述分離區域的形成區域配合而以一環狀配置在所述MOS晶體管的形成區域的周圍。
6.如權利要求1或3所述的半導體裝置，其特征在于，所述保護元件進行雙極晶體管動作。
7.如權利要求1所述的半導體裝置，其特征在于，所述半導體層通過在一導電型半導體基板上層疊一層或多層逆導電型外延層而構成，所述第二結區域由與用作所述MOS晶體管的漏極區域的擴散層配線連接的第一個一導電型擴散層和形成在所述外延層上的逆導電型擴散層構成，所述逆導電型擴散層與連接于所述半導體基板上的第二個一導電型擴散層重疊配置。
8.如權利要求7所述的半導體裝置，其特征在于，具有劃分所述外延層的分離區域，所述第二個一導電型擴散層是構成所述分離區域的擴散層。
9.如權利要求8所述的半導體裝置，其特征在于，所述第一個一導電型擴散層和所述逆導電型擴散層與所述分離區域的形成區域配合而以一環狀配置在所述MOS晶體管的形成區域的周圍。
10.如權利要求7所述的半導體裝置，其特征在于，所述保護元件進行雙極晶體管動作。
11.一種半導體裝置的制造方法，在一導電型半導體基板上形成一層或多層逆導電型外延層，形成將所述外延層劃分成多個元件形成區域的分離區域，在所述多個元件形成區域的一區域上形成MOS晶體管，其特征在于，在所述MOS晶體管的形成區域的周圍形成第一個一導電型擴散層，并形成逆導電型擴散層，使所述第一個一導電型擴散層以及構成所述分離區域的第二個一導電型擴散層分別與所述逆導電型擴散層的一部分區域重疊，在所述外延層上由配線層連接作為所述MOS晶體管的背柵區域的擴散層和所述第一個一導電型擴散層。
12.如權利要求11所述的半導體裝置的制造方法，其特征在于，作為所述MOS晶體管的背柵區域的擴散層和所述第一個一導電型擴散層由共同工序形成。
13.一種半導體裝置的制造方法，在一導電型半導體基板上形成一層或多層逆導電型外延層，形成將所述外延層劃分成多個元件形成區域的分離區域，在所述多個元件形成區域的一區域上形成MOS晶體管，其特征在于，在所述MOS晶體管的形成區域的周圍形成第一個一導電型擴散層，并形成逆導電型擴散層，使所述第一個一導電型擴散層以及構成所述分離區域的第二個一導電型擴散層分別與所述逆導電型擴散層的一部分區域重疊，在所述外延層上由配線層連接作為所述MOS晶體管的漏極區域的擴散層和所述第一個一導電型擴散層。
全文摘要
一種半導體裝置及其制造方法。在以往的半導體裝置中，當電極焊盤上施加過電壓時，芯片內的電路元件會被破壞。本發明的半導體裝置中，N型外延層(3)由分離區域(4、5)劃分為多個元件形成區域。在元件形成區域之一上形成有MOS晶體管(1)。MOS晶體管(1)的周圍形成具有PN結區域(34、35)的保護元件。PN結區域(34、35)比MOS晶體管(1)的PN結區域(32、33)的結擊穿電壓低。根據該結構，當在源電極用的焊盤上施加負的ESD電涌時，PN結區域(34、35)擊穿，能夠保護MOS晶體管(1)。
文檔編號H01L23/60GK101064305SQ200710006760
公開日2007年10月31日 申請日期2007年2月6日 優先權日2006年4月24日
發明者大竹誠治 申請人:三洋電機株式會社