專利名稱：具有光遮蔽性的多重金屬內連線結構及其制作方法
技術領域：
本發明涉及一種多重金屬內連線結構及其制作方法，尤其涉及一種運 用交錯設計的多重金屬內連線結構及其制作方法。
背景技術：
互補式金屬氧化物半導體晶體管圖像傳感器(CMOS image sensor, CIS ) 和電荷耦合裝置(charge-coupleddevices, CCDs)都是現有才支術中常用來將 光轉換為電子信號的光學電路元件，兩者的應用范圍皆很廣泛，包括有掃 描器、攝影機、以及照相機等等，但是因為電荷耦合裝置受限于價位高以 及體積大的問題，所以目前市面上以互補式金屬氧化物半導體晶體管圖像 傳感器較為普及。由于互補式金屬氧化物半導體晶體管圖像傳感器是以傳統的半導體工 藝制作，因此可以大幅減少所需成本及元件尺寸，而其應用范圍包括個人 電腦相機以及數字相機等數字電子商品，目前互補式金屬氧化物半導體晶 體管圖像傳感器大致分為線型、面型兩種，而線型互補式金屬氧化物半導 體晶體管圖像傳感器以應用在掃瞄器等產品為主，面型互補式金屬氧化物 半導體晶體管圖像傳感器則以應用在數字相機等產品為主。請參考圖1至圖2,圖1至圖2為現有技術中制作用于互補式金屬氧化 物半導體晶體管圖像傳感器的多重金屬內連線結構的工藝剖面示意圖。如圖1所示，現有互補式金屬氧化物半導體晶體管圖像傳感器包括一像素陣 列區域(pixel array area) 102以及一邏輯電路區域104,分別制作于一半導 體基底110上，且像素陣列區域102包括多個淺溝隔離(shallow trench isolation, STI) 112以及多個光電二極管(photodiode ) 114,而邏輯電路區 域104包括多個邏輯元件115。其中，各光電二極管114是另電連接相對應 的重置晶體管(reset transistor )、 電；充汲取元4牛(current source follower )及 列選擇開關(row selector)等的金屬氧化物半導體(MOS )晶體管(未顯 示)，而且淺溝隔離112是用來作為任兩相鄰的光電二極管114與金屬氧化物半導體晶體管之間的絕緣體(insulator),以避免光電二極管114因和其 他元件相接觸而發生短路。隨后于半導體基底110上形成一層間介電(inter layer dielectric, ILD ) 層116,覆蓋光電二極管114、邏輯元件115與淺溝隔離112,接著于層間 介電層116上進行一金屬化工藝，以形成一第一圖案化金屬層118與一第一 阻擋金屬層120。由于此金屬化工藝是先蝕刻層間介電層116,接著于層間 介電層116上沉積一金屬層，例如一銅金屬層，最后再于此金屬層與層間 介電層116上進行一平坦化工藝，例如一化學機械拋光(chemical mechanical polishing, CMP)工藝，以形成第一圖案化金屬層118與第一阻擋金屬層 120，而又因為現有技術的第一阻擋金屬層120常利用形成大面積金屬圖案 來作為光遮蔽性結構，因此第一阻擋金屬層120的圖案密度(pattern density ) 遠大于第一圖案化金屬層118的圖案密度，所以在經過此平坦化工藝之后， 第一阻擋金屬層120會因為圖案密度過高而導致表面發生凹陷(dishing), 而導致之后一連串的金屬化工藝與平坦化工藝都會產生不均勻的問題，并 且此種不均勻的問題會隨著往后金屬化工藝與平坦化工藝的數量增加而變 得更加嚴重，如圖2所示，接續于層間介電層116、第一圖案化金屬層118、 與 一第 一阻擋金屬層120上形成一金屬間介電(inter metal dielectric, IMD ) 層122,并再形成一第二圖案化金屬層124與一第二阻擋金屬層126以及于 第二圖案化金屬層124與第二阻擋金屬層126上沉積一介電層128，就更會 加劇邏輯電路區域104與像素陣列區域102的高低落差，導致嚴重平坦化 不均勻的問題。發明內容本發明的目的是提供一種多重金屬內連線結構及其制作方法，特別是 指一種運用交錯設計的多重金屬內連線結構及其制作方法，以解決上述現 有技術所遭遇到的限制與問題。根據本發明，提供一種制作具有光遮蔽性的多重金屬內連線結構的方 法，該方法至少包括下列步驟，提供一基底，且該基底表面具有一像素陣 列區域(pixel array area)與一邏輯電路區域，于該基底上沉積一第一介電 層，于該第一金屬間介電層上進行一第一金屬化工藝，以于該像素陣列區 域與該邏輯電路區域上方分別形成一第一圖案化金屬層以及一第二圖案化金屬層，于該第一圖案化金屬層、該第二圖案化金屬層與該第一介電層上 沉積一第二介電層，于該第二介電層上進行一第二金屬化工藝，以于該像 素陣列區域與該邏輯電路區域上方分別形成一第三圖案化金屬層以及一第 四圖案化金屬層，且該第四圖案化金屬層的圖案與該第二圖案化金屬層的 圖案為交錯設計，以完全遮蔽該邏輯電路區域，以及于該第三圖案化金屬 層與該第四圖案化金屬層上沉積 一 平坦化介電層。根據本發明，另提供一種具有光遮蔽性的多重金屬內連線結構，其至少包括有一基底，且該基底表面具有一像素陣列區域與一邏輯電路區域； 一第一介電層，置放于該基底上； 一第一圖案化金屬層，置放于該第一介 電層上，且位于該基底表面的該像素陣列區域上方； 一第二圖案化金屬層， 置放于該第一介電層上，且位于該基底表面的該邏輯電路區域上方； 一第 二介電層，置放于該第一圖案化金屬層與該第二圖案化金屬層上； 一第三 圖案化金屬層，置放于該第二介電層上，且位于該基底表面的該像素陣列 陣列區域上方； 一第四圖案化金屬層，置放于該第二介電層上，且位于該 基底表面的該邏輯電路區域上方，該第四圖案化金屬層的圖案與該第二圖 案化金屬層的圖案為交錯設計，以完全遮蔽該邏輯電路區域；以及， 一平 坦化介電層，置放于該第三圖案化金屬層與該第四圖案化金屬層上。
圖1至圖2為現有技術中制作用于互補式金屬氧化物半導體晶體管圖 像傳感器的多重金屬內連線結構的工藝示意圖；圖3至圖5為本發明第一優選實施例的多重金屬內連線結構的工藝示意圖；圖6至圖9為本發明第二優選實施例的多重金屬內連線結構的工藝示意圖；圖10至圖12為本發明第三優選實施例的多重金屬內連線結構的工藝 示意圖。主要元件符號說明102、 202、 302、 402:像素陣列區域 104、 2CW、 304、 404:邏輯電路區域 110、 210、 310、 410:半導體基底112:淺溝隔離114:光電二極管115、 215、 315、 415:邏輯元件116:層間介電層118、 218、 318、 418:第一圖案化金屬層124、 220、 320、 420:第二圖案化金屬層120:第一阻擋金屬層122:金屬間介電層224、 324、 424:第三圖案化金屬層226、 326、 426:第四圖案化金屬層126:第二阻擋金屬層128:介電層212、 312、 412:絕緣體214、 314、 414:感光性的結構216、 316、 416:第一介電層222、 322、 422:第二介電層228、 328、 428:平坦化介電層240、 440:第一圖案區域250、 450:第二圖案區域260:第三圖案區域270:第四圖案區域317:金屬插塞具體實施方式
請參考圖3至圖4，圖3至圖4為本發明第一優選實施例的多重金屬內 連線結構的工藝剖面示意圖。如圖3所示，本發明首先提供一基底210，且 基底210表面具有一像素陣列區域202與一邏輯電路區域204，其中，基底 210是一半導體基底，但不限制為一硅晶片(wafer)或一硅覆絕緣(SOI) 等的基底，且像素陣列區202還包括多個感光性的結構214,例如光電二極 管(photodi de)等，用來接收外部的光線并感測光照的強度，而且該些感 光性的結構另電連接有重置晶體管、電流汲取元件或列選擇開關等的CMOS晶體管(未顯示)，以及多個絕緣體212，例如淺溝隔離(STI)或局部硅氣 化絕緣層(local oxidation of silicon isolation layer, LOCOS),用以避免感光 性的結構214、 MOS晶體管與其他元件相接觸而發生短路，而邏輯電路區 204則可包括多個邏輯元件215。接著，于基底210上沉積一第一介電層216，例如一具有硅氧化合物等 的層間介電層，并且于第一介電層216上進行一第一金屬化工藝，以于像 素陣列區域202與邏輯電路區域204上方分別形成一第一圖案化金屬層218 以及一第二閨案化金屬層220。而此第一金屬化工藝可為一銅、鋁等金屬的 鑲嵌(damascene)工藝，例如先進行一蝕刻工藝，以干蝕刻或濕蝕刻處理 第 一介電層216 ，以于像素陣列區域202及邏輯電路區域204上方的第 一介 電層216中分別形成具有通道蝕刻圖案(via etching pattern)或溝渠蝕刻圖 案(trench etching pattern )的第 一 圖案區域240以及第二圖案區域250 ，接 著于第一介電層216上形成一第一金屬層(未顯示)，例如利用一化學氣相 沉積工藝(chemical vapor deposition, CVD)、 一物理氣相沉積工藝(physical vapor deposition, PVD)、 一鍍膜工藝或一電鍍工藝所形成一銅金屬層或一 鋁金屬層，然后于此第一金屬層與第一介電層216上再進行一第一平坦化 工藝，例如一化學機械拋光(CMP)工藝或一蝕刻工藝，以于第一圖案區 域240以及第二圖案區域250中分別形成第一圖案化金屬層218以及第二 圖案化金屬層220,其中第二圖案化金屬層220的圖案包括有多個第一區塊。接著，如圖4所示，先于第一圖案化金屬層218、第二圖案化金屬層 220、與第一介電層216上沉積一第二介電層222,例如利用一化學氣相沉 積工藝沉積一金屬間介電層，再于第二介電層222上進行一第二金屬化工 藝，以于像素陣列區域202與邏輯電路區域204上方分別形成一第三圖案 化金屬層224以及一第四圖案化金屬層226,其中第四圖案化金屬層226的 圖案包括有多個第二區塊。而此第二金屬化工藝亦同樣可為一銅、鋁等金 屬的鑲嵌工藝，例如先進行一蝕刻工藝，以干蝕刻或濕蝕刻第二介電層222, 以于像素陣列區域202及邏輯電路區域204上方的第二介電層222中分別 形成具有通道蝕刻圖案或溝渠蝕刻圖案的第三圖案區域260以及第四圖案 區域270，接著于第二介電層222上形成一第二金屬層(未顯示)，例如利 用一化學氣相沉積工藝、 一物理氣相沉積工藝、 一鍍膜工藝或一電鍍工藝 所形成一銅金屬層或一鋁金屬層，然后于此第二金屬層與第二介電層222，例如一化學機械拋光工藝或一蝕刻工藝，以于第三圖案區域260以及第四圖案區域270中分別形成一第三圖案化金屬 層224以及一第四圖案化金屬層226。最后，于第三圖案化金屬層224與該 第四圖案化金屬層226上沉積一平坦化介電層228。其中值得注意的是，在本第一優選實施例中，第一圖案化金屬層218 以及第二圖案化金屬層220具有相同或近似的圖案密度(pattern density )， 而第三圖案化金屬層224以及第四圖案化金屬層226具有相同或近似的圖 案密度，而且各圖案化金屬層均無大面積的金屬圖案。如此便可以避免在 金屬化工藝與平坦化工藝的過程中產生表面不均勻的問題，并且即使隨著 往后金屬化工藝與平坦化工藝的數量增加，本發明的多重金屬內連線結構 也不會有表面不均勻的問題。此外，第四圖案化金屬層226的圖案與第二 圖案化金屬層220的圖案為交錯設計，以于邏輯電路區域204上堆疊構成 一具有較高圍案密度的圖案化金屬層，作為光線的阻擋層，并且第四圖案 化金屬層226的圖案與第二圖案化金屬層220的圖案垂直投影于基底210 表面的圖案面積是完全遮蔽邏輯電路區域204,其中第二圖案化金屬層220 的圖案與第四圖案化金屬層226的圖案可以是部分重疊或是完全不重疊； 而第一圖案化金屬層218的圖案與第三圖案化金屬層224的圖案則是完全 對準重疊，并且可完全遮蔽絕緣體212,而僅曝露出感光性的結構214。另 外，考量到其他較佳的光遮蔽效果，如圖5所示，第四圖案化金屬層226 的圖案與第二圖案化金屬層220的圖案也可以設計成為具有內密外疏的圖 案密度，也就是使得第四圖案化金屬層226的圖案與第二圖案化金屬層220 在靠近像素陣列區域202的部分圖案具有較高的圖案密度，而外圍的部分 圖案具有較低的圖案密度，或者，第二圖案化金屬層220的圖案與第四圖 案化金屬層226的圖案也可以在靠近像素陣列區域202的部分重疊，而在 外圍的部分完全不重疊，以取得較佳的光遮蔽效果。請參考圖6至圖9,圖6至圖9為本發明第二優選實施例的多重金屬內 連線結構的工藝剖面示意圖。如圖6所示，本發明首先提供一基底310，且 基底310表面具有一像素陣列區域302與一邏輯電路區域304，而如同上述 第一優選實施例的態樣，基底310亦包括有多個感光性的結構314、 CMOS 晶體管(未顯示)以及多個絕緣體312等，在此不多加贅述。接著，于基 底310上沉積一第一介電層316，并且于第一介電層316上進行一第一金屬化工藝，以于像素陣列區域302與邏輯電路區域304上方分別形成一第一 圖案化金屬層318以及一第二圖案化金屬層320。而此第一金屬化工藝可為 一鋁、鋁銅合金等金屬的蝕刻工藝，例如先于第一介電層316上形成一第 一金屬層(未顯示)，例如利用一化學氣相沉積工藝、 一物理氣相沉積工藝、 或一鍍膜工藝形成一鋁金屬層或一鋁銅合金金屬層，然后再進行一蝕刻工 藝，例如一千蝕刻工藝或一濕蝕刻工藝，蝕刻此第一金屬層，以于像素陣 列區域302以及邏輯電路區域304的第一介電層316上方分別形成第一圖 案化金屬層318以及第二圖案化金屬層320,其中第二圖案化金屬層320的 圖案包括有多個第一區塊。然后，如圖7所示，于第一圖案化金屬層318、第二圖案化金屬層320、 與第一介電層316上沉積一第二介電層322,例如一金屬間介電層，再于第 二介電層322上進行一平坦化工藝，例如一化學機械拋光工藝或一蝕刻工 藝，接著于第二介電層322上進行一第二金屬化工藝，以于像素陣列區域 302與邏輯電路區域304上方分別形成一第三圖案化金屬層324以及一第四 圖案化金屬層326，其中第四圖案化金屬層326的圖案包括有多個第二區塊。 而此第二金屬化工藝亦同樣可為一鋁、鋁銅合金等金屬的蝕刻工藝，例如 先于第二介電層322上形成一第二金屬層(未顯示)，例如利用一化學氣相 沉積工藝、 一物理氣相沉積工藝、或一鍍膜工藝形成一鋁金屬層或一鋁銅 合金金屬層，然后再蝕刻此第二金屬層，以于像素陣列區域302以及邏輯 電路區域304的第二介電層322上方分別形成第三圖案化金屬層324以及 第四圖案化金屬層326。最后，于第三圖案化金屬層324與該第四圖案化金 屬層326上沉積一平坦化介電層328。如同上述第 一優選實施例，本第二優選實施例的第 一圖案化金屬層318 以及第二圖案化金屬層320具有相同或近似的圖案密度，而第三圖案化金 屬層324以及第四圖案化金屬層326具有相同或近似的圖案密度，而且各 圖案化金屬層均無大面積的金屬圖案。這樣就可以避免在金屬化工藝與平 坦化工藝的過程中產生表面不均勻的問題，并且即使隨著往后金屬化工藝 與平坦化工藝的數量增加，本發明的多重金屬內連線結構也不會有表面不 均勻的問題。此外，第四圖案化金屬層326的圖案與第二圖案化金屬層320 的圖案是交錯設計，以于邏輯電路區域304上堆疊構成一具有較高圖案密 度的圖案化金屬層，作為光線的阻擋層，并且第四圖案化金屬層326的圖案與第二圖案化金屬層320的圖案垂直投影于基底310表面的圖案面積是 完全遮蔽邏輯電路區域304，其中第二圖案化金屬層320的圖案與第四圖案 化金屬層326的圖案可以是部分重疊或是完全不重疊；而第一圖案化金屬 層318的圖案與第三圖案化金屬層324的圖案則是完全對準重疊，并且可 完全遮蔽絕緣體312,而僅膝露出感光性的結構314。另外，考量到其他較佳的光遮蔽效果，如圖8所示，第四圖案化金屬 層326的圖案與第二圖案化金屬層320的圖案也可以設計為具有內密外疏 的圖案密度，也就是使得第四圖案化金屬層326的圖案與第二圖案化金屬 層320在靠近像素陣列區域302的部分圖案具有較高的圖案密度，而外圍 的部分圖案具有較低的圖案密度，或者，第二圖案化金屬層320的圖案與 第四圖案化金屬層326的圖案也可以在靠近像素陣列區域302的部分重疊， 而在外圍的部分完全不重疊，以取得較佳的光遮蔽效果。此外，如圖9所示，在本第二優選實施例中，當基底310上沉積第一 介電層316后，可以額外在第一介電層316中制作一介層洞(viahole)(未 顯示)，如此一來在形成第一金屬層時即可形成一金屬插塞317，而此金屬 插塞317可明顯地提供更好的光遮蔽效果。請參考圖IO至圖12，圖IO至圖12為本發明第三優選實施例的多重金 屬內連線結構的工藝剖面示意圖。如圖10所示，本發明首先提供一基底410, 且基底410表面具有一像素陣列區域402與一邏輯電路區域404，而如同上 述第一與第二優選實施例的態樣，基底410亦包括有多個感光性的結構414、 CMOS晶體管(未顯示)以及多個絕緣體412等，在此不多加贅述。接著， 于基底410上沉積一第一介電層416,并且于第一介電層416上進行一第一 金屬化工藝，以于像素陣列區域402與邏輯電路區域404上方分別形成一 第一圖案化金屬層418以及一第二圖案化金屬層420。而此第一金屬化工藝 可為一銅、鋁等金屬的鑲嵌工藝，例如先對第一介電層416進行一蝕刻工 藝，以于像素陣列區域402及邏輯電路區域404上方的第一介電層416中 分別形成具有通道蝕刻圖案或溝渠蝕刻圖案的第一圖案區域440以及第二 圖案區域450，接著于第一介電層416上形成一第一金屬層(未顯示)，例 如利用一化學氣相沉積工藝、 一物理氣相沉積工藝、 一鍍膜工藝或一電鍍 工藝所形成一銅金屬層或一鋁金屬層，然后于此第一金屬層與第一介電層 416上進行一第一平坦化工藝，例如一化學機械拋光工藝或一蝕刻工藝，以于第一圖案區域440以及第二圖案區域450上分別形成第一圖案化金屬層 418以及第二圖案化金屬層420,其中第二圖案化金屬層420的圖案包括有 多個第一區塊。然后，如圖11所示，于第一圖案化金屬層418、第二圖案化金屬層420、 與第一介電層416上沉積一第二介電層422，例如一金屬間介電層，隨后再 于第二介電層422上進行一第二金屬化工藝，以于像素陣列區域402與邏 輯電路區域404上方分別形成一第三圖案化金屬層424以及一第四圖案化 金屬層426，其中第四圖案化金屬層426的圖案包括有多個第二區塊。而此 第二金屬化工藝可為一鋁、鋁銅合金等金屬的蝕刻工藝，例如先于第二介 電層422上形成一第二金屬層(未顯示)，例如利用一化學氣相沉積工藝、 一物理氣相沉積工藝、或一鍍膜工藝形成一鋁金屬層，然后再進行一蝕刻 工藝，例如一干蝕刻工藝或一濕蝕刻工藝，蝕刻此第二金屬層，以于像素 陣列區域402上方以及邏輯電路區域404上方分別形成第三圖案化金屬層 424以及第四圖案化金屬層426。最后，可選擇性地于第三圖案化金屬層424 與該第四圖案化金屬層426上沉積一平坦化介電層428或保護層。同樣的，如同上述第一與第二優選實施例，第三優選實施例的第一圖 案化金屬層418以及第二圖案化金屬層420具有相同或近似的圖案密度， 而第三圖案化金屬層424以及第四圖案化金屬層426具有相同或近似的圖 案密度，而且各圖案化金屬層均無大面積的金屬圖案。這樣可以避免在金 屬化工藝與平坦化工藝的過程中產生表面不均勻的問題，并且即使隨著往 后金屬化工藝與平坦化工藝的數量增加，本發明的多重金屬內連線結構也 不會有表面不均勻的問題。此外，第四圖案化金屬層426的圖案與第二圖 案化金屬層420的圖案是交錯設計，以于邏輯電路區域404上堆疊形成一 具有較高圖案密度的圖案化金屬層，作為光線的阻擋層，并且第四圖案化 金屬層426的圖案與第二圖案化金屬層420的圖案垂直投影于基底410表 面的圖案面積是完全遮蔽邏輯電路區域404，其中第二圖案化金屬層420的 圖案與第四圖案化金屬層426的圖案可以是部分重疊或是完全不重疊，而 第一圖案化金屬層418的圖案與第三圖案化金屬層424的圖案則是完全對 準重疊，并且可完全遮蔽絕緣體412，而僅曝露出感光性的結構414。另外， 考量到其他較佳的光遮蔽效杲，如圖12所示，第四圖案化金屬層426的圖 案與第二圖案化金屬層420的圖案也可以設計為具有內密外疏的圖案密度,也就是使得第四圖案化金屬層426的圖案與第二圖案化金屬層420在靠近 像素陣列區域402的部分圖案具有較高的圖案密度，而外圍的部分圖案具 有較低的圖案密度，或者，第二圖案化金屬層420的圖案與第四圖案化金 屬層426的圍案也可以在靠近^f象素陣列區域402的部分重疊，而在外圍的 部分完全不重疊，以取得較佳的光遮蔽效果。此外，在本發明的各實施例中的第 一金屬化工藝與第二金屬化工藝之 間亦可以視各種情況或不同產品的需求，增加額外的第三、第四等的多道 金屬化工藝于第二金屬化工藝之前或之后施行，更有甚者，本發明也可以 用各種不同金屬化工藝的排列組合，例如銅金屬化工藝以及鋁金屬化工藝， 以制作多重金屬內連線結構，并不限于上述的三種優選實施例。以上所述僅為本發明的優選實施例，凡依本發明權利要求所做的均等 變化與修飾，皆應屬本發明的涵蓋范圍。
權利要求
1. 一種制作具有光遮蔽性的多重金屬內連線結構的方法，該方法至少包括下列步驟提供基底，且該基底表面定義有像素陣列區域與邏輯電路區域；于該基底上形成第一介電層；于該第一介電層上進行第一金屬化工藝，以于該像素陣列區域與該邏輯電路區域上方分別形成第一圖案化金屬層以及第二圖案化金屬層；于該第一圖案化金屬層、該第二圖案化金屬層與該第一介電層上形成第二介電層；于該第二介電層上進行第二金屬化工藝，以于該像素陣列區域與該邏輯電路區域上方分別形成第三圖案化金屬層以及第四圖案化金屬層，且該第四圖案化金屬層的圖案與該第二圖案化金屬層的圖案為交錯設計，并完全遮蔽該邏輯電路區域；以及于該第三圖案化金屬層與該第四圖案化金屬層上沉積平坦化介電層。
2. 如權利要求1所述的方法，其中該第一圖案化金屬層以及該第二圖 案化金屬層具有相同或近似的圖案密度。
3. 如權利要求1所述的方法，其中該第三圖案化金屬層以及該第四圖 案化金屬層具有相同或近似的圖案密度。
4. 如權利要求1所述的方法，其中該第一金屬化工藝又包括有 蝕刻該第一介電層，以于該像素陣列區域及該邏輯電路區域上方的該第一介電層中分別形成第一圖案區域以及第二圖案區域； 于該第一介電層上形成第一金屬層；于該第一金屬層與該第一介電層上進行第一平坦化工藝，以于該第一 圖案區域以及該第二圖案區域上分別形成第一圖案化金屬層以及第二圖案 化金屬層。
5. 如權利要求1所述的方法，其中該第二金屬化工藝又包括有 蝕刻該第二介電層以于該像素陣列區域上方以及該邏輯電路區域上方的該第二介電層中分別形成第三圖案區域以及第四圖案區域； 于該第二介電層上形成第二金屬層；于該第二金屬層與該第二介電層上進行該第二平坦化工藝，以于該第 三圖案區域以及該第四圖案區域上分別形成第三圖案化金屬層以及第四圖案化金屬層。
6. 如權利要求4所述的方法，其中該第一平坦化工藝包括化學機械拋光工藝或蝕刻工藝。
7. 如權利要求5所述的方法，其中該第二平坦化工藝包括化學機械拋 光工藝或蝕刻工藝。
8. 如權利要求1所述的方法，其中該第一金屬化工藝又包括有 于該第一介電層上形成第一金屬層；以及蝕刻該第 一金屬層以于該像素陣列區域上方以及該邏輯電路區域上方 分別形成第一圖案化金屬層以及第二圖案化金屬層。
9. 如權利要求1所述的方法，還包括有于該第二介電層上進行平坦化 工藝的步驟。
10. 如權利要求l所述的方法，其中該第二金屬化工藝又包括有 于該第二介電層上形成第二金屬層；以及蝕刻該第二金屬層以于該像素陣列區域上方以及該邏輯電路區域上方 分別形成第三圖案化金屬層以及第四圖案化金屬層。
11. 如權利要求l所述的方法，其中該像素陣列區域中包括有多個光 學元件區域與多個淺溝隔離區域，且該第一圖案化金屬層的圖案與該第三 圖案化金屬層的圖案是完全重疊，并且完全遮蔽該些淺溝隔離區域，而僅 曝露出該些光學元件區域。
12. 如權利要求l所述的方法，其中該第二圖案化金屬層的圖案與該 第四圖案化金屬層的圖案是完全不重疊，以堆疊形成具有較高圖案密度的 圖案化金屬層，并且完全遮蔽該邏輯電路區域。
13. 如權利要求l所述的方法，其中該第二圖案化金屬層的圖案與該 第四圖案化金屬層的圖案是部分重疊，以堆疊形成具有較高圖案密度的圖 案化金屬層，并且完全遮蔽該邏輯電路區域。
14. 如權利要求l所述的方法，其中該第一金屬層與該第二金屬層包 括銅或鋁。
15. 如權利要求l所述的方法，其中該第三金屬層與該第四金屬層包 括銅或鋁。
16. —種具有光遮蔽性的多重金屬內連線結構，其至少包括有 基底，且該基底表面具有像素陣列區域與邏輯電路區域； 第一介電層，置放于該基底上；第一圖案化金屬層，置放于該第一介電層上，且位于該基底表面的該像素陣列區域上方；第二圖案化金屬層，置放于該第一介電層上，且位于該基底表面的該 邏輯電路區域上方；第二介電層，置放于該第一圖案化金屬層、該第二圖案化金屬層、與 該第一介電層上；第三圖案化金屬層，置放于該第二介電層上，且位于該基底表面的該 像素陣列區域上方；第四圖案化金屬層，置放于該第二介電層上，且位于該基底表面的該 邏輯電路區域上方；該第四圖案化金屬層的圖案與該第二圖案化金屬層的圖案為交錯設 計，以完全速蔽該邏輯電路區域；以及平坦化介電層，置放于該第三圖案化金屬層與該第四圖案化金屬層上。
17. 如權利要求16所述的結構，其中該第一圖案化金屬層以及該第 二圖案化金屬層具有相同或近似的圖案密度。
18. 如權利要求16所述的結構，其中該第三圖案化金屬層以及該第 四圖案化金屬層具有相同或近似的圖案密度。
19. 如權利要求16所述的結構，其中該像素陣列區域中包括有多個 光學元件區城與多個淺溝隔離區域，且該第一圖案化金屬層的圖案與該第 三圖案化金屬層的圖案是完全重疊，并且完全遮蔽該些淺溝隔離區域，而 僅曝露出該些光學元件區域。
20. 如權利要求16所述的結構，其中該第二圖案化金屬層的圖案及 該第四圖案化金屬層的圖案是完全不重疊，以堆疊形成具有較高圖案密度 的圖案化金屬層，并且完全遮蔽該邏輯電路區域。
21. 如權利要求16所述的結構，其中該第二圖案化金屬層的圖案及 該第四圖案化金屬層的圖案是部分重疊，以堆疊形成具有較高圖案密度的 圖案化金屬層，并且完全遮蔽該邏輯電路區域。
22. 如權利要求16所述的結構，其中該第一金屬層及該第二金屬層 包括銅或鋁。
23. 如權利要求16所述的結構，其中該第三金屬層及該第四金屬層 包括銅或鋁。
全文摘要
制作多重金屬內連線的方法包括提供具有像素陣列區與邏輯電路區的基底，于基底上形成第一介電層并進行第一金屬化工藝以形成第一圖案化金屬層與第二圖案化金屬層，形成第二介電層并進行第二金屬化工藝以形成第三圖案化金屬層與第四圖案化金屬層，第四與第二圖案化金屬層的圖案是交錯設計以完全遮蔽邏輯電路區，及沉積介電層。
文檔編號H01L21/70GK101246843SQ20071000538
公開日2008年8月20日 申請日期2007年2月14日 優先權日2007年2月14日
發明者劉彥秀 申請人:聯華電子股份有限公司