具有共振隧道勢壘的增強的多位非易失性存儲器裝置的制作方法

專利名稱：具有共振隧道勢壘的增強的多位非易失性存儲器裝置的制作方法
技術領域：
本發明大體來說涉及存儲器裝置，且確切地說，本發明涉及非易失性存儲器裝置。
背景技術：
存儲器裝置通常提供作為計算機或其它電子裝置中的內部半導體集成電路。存
在許多不同類型的存儲器，包含隨機存取存儲器(RAM)、只讀存儲器(ROM)、 非易失性、浮動柵極NOR/NAND快閃存儲器及動態隨機存取存儲器(DRAM)。
快閃存儲器可使用浮動柵極技術或捕捉技術。浮動柵極單元包含源極和漏極區 域，其可以橫向間隔開來以形成中間溝道區域。所述源極和漏極區域形成于硅襯底的
共用水平平面內。通常由摻雜多晶硅制成的浮動柵極布置于溝道區域上，且由氧化物 與其它單元元件電隔離。浮動柵極技術的非易失性存儲器功能由存儲于隔離浮動柵極 上的電荷的不存在或存在來創建。所述浮動柵極單元可以是單層單元(SLC)或多層單 元(MLC)。
捕捉技術起到非易失性存儲器的作用，且可以實施于如圖1中圖解說明的硅-氧 化氮-氧化硅(SONOS)架構中。氮化物捕捉層可捕獲及存儲電子或空穴以充當非易 失性存儲器。所述單元可以是SLC或MLC。
每個單元的閾值電壓(Vth)確定存儲在單元中的數據。舉例來說，在每單元單 個位的情況下，0.5 V的Vth可能指示已編程的單元，而-0.5V的Vth可能指示已擦除 的單元。多層單元可具有多個Vth窗口，每一 Vth窗口指示一不同狀態。多層單元通 過將位組合格式(bitpattern)分配給存儲于所述單元上的特定電壓范圍來利用傳統快 閃單元的模擬性質。此技術準許相依于分配給單元的電壓范圍數量和在存儲器單元的
連續操作期間所分配電壓范圍的穩定性來存儲每單元兩個或兩個以上的位。
例如，可為一單元分配每一范圍200mV的四個不同電壓范圍。通常，每一范圍 之間存在0.2V到0.4V的盲區(dead space)或邊緣枯萎(dead margin)。如果存儲 于所述單元上的電壓在第一范圍內，則所述單元存儲于OO處。如果所述電壓在第二 范圍內，則所述單元存儲于01處。假設在存儲器單元的連續操作期間這些電壓范圍 維持穩定，則這一情況針對用于所述單元的所有范圍而繼續。
MLC要求對閾值電壓的嚴密控制和這些電壓范圍的穩定性，以實現多個存儲器 狀態及每單元的相關聯閾值等級范圍。針對常規浮動柵極或SONOS快閃存儲器單元，
存儲器狀態的閾值等級擴展(在由一組界定的條件進行編程時)受到數個因素影響。 所述關鍵因素是(a)隧道氧化物厚度的統計變化和逐單元的單元耦合系數；(b)所捕 捉電荷質心的密度及深度的變化；(C)在等待(保持)期間、在讀取(讀取擾亂)期間、 在局部編程(抑制)期間所捕獲電荷損失的逐單元變化；及(d)在持久(寫入/擦除循 環)特性中的逐單元變化。另外，相鄰單元之間的電容耦合變化會創建隨單元而不同 的程序擾亂變化且引起閾值擴展。
上述因素不僅對SLC單元設計是重要的，還對MLC單元設計也相當重要。這 是由于下述事實對于快閃單元設計來說，將要創建于可用編程窗口內的經良好界定
的邏輯狀態數(考慮到所有可能的Vt擴展)由2"給出，其中n是每單元的所存儲存 儲器位的數量。對于SLC， n=l;對于MLC，『2(每單元2位存儲)要求4個邏輯狀態， 及對于11=3(每單元3位)，在可用編程窗口內要求9個穩定的邏輯狀態。常規MLC 浮動柵極和快閃存儲器單元不是可調節電壓的，因為這些單元采用Si02作為隧穿及 電荷阻擋媒體(其介電常數為3.9)。
減少閾值電壓離散的一個方式是使用如圖2中所示的共振隧道勢壘晶體管。這 種晶體管包含普通SiN捕獲層201、 SiO2電荷阻擋層202及多晶硅柵極203。然而， 隧道電介質200包含SiO2層210、非晶硅層211及另一Si02層212。這形成了如圖3 中所示的電子帶能級圖。
圖3顯示隧道電介質320的電子帶，其包含第一Si02層307、非晶硅層306和 第二Si02層305。圖中還顯示SiN捕獲層304、 Si02電荷阻擋層303和柵極301的電 子帶。
圖4圖解說明常規SONOS類型結構的典型現有技術閾值電壓分布。沿閾值電壓 (Vth)軸顯示每一狀態"00" 、 "01" 、 "10"和"11"。此圖示顯示每一狀態均具有 一相對大的閾值窗口 。這種較大窗口可能導致來自相鄰狀態的干擾以及限制可能狀態 的數量。
例如，如果"11"狀態在4V處具有分布的峰值點，"10"可能在3 V處具有峰 值點，"01"可能在2V處具有峰值點，且"00"可能具有峰值分布點為1 V。每一 分布可+/- 0.5V。另外，設計這種多層存儲器系統要求每一狀態以一界線與其它狀態 分開。然而，所述界線如此小以至于程序擾亂條件可能仍導致對不需要的狀態進行編 程。
圖5圖解說明典型的現有技術共振隧道勢壘閾值電壓分布。此圖示顯示每一閾 值電壓分布與現有技術分布相比均已充分減少。
圖2所示現有技術材料的問題是缺乏其提供的電壓可縮放性。這些類型的材料 仍要求較大電壓以供存儲器單元操作。
針對上述原因，及針對下文列舉的將對所屬技術領域中讀取及理解本說明的技 術人員顯而易見的其它原因，所屬技術領域中需要多層存儲器單元以實現經編碼狀態 的最小閾值電壓離散同時提供高度可縮放性單元設計。

發明內容
上文提及的問題及其它問題由本發明解決，且將通過讀取及研究下列說明來理解。
本發明涵蓋非易失性存儲器單元，其包括具有一對源極/漏極區域的襯底。共振 隧道勢壘形成于所述襯底上且大致位于所述源極/漏極對的區域之間。所述隧道勢壘
優選地包括HfSiON或LaA103高k電介質的兩個層，其中在所述兩層中間具有硅或 鍺的非晶層。可選實施例可以用Si02替代上述高k層中的一者或另一者。電荷捕捉 層形成于所述共振隧道勢壘上。高k電荷阻擋層形成于所述電荷捕捉層上。柵極形成 于所述電荷阻擋層上。
本發明的進一步實施例包含具有不同范圍的方法和設備。


圖1顯示典型的現有技術SONOS結構的橫截面圖。 圖2顯示典型的現有技術共振隧道勢壘SONOSOS結構的橫截面圖。 圖3顯示根據圖2所示現有技術結構的現有技術電子帶能量圖。 圖4顯示常規SONOS型結構的典型現有技術閾值電壓分布。 圖5顯示根據圖2所示共振隧道勢壘結構的典型現有技術閾值電壓分布。 圖6顯示本發明的單層共振隧道勢壘浮動柵極晶體管構架的一個實施例的橫截 面圖。
圖7顯示本發明的雙層共振隧道勢壘浮動柵極晶體管構架的一個實施例的橫截 面圖。
圖8顯示圖7所示雙層共振隧道勢壘晶體管的電子帶能級圖。 圖9顯示本發明中具有嵌入式捕捉層的高k共振隧道勢壘晶體管的一個實施例 的橫截面圖。
圖10顯示本發明中具有嵌入式捕捉層的高k共振隧道晶體管的另一實施例的橫 截面圖。
圖11顯示圖9所示結構的電子帶能級圖。
圖12顯示根據圖IO所示結構的電子帶能級圖。
圖13顯示本發明的存儲器裝置及存儲器系統的芯片構架的一個實施例的框圖。 圖14顯示本發明的存儲器模塊的一個實施例的框圖。
具體實施例方式
在本發明的下述詳細說明中，參照其中形成本發明的一部分且其中以圖解說明 的方式顯示可實施本發明的具體實施例的附圖。在附圖中，貫穿數個視圖以相同數字 描述大致相似的組件。充分詳細地描述這些實施例以使所屬技術領域的技術人員能夠 實施本發明。在不脫離本發明范圍的情況下，可利用其它實施例且可做出結構、邏輯 和電方面的改變。因此，不應在限制意義上考慮以下詳細說明，且本發明的范圍僅由 所附權利要求書及其均等物界定。以下說明內容中使用的術語"晶片"或"襯底"包
含任何基底半導體結構。二者均應理解為包含藍寶石上硅(SOS)技術、絕緣體上硅 (SOI)技術、薄膜晶體管(TFT)技術、摻雜及不摻雜半導體、由基底半導體結構 支撐的硅的外延層、以及所屬技術領域的技術人員所熟知的其它半導體結構。此外， 在參考下述說明中的晶片或襯底時，可利用先前過程步驟以在基底半導體結構中形成 區域/接合處，且術語晶片或襯底包含含有這些區域/接合處的基本層。
圖6圖解說明本發明中使用單層共振隧道勢壘600的浮動柵極存儲器單元的一 個實施例的橫截面圖。所述一個晶體管單元形成于具有摻雜源極/漏極區域602、 603 的襯底601上。每一活性區域602、 603的功能均相依于所述單元的偏離方向。
源極/漏極區域602、 603可以是慘雜到p型襯底601中的n型區域602、 603。 在替代實施例中，源極/漏極區域602、 603是摻雜到n型襯底601中的p型區域602、 603。
共振隧道勢壘600形成于襯底601上，大致位于所述源極/漏極對的區域602、 603之間。隧道勢壘600包含兩個介電層610、 612之間的材料的單個非晶層611。在 一個實施例中，介電層610、 612是氧化物，例如Si02。
在一個實施例中，非晶層611可以是硅層(a-Si)。替代實施例可以使用鍺(a-Ge) 或某一其它非晶材料。
共振隧道勢壘600的每一層可形成在1-3 nm范圍內的厚度。上述材料可以導致 勢壘600的總有效氧化物厚度約為3.5 nm。替代實施例可使用其它材料厚度。
共振隧道勢壘600提供如隨后論述的由于電子或空穴在以某一能級跨越勢壘后 具有優選的駐留狀態而得到的益處。換句話說，在某些能量條件下，電子勢壘具有較 高的隧穿可能性，且一旦其己隧穿過所述勢壘，則其保持處于某一定義明確的量子狀 態。
浮動柵極層620形成于共振隧道勢壘600上。在一個實施例中，浮動柵極層620 是硅。替代實施例可以使用其它材料。
在一個實施例中，浮動柵極層620形成在3-6nm范圍內的厚度。浮動柵極材料 620 —般包含上述具有介電常數約為12的硅。
電荷阻擋層621形成于浮動柵極層620上。電荷阻擋層621阻止電荷從浮動柵 極620泄漏到柵極623。在一個實施例中，阻擋層621包含HfSiON或LaA103，且形 成在5-10nm范圍內的厚度。在阻擋層621中使用的材料可以提供大致為1 nm的有 效氧化物厚度。 導電性金屬氮化物622的超薄層(例如，1-2 nm)可以形成于電荷阻擋層621 上，且包含氮化鉅(TaN)或氮化鈦(TiN)或某一其它金屬氮化物材料。此層622 充當對不需要的雜質及摻雜物的適合鈍化層及擴散勢壘。鈍化層622并不要求用于本 發明存儲器單元的適合操作。
柵極623形成于鈍化層622或電荷阻擋層621上。柵極623可包含重摻雜的多 晶硅或某一其它傳導材料。
相依于所選材料，與圖2中圖解說明的具有有效氧化物厚度為10-12 nm的堆疊 相比，圖6中圖解說明的整個存儲器單元堆疊可以具有在5-6 nm范圍內的有效氧化 物厚度。因此，圖6所示實施例提供具有大致減少的電壓需求以供編程的存儲器單元。
圖7圖解說明本發明中使用雙層共振隧道勢壘700的浮動柵極存儲器單元的一 個實施例的橫截面圖。所述一個晶體管單元形成于具有摻雜源極/漏極區域702、 703 的襯底701上。每一活性區域702、 703的功能均相依于所述單元的偏離方向。
源極/漏極區域702、 703可以是摻雜到p型襯底701中的n型區域702、 703。 在替代實施例中，源極/漏極區域702、 703是摻雜到n型襯底701中的p型區域702、 703。
雙層共振隧道勢壘700形成于襯底701的溝道區域上，大致位于所述源極/漏極 對的區域702、 703之間。隧道勢壘700包含單個非晶鍺層712上的兩個介電層710、 713之間的單個非晶硅層711。替代實施例在所述非晶硅層上形成非晶鍺層。在一個 實施例中，介電層710、 713是氧化物，例如Si02。
共振隧道勢壘700的每一層均可以形成在1-3 nm范圍內的厚度。所述材料導致 勢壘700的總有效氧化物厚度約為3.5 nm。替代實施例可以使用其它材料厚度。
浮動柵極層720形成于共振隧道勢壘700上。在一個實施例中，浮動柵極層720 是硅。替代實施例可以使用其它材料。
在一個實施例中，浮動柵極層720形成在3-6nm范圍內的厚度。浮動柵極材料 720 —般包含如上文提及具有節點常數約為12的硅。
電荷阻擋層721形成于浮動柵極層720上。電荷阻擋層721阻止電荷從浮動柵 極720泄漏到柵極723。在一個實施例中，阻擋層721包含HfSiON或LaA103且形成 在5-10nm范圍內的厚度。阻擋層721中使用的材料可以提供約為1 nm的有效氧化 物厚度。
導電性金屬氮化物的超薄層722 (例如l-2nm)可以形成于電荷阻擋層621上，
且包含氮化鉭(TaN)或氮化鈦(TiN)或某一其它金屬氮化物材料。此層722充當
對不需要的雜質及慘雜物的適合鈍化層及擴散勢壘。鈍化層722并不需要用于本發明 存儲器單元的適合操作。
柵極723形成于鈍化層722或電荷阻擋層721上。柵極723可包含重摻雜的多
晶硅或某一其它導電材料。
相依于所選材料，圖7中圖解說明的整個存儲器單元堆疊可以具有也在5-6 nm
范圍內的有效氧化物厚度。類似于圖6的圖解說明，這一存儲器單元堆疊還提供具有
將用于編程的電壓需要大致減少因數2的浮動柵極存儲器單元。
圖8圖解說明圖7所示雙層共振隧道勢壘存儲器單元的電子帶能級圖。此圖示 顯示第一氧化物層810、非晶硅層811、非晶鍺層812及第二氧化物層813的隧道勢 壘800能級。相對于溝道801、浮動柵極820、電荷阻擋層821和控制柵823層級來 顯示這些層級。
共振隧道勢壘狀態被圖解說明為v,和v2。標準Fowler-Nordheim隧穿狀態被圖 解說明為v3。此圖示顯示減少的能量，及因此隧穿通過共振隧道勢壘所必需的減少的 編程電壓。
圖9圖解說明本發明的使用單級共振隧道勢壘900的嵌入式捕捉存儲器單元的 一個實施例的橫截面圖。所述一個晶體管單元形成于具有摻雜源極/漏極區域902、903 的襯底901上。每一活性區域902、 903的功能相依于所述單元的偏離方向。
源極/漏極區域902、 903可以是摻雜到p型襯底901中的n型區域902、 903。 在替代實施例中，源極/漏極區域902、 903是摻雜到n型襯底901中的p型區域902、 903。
共振隧道勢壘900形成于襯底901的溝道區域上，大致位于所述源極/漏極對的 區域902、 903之間。隧道勢壘900包含兩個介電層910、 912之間的單個非晶硅層 911。在一個實施例中，介電層910、 913是氧化物，例如Si02。
共振隧道勢壘900的每一層可形成在1-3 nm范圍內的厚度。所述材料導致勢壘 900的總有效氧化物厚度約為3.5 nm。替代實施例可以使用其它材料厚度。
電荷捕捉層920形成于共振隧道勢壘900上。在一個實施例中，捕捉層920是 氮化物。替代實施例可以使用其它高k材料。
在一個實施例中，捕捉層920形成在3-6nm范圍內的厚度。電荷捕捉材料的選 擇會產生約為2.5 nm的有效氧化物厚度。替代實施例可以使用其它厚度及其它會產 生替代的有效氧化物厚度的材料。
高k電荷阻擋層921形成于捕捉層920上。電荷阻擋層921阻止電荷從浮動柵 極920泄漏到柵極923。在一個實施例中，阻擋層921包含HfSiON或LaA103且形成 在5-10 mn范圍內的厚度。用于阻擋層921的材料可以提供有效氧化物厚度約為1-2 nm。高k電荷阻擋層921在包含上述材料時，具有約在14-17范圍內的介電常數。
導電性金屬氮化物的超薄層922 (例如l-2nm)可以形成于電荷阻擋層921上， 且包含氮化鉭(TaN)、氮化鈦(TiN)或某一其它金屬氮化物材料。此層922充當對不需 要的雜質及摻雜劑的適合鈍化層及擴散勢壘。鈍化層922不需要用于本發明的存儲器 單元的適合操作。
柵極923形成于鈍化層922或電荷阻擋層921上。柵極923可包含多晶硅或某 一其它材料。
相依于所選材料，圖9中圖解說明的整個存儲器單元堆疊可以具有在7-8 nm范
圍內的有效氧化物厚度。在與圖2的現有技術中圖解說明的裝置相比時，這種薄EOT 提供具有大致減少的用于編程的電壓需要的存儲器單元。
圖10圖解說明本發明中使用共振隧道勢壘1000的存儲器單元的一個實施例的 橫截面圖。所述一個晶體管單元形成于具有摻雜源極/漏極區域1002、 1003的襯底 1001上。每一活性區域1002、 1003的功能相依于所述單元的偏離方向。
源極/漏極區域1002、 1003可以是摻雜到p型襯底1001中的n型區域1002、 1003。 在替代實施例中，源極/漏極區域1002、 1003是摻雜到n型襯底1001中的p型區域 1002、 1003。
共振隧道勢壘IOOO形成于襯底1001中的溝道區域上，大致位于所述源極/漏極 對的區域1002、 1003之間。共振隧道勢壘1000包含兩個高k介電層1010、 1012之 間的材料的非晶層1011。在一個實施例中，高k是指具有大于Si02(也就是k = 3.9) 的介電常數的材料。
在一個實施例中，非晶層1011可以是硅層(a-Si)。替代實施例可以使用鍺(a-Ge) 或某一其它非晶材料。在一個實施例中，非晶層1011形成于HfSiON或LaA103的高 k層1010、 1012之間。替代實施例可以在非晶層1011附近使用其它高介電常數的材 料。
共振隧道勢壘1000的每一層可以形成為1-3 nm范圍內的厚度。所述材料導致勢 壘1000的總有效氧化物厚度約為1.5 nm。替代實施例可以使用其它材料厚度。
高k電荷捕捉層1020形成于共振隧道勢壘1000上。高k電荷捕捉層1020包含 例如SiN、 A1N或某一其它氮化物等有效捕捉材料。在包含A1N時，捕捉層1020的 介電常數約為10。
在一個實施例中，電荷捕捉層1020形成為3-6 nm范圍內的厚度。電荷捕捉材料 的選擇會產生約為2.0 nm的有效氧化物厚度。替代實施例可以使用其它厚度及其它 會產生替代的有效氧化物厚度的材料。
電荷阻擋層1021形成于電荷捕捉層1020上。電荷阻擋層1021阻止電荷從電荷 捕捉層1020泄漏到柵極1023。在一個實施例中，阻擋層1021包含HfSiON或LaA103 且形成為5-10 nm范圍內的厚度。用于阻擋層1021中的材料可以提供約為1 nm的有 效氧化物厚度。在包含上述材料時，高k電荷阻擋層具有約為27.5的介電常數。
導電性金屬氮化物的超薄層1022 (例如1-2 nm)可以形成于電荷阻擋層112上， 且包含氮化鉭(TaN)、氮化鈦(TiN)或某一其它金屬氮化物材料。此層1022充當對不 需要的雜質及摻雜劑的適合鈍化層及擴散勢壘。本發明存儲器單元的適當操作不需要 鈍化層1022。
柵極1023形成于鈍化層1022或電荷阻擋層1021上。柵極1023可以包含多晶 硅或某一其它材料。
視所選材料而定，圖10中圖解說明的整個存儲器單元堆疊可以具有4-5 nm范圍 內的有效氧化物厚度。此圖解說明提供在與圖2所示裝置比較時可以1/3的減少電壓
等級(因數為3)來編程的存儲器單元。
圖11圖解說明用于圖9所示共振隧道勢壘晶體管實施例的電子帶能級圖。此圖 示顯示隧道勢壘1100相對于捕捉層1120、電荷阻擋層112K及控制柵1123的所需 能級。隧道勢壘1100進一步包含三個層1110-1112。
共振隧道勢壘狀態被圖解說明為v!及v2。標準Fowler-Nordheim隧穿狀態被圖
解說明為V3。此圖示顯示減少能量及因此隧穿通過共振隧道勢壘所必需的減少的編程電壓。
圖12圖解說明用于圖IO所示共振隧道勢壘晶體管實施例的電子帶能級圖。此 圖示顯示隧道勢壘1200相對于捕捉層1220、電荷阻擋層1221、及控制柵1223的所 需能級。隧道勢壘1200進一步包含三個層1210-1212。
共振隧道勢壘狀態被圖解說明為v,及v2。標準Fowler-Nordheim隧穿狀態被圖 解說明為v3。此圖示顯示能級的進一步降低，及因此隧穿通過這種裝置的共振隧道勢 壘所必需的足量減少的編程電壓。
圖13圖解說明本發明一個實施例的存儲器裝置1300及存儲器系統1320的功能 性框圖。所述系統具有處理器1310或其它控制電路，以產生耦合到存儲器裝置1300 的存儲器信號。存儲器裝置1300已經簡化以聚焦到有助于理解本發明的存儲器特征 上。
所述存儲器裝置包含如先前參照圖1所述的非易失性存儲器單元1330的陣列。 所述存儲器單元可以是快閃單元或某一其它非易失性存儲器技術。存儲器陣列1530 被排列成分別沿字線及位線的行及列堆。所述陣列可以形成于NAND構架中、NOR 構架中、或某一其它陣列構架中。
將地址緩沖器電路1340提供給提供于地址輸入連接A0-Ax 1342上的鎖存地址 信號。地址信號由行解碼器1344及列解碼器1346接收及解碼以存取存儲器陣列1330。 所屬技術領域的技術人員將了解，根據本文說明的利益，地址輸入連接的數量取決于 存儲器陣列1330的密度及構架。也就是說，地址的數量隨增加的存儲器單元計數和 增加的堆及塊計數而增加。
存儲器裝置1300通過使用感測/鎖存電路1350感測存儲器陣列各列中的電壓或 電流變化來讀取存儲器陣列1330中的數據。在一個實施例中，感測/鎖存電路經耦合 以讀取及鎖存來自存儲器陣列1330的一行數據。包含數據輸入及輸出緩沖器電路 1360以用于通過多個數據連接1362與控制器1310進行雙向數據通信。提供寫入電 路1355以將數據寫入存儲器陣列中。
控制電路1370將來自處理器1310的提供于控制連接1372上的信號解碼。這些 信號用于控制存儲器陣列1330上的操作，包含數據讀取、數據寫入及擦除操作。控 制電路1370可以是狀態機、定序器或某一其它類型的控制器。
圖13中圖解說明的非易失性存儲器裝置已被簡化以有助于基本理解存儲器的特 征。所屬技術領域的技術人員已知快閃存儲器的內部電路和功能的更詳細的理解。
圖14是涵蓋如先前所述存儲器單元實施例的存儲器模塊1400的圖解說明。盡 管存儲器模塊1400被圖解說明為存儲卡，但參照存儲器模塊1400來論述的概念可適 用于其它類型的可移式或便攜式存儲器，例如USB快閃驅動器。另外，盡管一個實 例性形狀因數已描述于圖14中，但這些概念也可適用于其它形狀因數。
存儲器模塊1400包含外殼1405，以封閉本發明的一個或一個以上存儲器裝置 1410。外殼1405包含一個或一個以上用于與主裝置通信的觸點1415。主裝置的實例 包含數字相機。數字記錄及回放裝置、PDA、個人計算機、存儲卡讀取器、接口集線 器及類似裝置。對于某些實施例，觸點1415為標準化接口形式。例如，對于USB快 閃驅動器，觸點1415可以是USB類型A插入式連接器的形式。對于某些實施例， 觸點1415是半專有接口形式，例如可見于由SANDISK公司許可的 COMPACTFLASH存儲卡、由SONY公司許可的MEMORY STICK存儲卡、由 TOSHIBA公司許可的SD SECURE DIGITAL存儲卡及類似存儲卡上。然而， 一般來 說，觸點1415提供用于在存儲器模塊1400與具有用于觸點1415的兼容性接收器的 主機之間傳送控制、地址及/或數據信號的接口。
存儲器模塊1400可以視需要包含額外電路1420。對于某些實施例，額外電路 1420可以包含存儲器控制器，其用于控制跨越多個存儲器裝置1410的存取及/或用于 在外部主機與存儲器裝置1410之間提供轉變層。例如，在觸點1415的數量與和一個 或一個以上存儲器裝置1410的I/O連接的數量之間可能不存在一一對應。因此，存 儲器控制器可以選擇性地耦合存儲器裝置1410的I/O連接(圖14中未顯示)以在適 合時間在適合的I/O連接處接收適合信號，或在適合時間在適合觸點1415處提供適 合信號。同樣，主機與存儲器模塊1400之間的通信協議可能不同于存取存儲器裝置 1410所需要的通信協議。存儲器控制器因此可以將從主機接收的命令序列轉變成適 合的命令序列，以實現對存儲器裝置1410的所需存取。這種轉變除命令序列外還可 以進一步包含信號電壓等級的變化。
額外電路1420可以進一步包含與控制存儲器裝置1410無關的功能。額外電路 1420可以包含用以約束對存儲器模塊1400的讀取或寫入存取的電路，例如密碼保護、 生物測定或諸如此類。額外電路1420可以包含用以指示存儲器模塊1400的狀態的電 路。例如，額外電路1420可以包含用以確定將哪一功率施加到存儲器模塊1400及存 儲器模塊1400當前是否正被存取、及顯示其狀態的指示的功能，例如在施加功率時 的固體光和在存取時的閃光。額外電路1420可以進一步包含無源裝置，例如去耦電 容以幫助調節存儲器模塊1400內的功率需求。
總結
總的來說，本發明的存儲器單元利用共振隧道勢壘來提供更緊密的閾值電壓等 級和更大的電壓可縮放性。高介電常數材料用于絕緣器堆疊、電荷阻擋層、及電荷捕 捉層中，以減少單元的操作電壓。更深及更有效的捕捉層材料類似地降低所需要的編 程電壓。通過利用高k材料特性，與典型的現有技術SONOS型及典型的現有技術共
振隧道勢壘結構相比，創建具有較低操作電壓及增強的耐久性的增強型存儲器單元。
盡管本文已圖解說明及描述具體實施例，但所屬技術領域的技術人員將了解， 經計算以實現相同目的的任何布置可替代用于所顯示的指定實施例。本發明的許多修 改將對所屬技術領域的技術人員顯而易見。因此，此應用打算涵蓋本發明的任何修改 或變化形式。明確期望本發明僅由以下權利要求書及其等效物限定。
權利要求
1、一種非易失性存儲器單元，其包括襯底，其具有一對源極/漏極區域；柵極絕緣層堆疊，其形成于所述襯底上且大致位于所述源極/漏極對的區域之間，所述絕緣層堆疊包括形成于所述襯底上的HfSiON或LaAlO3中的一者的第一層；所述第一層上的硅或鍺的非晶層；及形成于所述非晶層上的HfSiON或LaAlO3中的一者的第二層；電荷捕捉層，其形成于所述柵極絕緣層堆疊上；電荷阻擋層，其形成于所述電荷捕捉層上；及柵極，其形成于所述電荷阻擋層上。
2、 如權利要求1所述的單元，且其進一步包含形成于所述電荷阻擋層與所述柵 極之間的鈍化層。
3、 如權利要求1所述的單元，其中所述電荷捕捉層包含氮化物。
4、 如權利要求l所述的單元，其中所述電荷阻擋層包含HfSiON或LaA103。
5、 如權利要求2所述的單元，其中所述鈍化層包含TaN。
6、 如權利要求l所述的單元，其中所述電荷阻擋層包含高k材料。
7、 一種位于硅襯底中的快閃存儲器單元，所述單元包括 一對摻雜到所述襯底中的源極/漏極區域；共振隧道勢壘，其形成于所述襯底上且大致位于所述源極/漏極對的區域之間， 所述隧道勢壘包括形成于所述襯底上的HfSiON或LaA103中的一者的第一層； 形成于所述第一層上的一層非晶硅或非晶鍺；及形成于所述非晶層上的HfSiON或LaA103中的一者的第二層，所述第二層與 所述第一層相同；高k電荷捕捉層，其形成于所述柵極絕緣層堆疊上； 高k介電電荷阻擋層，其形成于所述電荷捕捉層上； 鈍化層，其形成于所述電荷阻擋層上；及 柵極，其形成于所述鈍化層上。
8、 如權利要求7所述的單元，其中所述襯底是p型襯底，且所述源極/漏極區域 是n型區域。
9、 如權利要求7所述的單元，其中所述電荷捕捉層包含SiN或AlN中的一者。
10、 一種非易失性存儲器裝置，其包括存儲器陣列，其具有形成于襯底中且排列成行及列構架的多個非易失性存儲器 單元，每一存儲器單元包括一對摻雜到所述襯底中的源極/漏極區域；共振隧道勢壘，其形成于所述襯底上且大致位于所述源極/漏極對的區域之間， 所述共振隧道勢壘包括形成于所述襯底上的HfSiON或LaA103中的一者的第一層； 形成于所述第一層上的一層非晶硅或非晶鍺；及形成于所述非晶層上的HfSiON或LaA103中的一者的第二層，所述第二 層與所述第一層相同； 電荷捕捉層，其形成于所述柵極絕緣層堆疊上； 高k介電電荷阻擋層，其形成于所述電荷捕捉層上； 鈍化層，其形成于所述電荷阻擋層上；及 柵極，其形成于所述鈍化層上。
11、 如權利要求10所述的裝置，其中所述存儲器陣列排列成NAND構架。
12、 如權利要求10所述的裝置，其中所述存儲器陣列排列成NOR構架。
13、 如權利要求IO所述的裝置，其中所述鈍化層包含TaN或TiN中的一者，所 述電荷捕捉層包含氮化物，且所述高k介電電荷阻擋層包含HfSiON或LaA103中的 一者。
14、 一種存儲器系統，其包括 處理器，其產生控制信號；及非易失性存儲器裝置，其耦合到所述處理器且響應于所述控制信號而操作，所 述存儲器裝置包括存儲器陣列，其具有形成于襯底中且排列成行及列構架的多個非易失性存儲 器單元，每一存儲器單元均包括一對摻雜到所述襯底中的源極/漏極區域；共振隧道勢壘，其形成于所述襯底上且大致位于所述源極/漏極對的區域之 間，所述共振隧道勢壘包括形成于所述襯底上的HfSiON或LaA103中的一者的第一層；形成于所述第一層上的一層非晶硅或非晶鍺；及形成于所述非晶層上的HfSiON或LaA103中的一者的第二層，所述第 二層與所述第一層相同； 高k電荷捕捉層，其形成于所述柵極絕緣層堆疊上； 高k介電電荷阻擋層，其形成于所述電荷捕捉層上； 鈍化層，其形成于所述電荷阻擋層上；及 柵極，其形成于所述鈍化層上。
15、 如權利要求14所述的存儲器系統，其中所述存儲器裝置進一步包含用于響 應于所述處理器控制信號來執行存儲器操作的控制電路。
16、 如權利要求14所述的存儲器系統，其中所述陣列的所述多個非易失性存儲 器單元耦合成NAND構架或NOR構架中的一者。
17、 一種存儲器模塊，其包括-存儲器裝置，其包括控制電路，其控制所述存儲器裝置的操作；及存儲器陣列，其耦合到所述控制電路且包括形成于襯底中的多個非易失性存 儲器單元，每一存儲器單元包括一對慘雜到所述襯底中的源極/漏極區域；共振隧道勢壘，其形成于所述襯底上且大致位于所述源極/漏極對的區域之 間，所述共振隧道勢壘包括-形成于所述襯底上的HfSiON或LaA103中的一者的第一層； 形成于所述第一層上的一層非晶硅或非晶鍺；及 形成于所述非晶層上的HfSiON或LaA103中的一者的第二層，所述第 二層與所述第一層相同； 高k電荷捕捉層，其形成于所述柵極絕緣層堆疊上； 高k介電電荷阻擋層，其形成于所述電荷捕捉層上； 鈍化層，其形成于所述電荷阻擋層上；及 柵極，其形成于所述鈍化層上；及 多個觸點，其經配置以提供所述存儲器裝置與主機系統之間的選擇性接觸。
18、 如權利要求17所述的模塊，且其進一步包含存儲器控制器，所述存儲器控 制器耦合到所述存儲器裝置以響應于所述主機系統來控制所述存儲器裝置的操作。
19、 如權利要求17所述的模塊，其中所述多個非易失性存儲器單元是快閃存儲 器單元。
20、 一種用于在襯底中制造非易失性存儲器單元的方法，所述方法包括 將一對源極/漏極區域摻雜到所述襯底中；在所述襯底上形成共振隧道勢壘的第一層，所述第一層包括HfSiON; 在所述第一層上形成非晶硅或非晶鍺中的一者的第二層； 在所述非晶層上形成所述共振隧道勢壘的第三層，所述第三層包括HfSiON; 在所述共振隧道勢壘上形成電荷捕捉層； 在所述電荷捕捉層上形成電荷阻擋層；及 在所述電荷阻擋層上形成柵極。
21 、如權利要求20所述的方法，其中所述摻雜包括將n+區域摻雜到p型襯底中。
22、 如權利要求20所述的方法，其中形成所述電荷捕捉層包括形成一層高k材料。
23、 如權利要求22所述的方法，其中所述高k介電層包括HfSiON或LaA103中的一者。
24、 一種用于在襯底中制造非易失性存儲器單元的方法，所述方法包括 將一對源極/漏極區域摻雜到所述襯底中；在所述襯底上形成共振隧道勢壘的第一層，所述第一層包括LaA103; 在所述第一層上形成非晶硅或非晶鍺中的一者的第二層； 在所述非晶層上形成所述共振隧道勢壘的第三層，所述第三層包括LaA103; 在所述共振隧道勢壘上形成電荷捕捉層； 在所述電荷捕捉層上形成高k電荷阻擋層；及 在所述電荷阻擋層上形成控制柵極。
25、 如權利要求24所述的方法，其中形成所述電荷捕捉層包括形成一層SiN或 A1N。
26、 如權利要求24所述的方法，其進一步包含在所述電荷阻擋層與所述柵極之 間形成鈍化層。
27、 如權利要求26所述的方法，其中所述鈍化層包含TaN或TiN。
28、 如權利要求24所述的方法，其中所述柵極包含多晶硅。
29、 一種非易失性存儲器單元，其包括 襯底，其具有一對源極/漏極區域；柵極絕緣層堆疊，其形成于所述襯底上且大致位于所述源極/漏極對的區域之間， 所述絕緣層堆疊包括形成于所述襯底上的第一氧化物層；所述第一層上的硅或鍺的非晶層；及形成于所述非晶層上的第二氧化物層； 高k電荷捕捉層，其形成于所述柵極絕緣層堆疊上； 高k電荷阻擋層，其形成于所述電荷捕捉層上；及 柵極，其形成于所述電荷阻擋層上。
30、 如權利要求29所述的單元，其中所述高k電荷捕捉層包含氮化物材料，且 所述高k電荷阻擋層包含HfSiON或LaA103中的一者。
31、 一種非易失性存儲器單元，其包括襯底，其具有一對源極/漏極區域；柵極絕緣層堆疊，其形成于所述襯底上且大致位于所述源極/漏極對的區域之間，所述絕緣層堆疊包括形成于所述襯底上的第一氧化物層； 所述第一氧化物層上的硅或鍺的第一非晶層；形成于所述第一非晶層上的鍺或硅的第二非晶層，其中所述第二非晶層不同 于所述第一非晶層；及形成于所述非晶層上的第二氧化物層； 浮動柵極，其形成于所述柵極絕緣層堆疊上；高k電荷阻擋層，其形成于所述浮動柵極上；及 控制柵極，其形成在所述電荷阻擋層上。 32、 一種非易失性存儲器單元，其包括 襯底，其具有一對源極/漏極區域；柵極絕緣層堆疊，其形成于所述襯底上且大致位于所述源極/漏極對的區域之間， 所述絕緣層堆疊包括形成于所述襯底上的第一氧化物層；所述第一層上的硅或鍺的非晶層；及形成于所述非晶層上的第二氧化物層； 浮動柵極，其形成于所述柵極絕緣層堆疊上；高k電荷阻擋層，其包含HfSiON或LaA103中的一者且形成于所述浮動柵極上;及控制柵極，其形成于所述電荷阻擋層上。
全文摘要
一種非易失性存儲器單元使用共振隧道勢壘(600)，所述共振隧道勢壘(600)在HfSiON或LaAlO₃的兩個層(610，612)之間具有非晶硅及/或非晶鍺層(611)。電荷捕捉層(620)形成于所述隧道勢壘上。高k電荷阻擋層形成于所述電荷捕捉層上。控制柵極(623)形成于所述電荷阻擋層上。另一實施例在隧道勢壘(600)上形成包含兩個氧化物層(610，612)的浮動柵極(620)，其中在所述氧化物層之間具有硅及/或鍺的非晶層(611)。
文檔編號H01L21/28GK101356627SQ200680050557
公開日2009年1月28日 申請日期2006年12月8日 優先權日2005年12月9日
發明者阿勒普·巴塔查里亞 申請人:美光科技公司