集成高壓二極管及制造方法

專利名稱：集成高壓二極管及制造方法
技術領域：
本發明通常涉及半導體器件結構，更具體地涉及一種具有襯底 隔離高壓二極管的器件。
背景技術：
需要高壓二極管來實現大多數的便攜式電源管理功能，諸如在 手機和其它便攜式電子設備中所用的電源管理功能。電源管理功能的 例子包括升壓變換器、降壓變換器、自動變換器、電池充電等等。當前的解決辦法通常采用混合電路設計來實現二極管功能，其 中二極管位于集成電路的外部。由于這種實現需要設計額外的組件并 且將它們放置在便攜式系統中，所以這些實現的費用大。而且，因為 二極管位于集成電路的外部，由于很難獲得高的開關頻率，所以性能 變差。因此，需要一種將高壓二極管集成到半導體器件以提供高效的 電源管理解決方案的二極管器件。發明內容通過提供一種將高壓二極管集成到半導體器件以提供高效電源 管理解決方案的半導體器件，本發明解決了上面提到的問題，以及其 它問題。這種將二極管集成到半導體中的工藝流程降低了成本，但更重要的是提高了性能，其為能量轉換提供更高的開關頻率(>2MHz)。 所述高壓二極管向客戶呈現了具有單個硅片的完全集成的電源管理解決方案。第一方面，本發明提供了一種包括集成高壓二極管的非對稱半導體器件，該非對稱半導體器件包括襯底，該襯底包括外延層和在該外延層上形成圖案的第一類型的深阱注入(例如，DNWell);將陰極和陽極隔開的淺槽隔離(STI)區；位于陽極下面的第二類型的 第一阱注入(例如，HPW);以及在深阱注入上和陽極以及STI區 的一部分的下面形成圖案的第二類型的深注入掩模(例如，DPWdl)。 第二方面，本發明提供了一種形成包括集成高壓二極管的非對 稱半導體器件的方法，該方法包括形成包括外延層的襯底；在外延層上形成第一類型的深阱注入(例如，DNWell);在深阱注入上和 陰極位置下面形成第二類型的深注入掩模(例如，DPWell);在陽極位置下面形成第二類型的第一阱注入(例如，HPW);以及在陰極位置和陽極位置之間形成淺槽隔離(STI)區，其中STI區的一部 分位于第二類型的第一阱注入之上。第三方面，本發明提供一種包括集成高壓二極管的非對稱半導體器件，該非對稱半導體器件包括深阱注入；將陰極和陽極隔開的 淺槽隔離(STI)區；位于陽極下面的第一阱注入；以及在深阱注入上和在陰極和STI區的一部分下面形成圖案的深注入掩模。


連同附圖，從本發明各個方面的以下詳細描述，將更容易理解 本發明的這些和其它特性，其中-圖1示出了非對稱高壓器件的橫截面布局，通過采用淺槽隔離(STI)區以形成漏極和柵極之間的電介質來允許高壓操作，該非對 稱高壓器件被集成在密集的0.25|tim CMOS工藝流程中。圖2A示出了根據本發明的高壓隔離二極管結構的橫截面布局。 圖2B示出了根據本發明的高壓隔離二極管的可選實施例的橫截面布局o圖3A和3B示出了多晶硅壁的二極管結構的橫截面布局，其中 根據本發明，通過與多晶硅層的自對準，陰極接觸SN被完全地從 STI邊緣去除。圖4示出了在圖2A中所提供的標準二極管的電學仿真。圖5A-D示出了圖2A和3A的實施例的2D表面布局。圖6示出了測量圖2A和3A的高壓二極管的對數IV特性的實驗結果。圖7示出了根據本發明的具有種類、劑量和能量信息的表。
具體實施方式
在此所述的是集成半導體器件，其包括集成在單元(即，晶體管)內的高壓二極管(例如，電壓高于25V)。如上注意，例如在便 攜式電子設備中需要高壓二極管來提供高效的電源管理。圖1示出了 一種非對稱高壓器件結構，采用淺槽隔離(STI)區以形成源極和漏 極之間的電介質從而允許高壓操作，來將該非對稱高壓器件集成在密 集的0.25pm CMOS工藝流程中。如下所述，本發明還將襯底隔離高 壓(HV) 二極管集成在具有附加的深p阱注入的這種結構中。另夕卜， 還可利用多晶硅(PS)壁的布局來提供改進的BVds和魯棒性。圖1示出了延伸的漏極n溝道器件IO(EDNMOS)的橫截面圖， 該器件是采用在器件結構的單元內的STI區12而形成的。器件10 包括p十+層22、外延層(epi) 23和深n-阱(DNWell)層25。 STI 區12形成了漏極14和柵極16之間的厚電介質區，該厚電介質區允 許器件IO承受高于為設計基準CMOS工藝流程的電壓。在技術的當 前狀態下，可獲得用于制造這種高壓晶體管的兩種阱和柵極氧化物厚 度，即(a) G01=5.4nm厚和2.5V (倒摻雜)阱，即，n-型阱(NW) 和p-型阱(PW),或(b) G02=12.3nm厚和5V(倒摻雜)阱，即，高壓n-型阱(HNW) 和高壓p-型阱(HPW)。圖1示出了非對稱的G02 EDNMOS，其中HPW 18是為5V NMOS擴散的溝道，HNW 20是為5V PMOS擴散的溝道。還可以采 用2.5V的模式，用NW代替HNW和用PW代替HPW，以及采用薄 的GOl柵氧化物。用GOl或G02制造的EDMOS器件能夠阻擋高 于25V的電壓，遠遠高于為設計基準晶體管的電壓，這是上面提到 的參考中所述的概念的基礎。注意，僅僅通過使阱反向，即采用低電壓PMOS工藝模式來形成延伸的漏極PMOS (EDPMOS)，從圖1的結構可以實現延伸的漏 極p溝道器件。如上所述，本發明還可將高壓(HV) 二極管集成在諸如圖l所 述的非對稱器件結構中。通過將深p-型阱(DPWdl)注入增加到工 藝流程中，用于形成圖1的器件結構的非對稱設計技術能被擴展，從 而形成隔離的HV 二極管，因此活性二極管電流能與襯底22隔離。 在二極管的活性單元內部，再次使用STI區，用于電場控制，以及在 集成的0.25pm CMOS工藝流程中采用獨特的二維(2D)布局技術來 獲得超出30V的擊穿電壓。圖2A示出了包括高壓襯底隔離二極管的器件30的2D橫截面 圖，該器件可根據用于形成圖l所示的器件的工藝流程，以及增加深 p注入掩模(DPWell層34)來制造。如所示，器件30包括？++45、 外延層(epi) 47和提供襯底隔離的DNWell層42。在DNWell層42 和SP陽極38 (即，源極)之間提供HPW連接層40。 STI區46位于 SP陽極38和SN陰極36之間。DPWell層34位于SN陰極和STI區 46的一部分的下面。由于DPWell層34處于適當位置，電流從SN陰極36,通過 DPWell層34，以及通過p型HPW連接層40，流出SP陽極38。根 據工藝流程中的5V CMOS阱步驟形成了 HPW連接層40。從5V CMOS阱34和40，通過n型HNW層44，與DNWell襯底隔離層42 進行另外的接觸。該接觸與第二 SN陰極48是短路的，以提供襯底 隔離。如圖2A所示，第二 STI隔離區49位于短路接觸38和48之 間。圖2B示出了器件32的可替換實施例，器件32包括高壓襯底隔 離二極管，其中短路接觸50、 52被接合起來，而沒有第二 STI區49。 因此，圖2A和2B中所示的每個器件均提供了具有在單元內的 STI區46的非對稱的25V-30V 二極管結構，該單元是通過來自5V 基準CMOS流程的G02和HNW、 HPW來接觸掩埋層、二極管的陽 極和陰極制造的。在器件單元的內部形成n型和p型阱注入，以形成 這些接觸。例如，該器件可包括用于襯底隔離的大約l-2MeV 5el2cm-2 31 Phos的DNWell注入和用于深隔離的500-700keVlel3cm-2 11 B的DPWell注入(其中，31 Phos和11B是注入種類， 即磷和硼分別用于n型和p型摻雜)。作為選擇，可以采用來自2.5V 基準CMOS流程的GOl和NW、 PW來制造圖2A和2B的器件，形 成到掩埋層、二極管和陽極和陰極的接觸。圖3A示出了具有隔離HV 二極管的器件60的另一可選實施例 的橫截面圖。在這種情況下，用多晶硅(PS) 62圍繞二極管，這提 供了在雪崩擊穿時魯棒性更強的器件60。在這種情況下，多晶硅層 62將從SN陰極64到SP陽極66的電接觸與STI邊緣68隔開，以 及通過與PS層的傳統自對準工藝來制造SN陰極64。這具有這樣的 優點提供了陰極接觸和STI70的邊緣68之間的可再現的電隔離。 這降低了電場集邊并且提高了擊穿電壓。PS62與SN陰極接觸64在 第三維中是短路的。因此，提供了一種多晶硅壁的二極管結構，其中 通過與PS層62的自對準工藝，SN陰極接觸64被完全地從STI邊 緣68去除。為了清楚起見，圖3B示出了電二極管72。因此，圖3A提供了一種在單元內具有STI區70的非對稱 25V-30V PS壁的二極管結構，該單元是通過采用來自5V基準CMOS 流程的G02和HNW、 HPW來接觸掩埋層、二極管的陽極和陰極而 制造的。在器件單元內形成n型和p型阱注入圖案，以形成這些接觸。 該器件可包括用于襯底隔離的l-2MeV 5el2cm-2 31 Phos的深NW注 入和用于深隔離的500-700keV lel3cm-2 11B的深PW注入。作為選 擇，圖3A的器件可通過來自2.5V基準CMOS流程的GOl和NW、 PW來接觸掩埋層、二極管的陽極和陰極而制造的。圖4示出了圖2B所示的結構32 (左側)所提供的標準二極管 82的擊穿電壓仿真(右側)。可以看出，在SN/ST1邊界80的高電 場導致了低擊穿電壓和不穩定。右邊的等高線描繪了碰撞電離。該仿 真顯示了在SN/STI邊界80的電場限制了二極管82的電性能。圖3A 所示的PS壁的設計通過將SN陰極64和STI邊緣68隔離開，降低 了這個電場。PS壁的STI二極管的布局參數是偏移距離84為lps(圖 3A和圖3B)，該偏移距離是硬陰極注入和淺槽隔離70的邊緣68之 間的距離。對于30V的器件，這個尺寸大約為0.5pm到2.0pm。圖5A和5B分別示出了圖2A和圖3A所示的器件(即正常的和 PS壁的二極管結構)的2D表面布局。可以看出，器件被實現為類 似環的形狀(圖5A-D示出了上半部)。如圖5A所示，二極管結構 30包括非活性(STI)區46，其將活性SP陽極38和活性SN陰極 36形成的環隔開。SN陰極36是中心手指或條帶，其在所有方向上 均被非活性(STI)區46包圍，而非活性(STI)區46在所有方向上 均被活性SP陽極48包圍。在圖5B中，提供PS壁的結構62，使SN陰極接觸64和STI 區70之間的陰極區的一部分被多晶硅(PS)覆蓋。圖5C和5D還分 別示出了圖2A和3A的器件的HPW 40， 76和DPW 34， 74的位置 (相對于其他表面特性)。因此，提供了一種器件，該器件的表面布局本質上基本類似環 狀，其中圓柱的器件部分中的STI寬度為線性部分中的寬度的1.2倍。 SN陰極位于環的中心，器件在各個方向上被SP陽極包圍，并且終 止于SP陽極。在PS壁的實施例中(圖3A, 5B),在沿陰極條帶的 第三維的任何地方(例如，在陰極條帶64的終端75) ， PS壁層62 與SN陰極64是短路的。如上所述，對于圖2A、 2B和3A所示的結構，可以采用倒摻雜 阱注入(示出的5V CMOS (HNW， HPW)或未示出的2.5V CMOS (NW， PW))實現與掩埋層、DNWell和DPWell的接觸。在活性 (非STI)區上的PS之下的氧化層可以是G02或GOl。圖6示出了對圖2A、 2B和3A中所呈現的不同方案的HV 二極 管的對數IV特性進行測量的實驗結果。圖3A所示的PS壁結構的采 用給出了具有30V的理想擊穿電壓的優良電結果。PS壁的設計(D5) 將擊穿電壓從24V增大到30V，并且表現出了沒有擊穿現象的理想 漏電特性。因此，PS壁的二極管產生了沿最接近SN (陰極)的STI 垂直表面的更低的電場，從而導致了更高的擊穿電壓和更具魯棒性的 雪崩性能。描述了漏極電流對數與漏極電壓關系的圖6顯示了在硅中 已對此進行了。對于上述器件的劑量和材料參數示例可如下。參照圖2A, p++襯底45可用4nm厚的p外延層47來實現。可采用5.0-5.4nm的G01 氧化物厚度，或12.3-15nm的G02厚度。還可采用0.35-0.45pm的 STI深度。圖7示出了 5V和2.5V元件的倒摻雜阱的示例種類、劑量 和能量的表。(N型隔離"NI"和能量管理深p "PMU DP"存在陰 影。)呈現本發明的上述描述的目的是為了圖示說明和描述。而不是 為了窮舉或將本發明限制為所公幵的確切形式，而且明顯地是，可以 進行很多變型和變化。對于所屬領域技術人員顯然的這些變型和變化 是包括在由所附權利要求限定的本發明的范圍內的。
權利要求
1.一種包括集成高壓二極管的非對稱半導體器件(30、32)，其包括襯底，該襯底包括外延層(47)和在所述外延層上形成圖案的第一類型的深阱注入(42)；淺槽隔離(STI)區(46)，其將陰極和陽極(38)隔開；位于所述陽極下面的第二類型(40)的第一阱注入；以及在所述深阱注入上和在所述陰極(36)和所述STI區的一部分下面形成圖案的第二類型的深注入掩模(24)。
2. 根據權利要求l所述的非對稱半導體器件，其還包括位于所 述陰極和陽極之間的STI區上的多晶硅壁(62)，其中所述陰極與所 述STI區的邊緣隔開，以及其中所述多晶硅壁與所述陰極短路。
3. 根據權利要求1所述的非對稱半導體器件，其還包括緊鄰所 述第一阱注入(40)的第一類型的第二阱注入(44)。
4. 根據權利要求3所述的非對稱半導體器件，其中所述第一阱 注入和所述第二阱注入是被第二 STI區(46)隔開的。
5. 根據權利要求1所述的非對稱半導體器件，其具有一種表面 布局，該表面布局包括類似環狀的結構，其中位于中心的陰極被所述 STI區包圍，所述STI區被所述陽極包圍。
6. 根據權利要求1所述的非對稱半導體器件，其中所述STI區 的厚度為0.35-0.45pm。
7. 根據權利要求1所述的非對稱半導體器件，其中 所述第一類型包括n型，從而所述深阱注入包括深n型阱(D麗ell)，所述第二類型包括p型，從而所述深注入掩模包括深p型阱 (DPWell)，以及所述第一阱注入包括p型阱。
8. 根據權利要求7所述的非對稱半導體器件，其中所述p型阱 是包括大約12.3-15nm厚的5V倒摻雜阱的高壓p型阱(HPW)。
9. 根據權利要求7所述的非對稱半導體器件，其中所述p型阱 包括大約5.0-5.4nm厚的2.5V倒摻雜阱。
10. 根據權利要求7所述的非對稱半導體器件，其中所述DNWell包括用于襯底隔離的大約l-2MeV 5el2cm-2 31 Phos的注入；以及所述DPWell包括用于深隔離的大約500-700keV lel3cm-2 11B的注入。
11. 一種形成包括集成高壓二極管的非對稱半導體器件(30)的 方法，其包括形成包括外延層的襯底；在所述外延層上形成第一類型的深阱注入(42); 在所述深阱注入上和在陰極位置(36)下形成第二類型的深注 入掩模(34);在陽極位置(38)下形成第二類型的第一阱注入(40);以及 在所述陰極位置和所述陽極位置之間形成淺槽隔離(STI)區 (46)，其中所述STI區的一部分位于所述第二類型的第一阱注入上。
12. 根據權利要求11所述的方法，其還包括在陽極和陰極之間 的STI區上形成多晶硅壁(62)的步驟，其中所述陰極與所述STI 區的邊緣是隔開的，以及其中所述多晶硅壁與所述陰極短路。
13. 根據權利要求ll所述的方法，其還包括緊鄰所述第一阱注 入形成第一類型的第二阱注入(44)。
14. 根據權利要求13所述的方法，其中第二STI區(46)將所 述第一阱注入和所述第二阱注入隔開。
15.根據權利要求11所述的方法， 布局，該表面布局具有類似環狀的結構: STI區包圍，所述STI區被陽極包圍。其中所述器件包括一種表面 其中位于中心的陰極被所述
16. 根據權利要求11所述的方法，其中所述STI區的厚度為 0.35-0.45,。
17. 根據權利要求11所述的方法，其中所述第一類型包括n型，從而所述深阱注入包括深n型阱 (DNWell)，所述第二類型包括p型，從而所述深注入掩模包括深p型阱 (DPWell),以及所述第一阱注入包括p型阱。
18.根據權利要求17所述的方法，其中所述p型阱是包括大約 12.3-15nm厚的5V倒摻雜阱的高壓p型阱(HPW)。
19.根據權利要求17所述的方法，其中所述p型阱包括大約5.0-5.4nm厚的2.5V倒摻雜阱；所述DNWell包括用于襯底隔離的大約l-2MeV 5el2cm-2 31Phos的注入；以及所述DPWell包括用于深隔離的大約500-700keV lel3cm-2 11B的注入。
20. —種包括集成高壓二極管的非對稱半導體器件(30)，其包括-深阱注入(42);將陰極和陽極(38)隔開的淺槽隔離(STI)區(46); 位于所述陽極下面的第一阱注入；以及 在所述深阱注入上以及在所述陰極(36)和所述STI區的分下面形成圖案的深注入掩模。
全文摘要
一種包括集成高壓二極管(72)的非對稱半導體器件(3)，其包括襯底，該襯底包括外延層(47)和在該外延層上形成圖案的第一類型的深阱注入(42)；將陰極和陽極隔開的淺槽隔離(STI)區；位于陽極下面的第二類型的第一阱注入(40)；以及在深阱注入上和在陽極及STI區的一部分下面形成圖案的第二類型的深注入掩模(34)。
文檔編號H01L29/861GK101331612SQ200680047677
公開日2008年12月24日 申請日期2006年12月12日 優先權日2005年12月19日
發明者西奧多·J·萊塔維奇 申請人:Nxp股份有限公司