單片集成的半導體材料和器件的制作方法

文檔序號：7224609閱讀：320來源：國知局

專利名稱：單片集成的半導體材料和器件的制作方法
技術領域：
本發明一般涉及半導體結構的制造。更具體地，本發明涉及硅和其它單晶半導體材料和/或器件的單片集成。
背景技術：
將III-V族材料與硅組合的概念出現于二十世紀八十年代。雖然在那時不能預見硅技術t艮的程度并且因此不能具體說明許多潛在應用，但是對該技術進行了根本的^Rfe性研究。該基本思想是將發射和檢測光的能力 (III-V族材料)與數字邏輯(硅數字電路)結合將打破舊的市場并產生新的市場。然而，在實際中真正實現該目標被證明為比最初認識的更具有挑戰性。發明內容本發明中，提供了用于單片集成單晶硅和單晶的非硅材料與器件的方法和結構。一方面，一種半導體結構包括珪襯底；布置在該珪襯底上的第一單晶半導體層，其中第一單晶半導體層具有和弛豫(relaxed)硅的晶格常數不同的晶格常數；布置在第一區域中的第一單晶半導體層上的絕緣層；布置在第一區域中的絕緣層上的單晶硅層；和布置在第二區域中而不在第一區域中的第一單晶半導體層的至少一部分上的第二單晶半導體層，其中第二單晶半導體層具有和他豫硅的晶格常數不同的晶格常數。另一方面，提供一種形成半導體結構的方法。該方法包括提供硅襯底；在該珪村底上布置第一單晶半導體層，其中第一單晶半導體層具有和弛豫硅晶格常數不同的晶格常數；在第一區域中的第一單晶半導體層上布置絕緣層；在第一區域中的絕緣層上布置單晶硅層；和在第二區域中的第一單晶半導體層的至少一部分上布置第二單晶半導體層，其中第一區域中不存在第二單晶半導體層，并且其中第二單晶半導體層具有和他豫硅晶格常數不同的晶格常數。另一方面，一種半導體結構包括硅襯底；布置在該硅村底上的第一單晶半導體層，其中第一單晶半導體層具有和他豫硅的晶格常數不同的晶格常數；布置在第一區域中的第一單晶半導體層上的單晶硅層；和布置在第二區域中而不在第一區域中的第一單晶半導體層的至少一部分上的第二單晶半導體層，其中第二單晶半導體層具有和他豫硅的晶格常數不同的晶格常數。一方面，一種單片集成的半導體器件結構包括硅襯底；布置在該硅襯底上的第一單晶半導體層，其中第一單晶半導體層具有和弛M的晶格常數不同的晶格常數；布置在第一區域中的第一單晶半導體層上的絕緣層；布置在第一區域中的絕緣層上的單晶硅層；至少一個包括元件的^ 電子器件，該元件包含至少一部分所述單晶珪層；布置在第二區域中而不在第一區域中的第一單晶半導體層的至少一部分上的第二單晶半導體層，其中第二單晶半導體層具有和弛豫珪的晶格常數不同的晶格常數；和至少一個包括有源區的III-V泉良光器件，該有源區包含至少一部分所述第二單晶半導體層。另一方面，提供了一種形成半導體結構的方法。該方法包括提供硅襯底；在該硅襯底上布置第一單晶半導體層，其中第一單晶半導體層具有和他豫硅不同的晶格常數的晶格常數；在第一區域中的第一單晶半導體層上布置絕緣層；在第一區域中的絕緣層上布置單晶硅層；和在第二區域中的第一單晶半導體層的至少一部分上布置第二單晶半導體層，其中第一區域中不存在第二單晶半導體層，和其中第二單晶半導體層具有與他豫硅的晶格常數不同的晶格常數。另一方面，一種半導體結構包括硅襯底；布置在該硅村底上的第一單晶半導體層，其中第一單晶半導體層具有和扭豫眭的晶格常數不同的晶格常數；布置在第一區域中的第一單晶半導體層上的單晶硅層；和布置在20第二區域中而不在第一區域中的第一單晶半導體層的至少一部分上的第二單晶半導體層，其中第二單晶半導體層具有和他豫硅的晶格常數不同的晶格常數。一方面，一種單片集成的半導體器件結構包括硅襯底；布置在該硅襯底上的第一單晶半導體層，其中第一單晶半導體層具有和他豫法的晶格常數不同的晶格常數；布置在第一區域中的第一單晶半導體層上的絕緣層；布置在第一區域中的絕緣層上的單晶硅層；至少一個包括有源區的硅基光電檢測器，該有源區包含至少一部分所述單晶硅層；布置在第二區域中而不在第一區域中的第一單晶半導體層的至少一部分上的第二單晶半導體層，其中第二單晶半導體層具有和弛豫硅的晶格常數不同的晶格常數；和至少一個包括有源區的非硅光電檢測器，該有源區包含至少一部分所述第二單晶半導體層。另一方面，換:供了一種形成單片集成半導體器件結構的方法。該方法包括提供硅襯底；在該硅村底上布置第一單晶半導體層，其中第一單晶半導體層具有和他豫硅不同的晶格常數的晶格常數；在第一區域中的第一單晶半導體層上布置絕緣層；在第一區域中的絕緣層上布置單晶硅層；形成至少一個包括有源區的珪基光電檢測器，該有源區包含至少一部分所述單晶硅層；在第二區域中而不在第一區域中的第一單晶半導體層的至少一部分上布置第二單晶半導體層，其中第二單晶半導體層具有和他豫硅的晶格常數不同的晶格常數；和形成至少一個包括有源區的非硅光電檢測器，該有源區包含至少一部分所述第二單晶半導體層。另一方面，一種單片集成的半導體器件結構包括硅襯底；布置在該硅襯底上的第一單晶半導體層，其中第一單晶半導體層具有和弛豫硅的晶格常數不同的晶格常數；布置在第一區域中的第一單晶半導體層上的單晶硅層；至少一個包括有源區的硅基光電檢測器，該有源區包含至少一部分所述單晶珪層；布置在第二區域中而不在第一區域中的第一單晶半導體層的至少一部分上的第二單晶半導體層，其中第二單晶半導體層具有和他豫硅的晶格常數不同的晶格常數；和至少一個包括有源區的非硅光電檢測器，該有源區包含至少一部分所述第二單晶半導體層。一方面，一種單片集成的半導體器件結構包括硅襯底；布置在該硅襯底上的第一單晶半導體層，其中第一單晶半導體層具有和他泉法的晶格常數不同的晶格常數；布置在第一區域中的第一單晶半導體層上的絕緣層；布置在第一區域中的絕緣層上單晶硅層；至少一個包括元件的砍基電子器件，該元件包含至少一部分所述單晶硅層；布置在第二區域中而不在第一區域中的第一單晶半導體層的至少一部分上的第二單晶半導體層，其中第二單晶半導體層具有和弛M的晶格常數不同的晶格常數；和至少一個包括元件的III-V族電子器件，該元件包含至少一部分所述第二單晶半導體層。另一方面，提供了一種形成單片集成半導體器件結構的方法。該方法包括提供硅襯底；在該硅襯底上布置第一單晶半導體層，其中第一單晶半導體層具有和他豫硅不同的晶格常數的晶格常數；在第一區域中的第一單晶半導體層上布置絕緣層；在第一區域中的絕緣層上布置單晶硅層；形成至少一個包括元件的硅基電子器件，該元件包含至少一部分所述單晶硅層；在第二區域中而不在第一區域中的第一單晶半導體層的至少一部分上布置第二單晶半導體層，其中第二單晶半導體層具有和弛豫法的晶格常數不同的晶格常數；和形成至少一個包括元件的III-V族電子器件，該元件包含至少一部分所述第二單晶半導體層。在另一個方法中，一種單片集成的半導體器件結構包括>^襯底；布置在該硅襯底上的第一單晶半導體層，其中第一單晶半導體層具有和弛豫硅的晶格常數不同的晶格常數；布置在第一區域中的第一單晶半導體層上的單晶硅層；至少一個包括元件的硅基電子器件，該元件包含至少一部分所述單晶硅層；布置在第二區域中而不在第一區域中的第一單晶半導體層的至少一部分上的第二單晶半導體層，其中第二單晶半導體層具有和弛豫硅的晶格常數不同的晶格常數；和至少一個包括元件的m-v族電子器件，該元件包含至少一部分所述第二單晶半導體層。

附圖沒有按比例繪制。在附圖中，在各個圖中說明的相同或基^目同的部分均通it^目同附圖標記來表示。為了清楚，并非每個部分都在每個附圖中進行標注。附圖中圖l是根據一個實施方案的包含單晶硅和單晶的非硅半導體層的多層晶片的截面示意圖；圖2A-2C是根據不同實施方案的多層晶片的截面示意圖；圖3A-3D是說明根據一個實施方案的用于制造多層晶片的工藝的截面圖；圖4A-4H是說明根據一個實施方案的用于制造多層晶片的另一個工藝的截面示意圖；圖5A-5H是說明根據一個實施方案的用于制造多層晶片的另一個工藝的截面示意圖；圖6A-6H是說明根據一個實施方案的用于制造多層晶片的另一個工藝的截面示意圖；圖7A-7H是說明根據一個實施方案的用于制造多層晶片的另一個工藝的截面示意圖；圖8是根據一個實施方案的可以使用多層初始晶片形成的單片集成半導體結構的截面示意圖；圖9是根據一個實施方案的使用多層初始晶片形成單片集成半導體結構的方法的流程圖；圖IO是根據一個實施方案的其中硅電子裝置與III-V波良光器件單片集成的集成器件結構的截面示意圖；圖11是根據一個實施方案的發光器件結構的截面示意圖；圖12是根據一個實施方案的發光器件結構的頂部示意圖；圖13A-13C是說明根據一個實施方案的在多層晶片上單片集成的發光器件結構的制造方法的截面示意圖；圖14是根據一個實施方案的包含與發光器件和硅光電檢測器單片集成的硅電子裝置的集成器件結構的頂部示意圖；圖15A-15B是才艮據一個實施方案的單片集成的光學互連總線的示意圖；圖16是根據一個實施方案的與硅電子裝置單片集成的發光器件陣列的頂視示意圖；圖17是根據一個實施方案的與硅電子裝置和光電檢測器陣列單片集成的發光器件陣列的頂視示意圖；圖18是根據一個實施方案的與硅電子裝置單片集成的發光器件的二維陣列的頂視示意圖；圖19^1才艮據一個實施方案的圖18集成器件系統的截面示意圖；圖20是根據一個實施方案的與硅電子裝置單片集成的光電檢測器和發光器件的二維陣列的頂視示意圖；圖21是根據一個實施方案的包含至少一個硅光電檢測器和至少一個非硅的光電檢測器的單片集成系統的截面圖；和圖22是根據一個實施方案的包含硅電子裝置和非硅電子裝置的單片集成系統的截面圖。
具體實施方式
本發明中所述的實施方案提供實施方法和結構的實施例，以便于a 單晶層與一個或多個單晶半導體層單片集成，該一個或多個單晶半導體層具有不同于弛豫珪的晶格常數。在某些實施方案中，硅基器件與具有有源區的器件單片集成，該有源區由一種或多種具有與艷M不同的晶格常數的單晶半導體形成。歧基器件可包括(而不局限于)a電子裝置，諸如n-型金屬氧化物半導體(NMOS )和p-型金屬氧化物半導體(PMOS)場效應晶體管(FET)、互補金屬氧化物半導體(CMOS)器件和雙極晶體管。歧基器件也可以包括光電子器件諸如破基光電檢測器。非硅半導體器件可包括(而不局限于)III-V波良光器件(例如，發光二極管(LED) 和激光二極管)、III-V族光電檢測器和III-V族電子器件諸如III-V族高電子遷移率晶體管(HEMT)、異質結雙極晶體管(HBT)和金屬半導體 FET (MESFET )。在某些實施方案中，a單晶層與具有不同于他豫硅的晶格常數的單晶半導體層的單片集成能促近良光器件與硅基器件如CMOS電路的集成。24該發光器件能發射可見光、紅外和/或紫外光，作為本發明中所述的技術并不限于該方面。由于能夠單片集成這些器件，發光器件可以與控制和/或驅動發光器件的硅CMOS電路單片集成。硅CMOS電路也可執行計算功能。發光器件可采取發光器件陣列的形式，如一維陣列或二維陣列。因此，發光器件可布置為在線和/或區域(例如，矩形區域)上發光，并且可通過單片集成硅CMOS電路來控制和選擇性地驅動以發光。光電檢測器也可以在有或者沒有發光器件的情況下與硅CMOS單片集成。光電檢測器可以是硅基光電檢測器，如果期望的話，可以集成為鄰近發光器件以檢測由發光器件發射的光。光電檢測器的輸出可以提供至硅CMOS電路，這可以至少部分基于光電檢測器的輸出改變發光器件的驅動。這種功能可用于調節提供至發光器件的驅動功率，和/或當檢測到給定的發光器件不正確運行時(例如當發光器件的輸出失效或劣化時)來激活冗余的發光器件。發光器件和硅基電子裝置如CMOS的單片集成可用于形成微型顯示器、高分辨率打印機桿和/或區域、成像桿和/或區域、具有集成微型顯示器的芯片上計算機和用于歧基電子裝置的光學互連。在某些實施方案中，硅基單晶層與具有不同于弛豫硅的晶格常數的單晶半導體層的單片集成能夠有助于硅光電檢測器與非硅光電檢測器如鍺和/或III-V族光電檢測器的集成。硅和非硅光電檢測器的集成能使得高分辨率成像芯片具有硅和非硅光電檢測器陣列，進一步與硅基電子裝置如 CMOS集成。在某些實施方案中，^單晶層與具有不同于弛豫硅的晶格常數的單晶半導體層的單片集成還能夠有助于砼基電子器件如硅MOSFET和雙極晶體管和非硅半導體電子器件如III-V族HEMT、 HBT和/或MESFET的集成。這種集成能夠使得利用硅CMOS形成的數字電路與由III-V族材料形成的模擬/RF電路集成。所提出的一些實施方案使用多層初始晶片實現了硅和非硅材料和器件的單片集成，該初始晶片包含具有一個或多個單晶半導體層的硅基單晶層，所述一個或多個單晶半導體層具有與掩泉眭不同的晶格常數。而且，本發明所提出的某些技術允許在單晶非硅半導體層上外延沉積非硅材料。外延生長的非硅材料可包括用于非硅半導體器件的器件異質結構，所述非硅半導體器件包括諸如III-V族發光器件(例如，LED和激光二極管)、 III-V族光電檢測器和III-V族電子器件如III-V族HEMT、 HBT和MESFET。多層初始晶片允許外延生長的非硅器件材料的表面與M單晶層U本上共面的，由此有助于硅和非硅器件結構的共處理(例如，光刻、互連形成及其它后端處理)。圖1說明包含單晶硅和單晶非硅半導體層的多層晶片的一個實施方案。多層晶片100包含硅襯底IIO、布置在該硅襯底110上的單晶半導體層120、布置在該單晶半導體層120上的絕緣層130和布置在絕緣層130 上的單晶硅層140。單晶半導體層120可包括一個或多個半導體層。單晶半導體層120中的至少一個層可具有和弛豫硅的晶格常數不同的晶格常數。單晶半導體層 120可包括一個或多個鍺層、一個或多個珪-鍺層和/或一個或多個III-V族半導體層。單晶半導體層120可包括珪-鍺漸變層(graded layer)。硅-鍺漸變層可具有第一鍺含量(例如，0%的鍺)的底部界面，并且可漸變為具有增加的鍺含量，直至具有第二鍺含量(例如100%的鍺)的頂部界面。在這樣的硅鍺遞漸變上可布置鍺層，作為層120的一部分。在某些實施方案中，單晶半導體層120可包含一個或多個III-V族半導體層。III-V族半導體層的例子包括砷化鎵、氮化鎵、磷化銦、砷化銦鎵、氮化銦鎵、砷化鋁鎵、氮化鋁鎵和/或本領域技術人員所公知的其它III-V 族半導體層。在某些實施方案中，該III-V族半導體層可布置在鍺層上。此外，如上所述，該鍺層可布置在v^鍺漸變層上。在某些實施方案中，該 III-V族半導體層可布置在硅鍺層上和/或布置在硅鍺漸變層上。在某些實施方案中，單晶半導體層120可包含相互堆疊且晶格常數相互不同的并且不同于他豫硅的晶格常數的兩個或多個單晶半導體層。所述兩個或多個單晶半導體層可包括例如鍺層和磷化銦層、鍺層和氮化鎵層、砷化鎵層和磷化銦層，和/或砷化鎵層和氮化鎵層。單晶半導體層中的一個層可合適作為發光器件中的有源層，并且其他單晶半導體層可合適作為模擬和/或RF器件中的溝道層。絕緣層130可包括任意絕,料層如氧化硅、氮化硅、氧氮化硅、本領域公知的其它絕緣材料和/或其任意組合。在某些實施方案中，層130是非絕緣層如半導體和/或金屬層。在其它的一些實施方案中，可不存在層 130。在這樣的實施方案中，單晶硅層140可布置在(例如，接觸)單晶半導體層120上。單晶珪層140可包含私豫硅和/或應變珪層。該應變珪層可具有任意期望的應變，例如該應變硅層可具有約1~2%的拉伸應變。作為替4戈，或者另外地，可在絕緣層130上布置硅省層。多層晶片100可具有任意期望的直徑，作為本發明所述的才支術不限于此方面。在某些實施方案中，多層晶片的直徑為至少150 mm，至少200 mm 或硅襯底可獲得的其它任意合適的直徑。圖2A-2C是根據某些實施方案的多層晶片的截面示意圖。圖2A-2C說明多層晶片201,其具有珪襯底110、布置在硅襯底110上硅-鍺漸變層121、布置在層121上的一個或多個的鍺、硅-鍺和/或III-V族層120、布置在層 120上的絕緣層130和布置在絕緣層130上的單晶珪層140。圖2B說明包含布置在絕緣層130上的單晶硅層140的多層晶片202。絕緣層130布置在一個或多個鍺、珪-鍺和/或III-V族層120上，層120布置在硅襯底110上。圖2C說明包含布置在絕緣層130上的單晶珪層140的多層晶片203。絕緣層130布置在一個或多個鍺、硅-鍺和/或III-V族層120上。層120布置在絕緣層135上，該絕緣層135布置在珪襯底110上。在某些實施方案中，可用非絕緣層如半導體和/或金屬來替代絕緣層130和/或135。在某些實施方案中，本發明所述的多層晶片的單晶半導體層120可基本覆蓋所有的硅襯底110。單晶半導體層120可布置在全部或幾乎全部的珪襯底110的上。絕緣體130和/或單晶硅層140可也布置在基本全部硅襯底110上。4吏用如下所述的晶片^^技術可制造這樣的多層晶片。圖3A-3D是說明制造多層晶片如圖2A中說明的多層晶片201的方法的實例。如圖3A所示，該方法可包括提供可包括硅襯底110的處理晶片。使用本領域所公知的技術，可在硅襯底110上外延生長晶格錯配的珪-鍺漸變層121。例如，可使用化學氣相沉積(CVD)生長硅-鍺漸變層121。硅-鍺漸變層121可具有漸變的鍺含量，其在硅-鍺漸變層121的表面上從較低鍺含量增加至較高的鍺含量。在硅-鍺漸變層121的下部界面處的較低的鍺含量可以是0%鍺(例如，純硅)，并且可以逐級方式、連續方式或其它方式增加至在硅-鍺漸變層121頂表面處所期望的最^T含量。在某些實施方案中，在硅-鍺漸變層頂表面的鍺含量為100%的鍺或任意其它期望的鍺含量(例如，大于卯％的鍺，大于75%的鍺，大于50%的鍺).該珪-鍺漸變層可進行化學^拋光(CMP)以消除在珪襯底上沉積晶格失配的硅畫鍺期間引入的網紋^^ (cross hatch roughness)。珪-鍺漸變層121也可以通過生長過程的中斷而間歇地進行CMP，使得減少可在外延生長期間形成的網紋Wt，并且因此減少了最終的穿透位錯密度。鍺和/或硅-鍺層120可布置在硅-鍺漸變層121上。在某些實施方案中，生長過程之后可對鍺層進行化學機械拋光。在某些實施方案中，可在鍺和 /或硅-鍺層120 (其包括一個或多個III-V族層)上布置一個或多個層。或者，可在硅-,變層121上直接布置一個或多個III-V族層。所述一個或多個III-V族層可包含任意數的III-V族材料(例如，砷化鎵、磷化銦、氮化鎵、任意三元III-V族和/或其任意組合)。此外，所述一個或多個III-V 族層可包括漸變III-V族層，如砷化銦鎵漸變層，或任意其它包括III-V族半導體的漸變層結構。絕緣層130可布置在鍺和/或硅-鍺層120上。絕緣層130可包括任意類型的絕緣體，如氧化物(例如二氧化硅)、氮化硅、氧氮化硅或任意其它合適的絕緣體材料。作為替代，或另外地，可在鍺和/或硅-鍺層120上沉積非絕緣層。可另外對絕緣層130進行拋光，例如使用化學^拋光。圖3B說明施主晶片，該施主晶片可以是結合圖3A所示的處理晶片的晶片。該施主晶片可以是珪襯底l卯。可使用離子切割工序制備用于晶片 ^和的層轉移的硅襯底l卯。作為替代，或者另外地，可4吏用本領域才支術人員所公知的掩^和回蝕刻層轉移工藝。在離子切割過程中，離子(例如，氫離子、氦離子)注入(如箭頭191所示)硅襯底l卯的表面，以在距離硅襯底表面期望的深度處形成注入離子峰192。在離子峰192上的硅材料(本發明稱之為硅層140)可作為用于晶片掩^工藝的轉移層。圖3C說明進一步可以與圖3A的處理晶片進行^晶片的施主晶片。如圖所示，處理晶片的硅層140掩^于施主晶片的絕緣層130。或者，在晶片#之前，可將絕緣層(例如，氧化層)布置在圖3B所示的施主晶片的硅層140上。在這樣的實施方案中，晶片接合工藝可包括氧化層對氧化層接合。晶片M之后，可在期望的溫度下對接合的晶片對進行退火以引發層140的裂縫形成和分層。退火也可強化轉移層對處理晶片的接合。所得多層半導體晶片結構如圖3D所示，其中硅層140布置在圖3A所示的處理晶片上。由于分層的層140的表面可能是松隨的，因此可隨后例如通過化學機械拋光來拋光該表面。28圖4說明使用非硅施主襯底制造圖2中所示的多層晶片202的方法。非硅施主襯底可包括鍺村底或III-V族襯底，如砷化鎵、氮化鎵、磷化銦或磷化鎵。圖4A說明由非硅材料形成的施主襯底180。使用離子切割工藝中的離子來注入施主襯底180 (如箭頭181所示)。利用注入能量注入離子，使得在距離非硅施主襯底180表面的期望深度182處形成峰濃度。材料層120位于注入峰182上。圖4B說明硅處理襯底110，施主襯底180可晶片"^該硅處理襯底 110,如圖4C所示。晶片M之后，可對晶片^對進行退火以引發在施主襯底的注入峰182處的裂縫形成，并由此導致非硅層120轉移至硅處理村底110上，如圖4D所示。退火也可強化層120和珪處理襯底110之間的#^。然后絕緣層130可沉積在非硅層120上，如圖4E所示。可制備包含硅襯底l卯的第二施主晶片。任選地，硅襯底l卯可具有布置在其上的絕緣層(未顯示)；例如，這樣的絕緣層可由氧化硅形成并可沉積和/或熱生長。然后珪襯底l卯可進行離子注入(由箭頭191表示)，以注入第二離子切割工藝中使用的離子。注入硅襯底的離子具有合適的注入能量，從而在距離硅襯底l卯表面的期望深度處產生離子注入峰192。這樣的工藝進而限定硅襯底l卯的硅層140，其將作為轉移至包含珪襯底 IIO的處理晶片的層。圖4G說明晶片脊^工藝，其中硅襯底l卯的表面接合于處理晶片的層130。晶片M之后，可對M對進行退火以引發在硅襯底l卯的離子注入J峰192處形成裂縫，并且因此珪層140轉移至處理晶片的層130上，如圖4H所示。所得多層半導體晶片包括圖2B的多層晶片202的各層。圖5A-5H說明制造多層晶片212的替代方法,其以施主晶片作為開始，該施主晶片包括布置在硅襯底上的硅-鍺漸變層上的非硅材料如鍺、硅-鍺和/或III-V族半導體。圖5A說明這樣的施主晶片，其包括其上布置有硅漸變層121的硅襯底110a。在硅-鍺漸變層121上布置鍺、珪-鍺和/或III-V 族層120a。離子可通過施主晶片的表面注入以在層120a的期望深度處產生離子注入峰182。在圖5A中，離子注入峰之上的材料標記為層120。除了用圖5A所示的晶片替代非珪施主襯底180以外，圖5方法中的其余過程類似于圖4方法中所描述的那些過程。圖6A-6H說明制造圖2C的多層晶片203的方法，其以非珪襯底180 如鍺或III-V族襯底作為開始，并4吏用和圖4類似的方法。除了絕緣層13529布置在圖6A的非珪施主襯底180和/或圖6B的處理晶片110之上以外，該方法的過程和圖4描述的過程類似。圖7A-7H說明制造圖2C的多層晶片203的另一種方法，其使用包含非珪層如鍺、硅-鍺和/或III-V族層120a的初始晶片，其中層120a沉積在已經在硅襯底110a上沉積的珪-鍺漸變層121上。絕緣層135可沉積在非珪層184和/或處理硅村底110上。圖7工藝的其余過程和圖6的那些過程類似。多層晶片如圖1所示的多層晶片100包括單晶硅半導體層120，該層具有和他豫硅不同的晶格常數。這樣的多層晶片可用作起始晶片以單片集成硅和非硅器件。可在單晶硅層140中和/或上形成硅器件，可在其中已經除去珪層140和絕緣層130從而暴露單晶半導體層120的區域中形成非硅器件。在暴露的單晶半導體層120上外延再生長的高品質半導體材料層可作為材料層用于非硅器件，如III-V族、硅-鍺和/或鍺電子和/或光電子器件。圖8說明根據一個實施方案可使用多層晶片IOO作為初始晶片形成的半導體結構800。半導體結構800單片集成第一區域810和笫二區域820。第一區域810可包括布置在絕緣層131上的單晶珪層141,絕緣層131進一步布置在單晶半導體層120上，其中單晶半導體層120具有與艷豫硅不同的晶格常數。單晶半導體層120布置在硅襯底110上。半導體結構800還包括第二區域820，其中第二單晶半導體層(例如，在所述實施方案中的層220和222)布置在至少一部分單晶半導體層120 上。在半導體結構的第一區域中不存在第二單晶半導體層(例如，層220 和222 )。第二單晶半導體層(220和222 )具有與熟豫硅不同的晶格常數，并且可以具有和單晶半導體層120不同的組成。單晶半導體層220可布置為與至少一部分第一單晶半導體層120接觸。如下面將進一步討論，這樣的結構可通過在單晶半導體層120的暴露的區域上外延生長來形成。在某些實施方案中，單晶半導體層220可具有與單晶半導體層120類似的組成，或者作為替代，一部分或全部單晶半導體層 220可具有與單晶半導體層120不同的組成。而且，根據預定的器件應用，可部分或整體摻雜層220。單晶半導體層222可布置在半導體層220上，其中半導體層222可包820中形成的預定器件的異質結構。在某些實施方案中，半導體層222可包括一個或多個III-V族半導體材料層、硅-鍺和/或鍺層。在某些實施方案中，層222可包括珪覆蓋層，該覆蓋層可布置為與III-V 族、硅-鍺和/或鍺材料層接觸。>^蓋層可作為防止III-V族和/或鍺暴露于用于在該結構上制造器件的任何工藝環境(例如，硅加工)的包封層。申請人已經認識到具有基本共面的硅區域和非硅器件區域的益處。硅區域和非硅區域的表面之間的同面性可有助于光刻工藝步驟，這是由于硅區域和非硅區域均可具有基本上相同的高度(例如，硅和非硅半導體表面具有基本上相同的高度)。這樣，可有利于光刻步驟，其中該光刻步驟對晶片表面上的顯著高度變化敏感。由于硅區域和非-硅區域之間的基本同面性，也可有利于硅區域和非-硅區域中各器件之間的互連制造。如在本發明中所用，同面性可取決于所采用的光刻工藝的特征尺寸。在某些實施方案中，共面半導體表面小于100納米，小于200納米，或小于400納米。例如，當使用70納米柵極-長度CMOS所釆用的光刻時，所述基本共面的表面可小于200納米(例如，小于100納米，小于50納米)。應該理解，在半導體結構800中可引入任意數目的其它層。例如，通過絕緣層230可將包含單晶半導體層220和222的非珪區域820與單晶硅區域141隔離。雖然圖8顯示層230布置為填充單晶^141與單晶半導體層222和220之間的整個間隙，但是應理解在此所述的技術部不限于此。使用采用多層晶片如多層晶片IOO作為初始晶片的制造工藝，可形成本發明中所述的^^單晶硅區域和單晶非硅區域的單片集成結構。圖9說明這種方法的一個實施例的流程圖。該方法可包括提供多層晶片(例如，多層晶片IOO)作為初始晶片(過程310)。在過程320中，可實施前端硅器件工藝以在單晶硅層140的第一區域中形成前端硅器件。這種硅器件可包括電子和/或光電子器件，如硅晶體管(例如，CMOS、雙極晶體管)和 /或光電子器件(例如硅光電檢測器)。任選地，在第一區域中制造的前端硅器件可通過沉積保護材料來涂敷，保護材料包括但不限于氮化物、氧化物、氧氮化物、其組合或本領域技術人員所公知的任意其它適合的材料。在硅單晶層140的第二區域中，可除去(例如，蝕刻)硅單晶140和絕緣體層130以使單晶半導體層120暴露(過程330)。用于除去硅和/或絕緣體的蝕刻可包括化學蝕刻或物理蝕刻，并且可以是千蝕刻或濕蝕刻，在此提出的技術并不限于該方面。當單晶半導體層120在第二區域中暴露時，可在該暴露區域上外延生長任何期望的半導體材料層，所述暴露區域作為用于外延生長工藝的晶種層(過程340)。可生長晶格匹配于單晶半導體層120的半導體材料。在單晶半導體層120上生長的半導體層可包括鍺層、硅-鍺層、III-V族層和/或其任意組合。至少一個這樣的層具有與弛豫硅的晶格常數不同的晶格常數。任選地，在暴露的半導體層120上外延生長之前，可沉積絕緣材料(例如，介電材料)以包圍單晶硅層141 (例如，如用于半導體結構800所示) 的側壁，該單晶硅層141由于第二區域中的蝕刻而已經暴露。這種工藝可導致圖8中所示的絕緣層230的形成。這種工藝可包括在整個晶片表面上沉積逸菱式絕緣層，并蝕刻沉積的M式絕緣層的一部分以4吏區域820 中的單晶半導體層暴露，而保持區域820側壁上的絕緣體完整。應理解，這樣的絕緣側壁230可由介電材料如氧化物、氮化物、氧氮化物、和/或其任意組合或其它適合材料形成。當在半導體120上外延生長半導體220和 222時，側壁230可有利于其中暴露的單晶半導體層120用作后續外延生長的晶種層的選擇性外延生長。通過使用本領域技術人員所公知的適當的生長化學品、溫度和/或壓力，可抑制在絕緣體230上的生長。如果在硅區域810上存在趙覆式絕緣保護層，則通過使用選擇性生長，也可抑制在這些區域中半導體的生長。或者，如果沒有使用選擇性生長，則可在硅區域 810上發生半導體生長，并且可實施生長后蝕刻以除去在那些區域中沉積的任意半導體材料。過程340的半導體外延生長可允許生長包括III-V族、鍺和/或硅-鍺層的期望的器件層。外延生長也可結合所需的摻雜，例如在器件結構中所需 P-型、N-型和4^摻雜。而且，在生長過程結束時可沉積^A蓋層，以包封在單晶半導體層120上再生長的III-V、鍺和/或硅-鍺層(過程350 )。 M蓋層的引入可有利于外延生長之后再引入到硅制造設備中。在某些實施方案中，第二區域中的外延生長半導體層表面(例如，層222或^蓋層表面)可以與第一區域(例如，層141)中的^面基本上共面，如前所述。在過程360中，可實施非硅器件的前端處理以及在第一區域中硅器件和在外延生長第二區域中非-珪器件的后端處理。后端處理可包括在晶片上的各器件之間形成互連。應理解，可在第一區域中的硅器件之間、第二區域中的非_硅器件之間以及硅與非硅器件之間形成互連。這種工藝與標準的硅制造設備兼容，另外，在其中硅與非硅區域具有基本共面的半導體表面的實施方案中，可顯著地促進后端處理中的光刻和互連工藝。而且，這種工藝可使得在硅CMOS制造設備中能夠實施整個工藝。由于后端處理技術對于硅CMOS制造設備可能是更先進的，所以該工藝會是有利的。由于硅CMOS前端處理溫度通常高于使III-V族器件中摻雜劑擴散最小化的溫度，所以所述制造工藝可促進硅和非硅(例如III-V族)器件的單片集成。因此，在某些實施方案中，當實施硅前端處理時，在該晶片中可不存在m-v族器件層。然而，ni-v族、鍺和/或硅-鍺掩埋單晶半導體層的熔解溫度可足夠高，以4吏得這些層能夠經受硅前端處理。而且，由于后端處理(例如，互連形成)通常具有比硅前端處理更低的熱衡算，因此任意III-V族器件層可容易經受住硅后端處理。這種單片集成半導體結構和用于形成這種結構相關的方法可用于單片集成硅器件(電子或光電子的)和III-V族和/或鍺器件(電子的和/或光電子的)。圖io說明根據一個實施方案的其中硅電子裝置與ni-v族發光器件(例如LED或激光二極管)單片集成的集成器件結構1000。可制造硅器件510 (例如硅CMOS、雙極晶體管和/或硅光電檢測器)以保持在多層晶片的第一區域810中，在第二區域820中的單晶半導體層120上可生長 m-V族發光器件520。在區域820中形成的發光器件可包括摻雜的垂直堆疊的III-V族層，從而形成p-n或p-i-n結構。層222也可包括有源層(例如，一個或多個量子阱)和布置在該有源層下方和上方的限制層。層222 的表面可包括M蓋層，如前所述。發光器件520的層222的頂部可通過互連410與硅器件510接觸和電互連。垂直的發光器件結構的另一側可通過金屬填充的通孔420接觸，其也可與硅器件510 (未顯示)相互連接。應該理解，這僅僅是一種類型的接觸方案并且可采用其它的接觸方案，在此所述的技術并不限于此。圖11說明根據一個實施方案的發光器件結構520'的截面圖。發光器件結構520，是集成器件結構1000的發光器件520的一個示例性實施例。發光器件520'包括單晶半導體層220，其可以是鍺層。層220可以是p+摻雜的，并且可作為發光器件的p-側。布置在半導體層220上的半導體層222 可包括發光器件限制層(confinementlayer)、覆層(cladding layer)、有源層和覆蓋層(cap layer)(例如，M蓋層)。層2M可包含p+摻雜33的砷化鎵層1102。在層1102上可布置底部p-型AlInGaP限制層1104。在底部限制層1104上可布置量子阱有源層1106。量子阱1106可以是未摻雜的并且由InGaP形成，從而由于周圍限制層的帶隙和/或帶隙偏移 (bandgap offset)而具有帶隙限制。可在有源層1106上布置頂部n-型 AlInGaP限制層1108。可在限制層1108上布置n+摻雜的砷化鎵層1110。在層1110上可布置n+摻雜的^蓋層1112。砷化鎵層1102和覆層1104和1108可摻雜約5xl017摻雜劑/cm3的劑量，覆層1104和1108可以具有約200 nm厚度，有源區1106可以具有約 22 nm厚度。砷化鎵層1110可用作電流擴M，并且可以具有約50 nm厚度并摻雜約lxlO"摻雜劑/cii^的劑量。硅包封層1112可以具有約80nm 厚度并且摻雜約lxlO"摻雜劑/cinS的劑量。或者，摻雜順序可相反以形成 n-p摻雜的異質結構，其中底層是n-摻雜的而表面層是p-摻雜的。發光器件520'可包括在v^蓋層1112上沉積的硅化物層1114和接觸金屬層1116。可布置接觸金屬層1116與互連410接觸。接觸金屬層1116 可仫^lft蓋發光器件表面的一部分，因此允許;5L^射通過^^蓋的區域。例如，從頂視圖的角度來觀察，接觸金屬層1116可具有環形幾何結構。發光器件520，可包括由于在鍺層220上沉積的鍺化物層1118和接觸金屬層 1120。在某些實施方案中，ni-v族異質結構和M蓋層在能夠沉積ni-v族和IV族材料的一個反應器系統(例如，MOCVD^JI器)中原位沉積。例如，使用低壓MOCVD(例如，托馬斯-斯瓦米封閉耦合的淋浴頭反應器) 可生長發光器件520'的III-V異質結構和覆蓋硅層。源物質可包括對于III 族元素的三甲基鎵(TMGa)、三甲基鋁(TMA1)和三甲基銦(TMIn)、對于V族元素的PH3和AsH3和對于珪的SiH4。二甲基鋅(DMZn )和B2H6 可用作p-型摻雜劑源和Si2H6可用作n-型摻雜劑源。載氣可包括氮氣。可在約650'C的溫度和約100托的壓力下進行沉積。可設定V/III比率為約83，用于發光器件層的沉積。應該理解發光器件520，僅僅是發光器件的半導體層結構的一個實施例。在某些實施方案中，發光器件可包含異質結構，而在其它的實施方案族，發光器件可包含均質結構。其它III-V材料可用來形成發射不同波長的光的發光器件結構，在此所述的技術不限于此。在發光器件520，中， AlInGaP層可以是與GaAs晶格匹配的 (AlxGaLX) 。.5In。.5P層(例如，x=0.3 )，其可用作可見光語的紅至綠區中的高亮度可見光發光器件的材料。圖12說明根據一個實施方案的在多層晶片如多層晶片IOO上單片集成的發光器件的頂視圖1200。例如，單片集成器件結構1000的發光器件520 可以制造為具有頂視圖1200。發光器件可包括絕緣區域230 (例如，隔離溝槽)，其可由任意適合的電絕緣材料如氧化物(例如，氧化硅)、氮化硅或其組合形成。發光器件可包括生長的阱1210,在其內部，可在多層初始晶片(例如，多層晶片100)的單晶半導體層(例如，層220和222)上外延生長發光器件異質結構(或均質結構)。發光器件可具有發光區域 1220，在發光器件有源區內產生的光可至少部分地從發光區域1220發射。發光器件可以任意適合的方式接觸。如頂視圖1200所示，第一金屬接觸 1230可通過接觸通孔1240接觸發光器件半導體結構的頂側，第二金屬接觸420可通過接觸通孔1250接觸發光器件半導體異質結構的底側。發光器件發光區域可具有任意適合的尺寸和形狀。在圖12所示的頂視圖中，發光器件發光區域是矩形或正方形的，但是也可使用其它的形狀，在此所述的技術不限于此。發光器件半導體區域的尺寸可由生長阱(grown well)的尺寸限定。如前所述，生長阱可如下形成從多層晶片100開始，除去(例如蝕刻)在發光器件(或其它的非硅器件或材料)可通過在暴露的單晶半導體層120上外延生長而形成的區域中的單晶半導體層140和絕緣體層130。因此，發光器件半導體區域的尺寸可由用于形成生長阱的光刻工藝所限定。在一個實施方案中，發光器件的發光區域小于約100x100 Hm2。由于發光區域由用以限定生長阱的光刻工藝的分辨率(例如，CMOS 特征長度光刻極限)，因此在某些實施方案中可限定發光器件發光區域小于約lxl nm2。可限定多個生長阱和因此分隔的發光器件，其中可通過隔離溝槽隔離一個或多個發光器件，如通過絕緣層230形成的那些。由于在此所述的技術不限于此，所以該隔離溝槽可具有任意適合的尺寸。在某些實施方案中，包括隔離溝槽和接觸層的^^發光器件單元的間距小于約100 nm。在某些實施方案中，當沒有采用發光器件半導體結構的選擇性外延沉積時，在生長阱的側壁(例如，絕緣側壁諸如介電側壁)附近生長的材料可以是多晶的。在這樣的實施方案中，在阱中的外延生長之后，可采用蝕刻工藝以除去在期望的發光區(例如，區域1220)之外的區域中生長的多晶半導體。應理解，如果形成發光器件的陣列，則陣列中的發光器件可共用相同的底部接觸(例如，接觸420)。而且，如圖12所示，頂接觸(例如，p-接觸)和/或頂接觸通孔可具有環形結構以促進電流擴散，同時還促i^UC 光器件的表面發光。在某些實施方案中，當陣列中發光器件的間距較小(例如，具有小于約20x20 jim2的發光區域)時，可將指狀頂接觸和/或健合墊輸出端(fan-out to bond-pads ))結合到發光器件陣列中。圖13說明根據一個實施方案，在多層晶片如多層晶片100上制造單片集成的發光器件的方法的實例。可采用潛在具有不同的異質結構和/或接觸方案的工藝，以在多層晶片上形成其它的非硅材料異質結構和/或器件。該工藝可包括提供多層晶片如多層晶片100。可在多層起始晶片100 的單晶硅層140上的多層晶片第一區域(區域141)中實施前端硅器件處理。可用光刻膠旋涂多層晶片，并在卯1C下預焙烘30分鐘。然后可用光刻掩模顯影和圖案化該光刻膠，以暴露其中將形成發光器件的多層晶片的區域。然后，可蝕刻多層晶片的單晶硅層140和絕緣層130，以暴露在指定用于制造發光器件陣列的區域中的下層單晶半導體層120。 4吏用正性光刻膠作為蝕刻掩模，電子回旋共振反應離子蝕刻(ECR-RIE )可用于干蝕刻單晶硅層140。工藝條件可包括SF6:02 (30:5sccm)的蝕刻化學品、30亳托的總壓、400 W的源功率和30 W的偏壓功率。使用相同的蝕刻掩模，可采用緩沖氧化物蝕刻(BOE)溶液以蝕刻絕緣層130。然后可使用與上述利用正性光刻膠作為蝕刻掩模相類似的ECRRIE 方法來隔離暴露的單晶半導體層120。可使用定時蝕刻以限定隔離溝槽 1320 (例如， 1 jim深)。與插入發光器件之下的反向偏壓p-n結掩^的溝槽可提供一維陣列的發光器件之間的電隔離，因此允許發光器件的兩維無源矩陣的操作。然后可在晶片上沉積共形PECVD氧化物(例如，1.2 nm 厚)。氧化物層可提供用于外延的模板和/或用氧化物層1330填充隔離溝槽1320。具有正性光刻膠作為蝕刻掩模的BOE溶液可用于蝕刻氧化物層中的生長阱，從而暴露出用于外延生長的下層單晶半導體層120。然后可清洗晶片以確保在生長(例如，MOCVD)之前清除所有光刻膠殘余物。除了一小時氧等離子體灰化工藝外，還可使用商品化的光刻膠剝離劑(例如，Fujifilm的Microstrip 2001 )，以制造用于生長發光器件半導體結構的晶片。圖13A顯示在MOCVD生長之前的圖案化的晶片200680046672.X說明書第19/30頁的一部分的截面示意圖。如圖13A所示，可用保護層1310來保護硅區域 141，硅區域141上可以已經制造有前端硅器件，保護層1310可由任意適合的材料層如氮化物、氧氮化物和/或氧化物形成。應該理解，單晶半導體層120可包含與他豫硅具有不同的晶格常數的任意半導體。在某些實施方案中，單晶半導體層120可包含可用于非硅異質結構生長的鍺層。在這樣的實施方案中，可利用鍺的生長前清洗，該清洗包括用10:1的DI:HF清洗15秒，隨后用H202清洗15秒，并然后用10:1 的DI:HF清洗15秒。在其中單晶半導體層120包含計劃用作生長層的其它材料的其它實施方案中，可使用本領域技術人員公知的其它適合的生長前清洗方法。該預清洗之后，可將圖案化的晶片裝ii^應器(例如，MOCVD 反應器)用于生長。在其中選捧生長條件以促進選捧性外延生長的實施方案中，在暴露的單晶半導體層120上可選擇性地生長單晶層，而在介電表面如生長阱側壁上沒有發生明顯的生長。如果實施非選擇性生長，可在任意絕緣層(例如，介電層)上和在靠近絕緣(例如，介電)側壁的生長阱中沉積多晶材料，同時可在生長阱的中心區內外延生長材料，如圖13B所示。雖然圖13B說明了在下層單晶層120上生長的特定異質結構，但是在此所述的技術不限于此，所以應該理解也可生長其它材料和/或異質結構。在生長之后，可使用氧化物硬掩模(例如，3000A厚的PECVD氧化物)保護在生長阱中沉積的單晶外延材料，并且可蝕刻任意的多晶材料。在其中生長層包括硅覆蓋層的實施方案中，可使用SF6/02等離子體干蝕刻該> ^^層。對于圖13B中說明的異質結構，可使用H3P04:H202:H20 (3 :1 :50 )溶液對頂部GaAs電流擴散層和底部GaAs緩沖層進行濕式化學蝕刻。HC1:H3P04: H20 ( 1:1:1 ) 溶液可用來蝕刻 AlGalnP/InGaP/AlGalnP堆疊體。在蝕刻完成之后，可使用BOE溶液剝去該氧化物硬掩模。如圖13C所示，然后可沉積共形氧化物層1340 (例如，3000 A厚的 PECVD氧化物)以隔離發光器件臺面(mesa)側壁。在后續處理步驟期間，側壁絕緣能防止頂部接觸金屬在臺面側壁處使發光器件p-n結短路，而且也可以防止在發光器件側壁處III-V族材料的暴露。然后可在氧化物中蝕刻頂部和底部接觸通孔(例如，使用BOE溶液)，以暴露用于形成后續歐姆接觸的^蓋層和單晶半導體層120。可在晶片上賊散沉積金屬接觸層(例如，500A Ti/ljim Al )，并圖案化(例如，使用DI: BOE (1000:15) 溶液和PAN蝕刻(77%磷酸、20%乙酸、3%硝酸))成為發光器件的頂部1350和底部1360接觸。該工藝然后可包括在非硅器件(例如，發光器件)的生長和制造期間除去用于保護硅前端的保護層1310。然后可實施硅后端處理以完成在區域141中的硅器件的制造。后端處理可包括在硅和非硅器件之間形成金屬互連。對上述工藝可進行各種改變，包括但不限于形成用于非硅器件的其它類型的異質結構，如用于非硅電子器件(例如，HEMT、 HBT、 MESFET)和/或光電子器件(光電檢測器、激光二極管)的異質結構，下面將進一步進行描述。而且，使用這種方法可形成任意數量的非硅器件，并且非硅器件可根據需要進行互連以形成單片集成的硅和非硅器件。圖14說明根據一個實施方案的包含與發光器件1452和珪光電檢測器1450單片集成的硅電子裝置1410的集成器件結構的頂視示意圖。這種集成器件結構可使用多層晶片如多層晶片100來形成。集成結構可具有在多層晶片的第一區域如圖10的區域810上形成的硅電子和光電子(例如，硅光電檢測器1450 )器件。可在單晶硅層(例如圖10的層141)上形成硅電子裝置1410和硅光電檢測器1450。在的多層晶片的區域中可形成發光器件1452，在所述區域中初始多層晶片的硅單晶層已經除去，由此暴露布置在單晶硅層下方并具有和私豫硅不同的晶格常數的單晶半導體層120。可在具有和他豫硅不同的晶格常數的暴露的單晶半導體層(例如，圖10 的層120 )上外延生長器件層，例如發光器件1452的異質結構層，如前所述。發光器件1452可以是包括有源區的LED，該有源區具有能在期望的波長或波長范圍內發光的材料，如適合的III-V族材料。可以以圖9所述方法外延生長發光器件1452的半導體結構層。圖14中顯示的頂視圖表示發光器件1452的頂部接觸半導體層1422。如前所述，頂部接觸半導體層1422可以是M蓋層，其可通過外延生長來沉積。發光器件1452的頂視圖也顯示了絕緣區域1423，其可包圍發光器件半導體材料，并將發光器件與其上可形成有硅電子裝置和/或光電子裝置的硅層相隔離。發光器件 1452還可包括可具有環狀幾何結構的頂部金屬接觸1402。頂部金屬接觸 1402可連接到可包含標準珪互連金屬的互連1401。該互連1401可提供與硅電子裝置1410的連接。發光器件1452的底部可通過互連1403進行接觸，38該互連1403可布置為與金屬填充的通孔接觸，所述通孔延伸通過絕緣層 1423并且接觸發光器件1452 (如圖10的橫截面所示)的底部半導體層。集成器件結構1400可包括可具有任意適合的光電檢測器器件結構的硅光電檢測器1450。在一個實施方案中，硅光電檢測器是橫向的p-n結和/或p-i-n結。這種結構可通it^選擇區域中注入p-型和n-型摻雜劑來形成。在另一個實施方案中，硅光電檢測器1450是通過注入p-型和/或n-型摻雜劑、和/或通iti^擇性外延生長形成的垂直硅光電檢測器。硅光電檢測器1450的p和n區(未顯示)可與互連1404和1405接觸，所述互連1404 和1405可提供珪光電檢測器1450和硅電子裝置1410之間的互連。珪電子裝置1410可包括珪CMOS、硅雙極晶體管、珪-鍺HBT、和 /或相關的電路元件如二極管、電阻器、電容器和/或感應器。硅電子裝置 1410可執行各種功能。硅電子裝置可為發光器件1452提供驅動功率。硅電子裝置1410也可響應于由iMt本發明中顯示的其它電路如提供距離顯示信號的外部電路所提供的信號來控制由發光器件提供的驅動功率。硅電子裝置1410可接收來自光電檢測器1450的可用于調節發光器件1452的控制的信號。作為替代或另外地，來自光電檢測器1450的信號可通過珪電子裝置中的數字電路處理并用于除了調節發光器件1452的控制之夕卜的目的。硅光電檢測器1450可用于實現各種功能。在一個實施方案中，硅光電檢測器1450可用于監測發光器件1452是否運行，并且由硅光電檢測器提供的信號可以提供給能相應地響應的硅電子裝置1410 (例如，如果發光器件1410出現故障，可開啟備用發光器件，和/或改變提供給發光器件1452 的驅動功率)。在另一個實施方案中，硅光電檢測器可用于光互連方案中和/或用于成像目的，如下進一步所述。圖15A-15B說明根據一個示例實施方案的單片集成的光學互連總線。集成器件系統1500可包含單片集成的硅電子裝置1510和1512,所述硅電子裝置1510和1512位于多層晶片如圖1中說明的多層晶片100的單獨區域中。硅電子裝置1510可與硅電子裝置1512通過光學互連總線1580 進行連接，及r之亦然，如圖15A所示。光學互連總線1580可包括與硅電子裝置1510電連接的光學iML器1582和與硅電子裝置1512電連接的光學收發器1584。光學互連總線可包括允許在光學JJtj良器1582和1584之間光通信的一個或多個波導。光學fct器1582可包括發光器件1552，發光器件1552可通過金屬互連由硅電子裝置1510控制。光學收發器1582還可包括與硅電子裝置1510互連的硅光電檢測器1550。光學收發器1584可包括通過互連與硅電子裝置1512電連接的發光器件1554。光學收發器1584還可包括通過金屬互連與硅電子裝置1512電連接的硅光電檢測器1556。可提供一個或多個波導1583用于光學iML器1582和1584之間的光通信。該一個或多個波導1583可包括布置為提供從光學i!UC器1554至硅光電檢測器1550的光通信通道的光學波導1570。光學波導1572可提供從發光器件1552至硅光電檢測器1556的光通信通道。光學互連總線1580使得能夠在硅電子設備1510和1512之間形成光通信。在操作期間，當硅電子裝置1510確定待傳iH^珪電子裝置1512的信息時，可為發光器件1552提供調制的驅動功率(例如，與待傳送的所需信息編碼)，從而產生可至少部分穿過波導1572并可被硅光電檢測器1556 檢測的光。可由珪光電檢測器1556提供輸出電信號至硅電子裝置1552，其進而可>^漠擬至數字域來處理信號。以此方式，具有編碼信息(例如，數字編碼)的信號可在多層晶片如多層晶片IOO的不同區域中的硅電子裝置之間進行光學通訊。類似地，硅電子裝置1512可調制提供給發光器件 1554的驅動功率，以將信號編碼。發光器件1554可發光，該光可至少部分地沿波導1570移動并且能被光電檢測器1550檢測。珪檢測器1550可提供輸出電信號至硅電子裝置1510，該硅電子裝置1510可將由硅光電檢測器1550提供的模擬電信號轉化為用于進一步處理的數字信號。當與硅電子裝置單片集成時，這種光學總線互連可促進芯片上i^巨離間隔的硅電子裝置(例如，硅數字CMOS電子裝置)之間的通信。雖然圖15A中說明的實施方案顯示了每個硅電子裝置區域(例如1510和1512 ) 具有一個發光器件和一個光電檢測器，但應該理解，多個發光器件和/或多個硅光電檢測器可電連接于一個硅電子裝置模塊(例如，硅電子裝置1510 或1512)。而且，不同的發光器件可具有不同的發射波長，這可能是由于對有源區使用具有不同帶隙的不同材料和/或是由于在有源區中不同尺寸的量子阱(例如，由此導致改變的量子P艮域和因此改變的發射波長)。作為替代或另外地，可使用時分和/或頻分復用設計以編碼通過光學總線1580 傳送的信息，這應該為本領域技術人員所理解。可在多層晶片如圖1中iJL明的多層晶片100上制造在圖15A的實施方案中說明的光學總線。圖15B說明這樣一個實施方案的截面圖，其中發光器件1552制造為橫向發光的發光器件，因此至少某些光是側向發射的，其進而可通過波導1572導至硅光電檢測器1556。光學波導1572 (和/或1570)可包括波導芯1575。光學波導還可包括波導覆層1574和1576。波導芯1575可比波導覆層1574和1576具有更大的折射率，由此為發光器件1552方式的光提供光學限制。波導芯1575 可包含氮化硅和/或氧氮化硅，波導覆層1574和/或1576可包含氧化硅。或者，波導芯1575可包含硅層，覆層1574和/或1576可包含折射率波導芯更小的任意材料，例如氧化硅和氧氮化硅和/或氮化硅。在某些實施方案中，波導芯1575由單晶硅層例如多層晶片100的單晶珪層140的一部分或全部來形成。可沉積和/或生長(例如，通過單晶珪層140的熱氧化)覆層 1574和/或1576，這為本領域技術人員所公知。圖16說明根據一個實施方案的與硅電子裝置單片集成的發光器件陣列的頂視示意圖；單片集成器件系統1600可包括發光器件1652、 1654...1656的陣列。發光器件1652、 1654...1656可分別通過互連1601、 1604...1606使得其頂部接觸與硅電子裝置1610電連接。發光器件1652、 1654...1656的底部接觸可電連接于互連1603，其進而可連接珪電子裝置、供給電壓源、或接地，在此所述的技術不限于此。硅電子裝置1610可用于控制供給發光器件1652、 1654...1656的驅動電流，并JLX光器件1652、 1654...1656可至少垂直地發射一些光。由于可使用光刻法限定發光器件之間的間距，并且因此發光器件的尺寸和/或發光器件之間的間距可以與所用光刻工藝的分辨率極限一樣小 (例如，小于20微米，小于10微米，小于1微米，小于0,5微米，小于0.25 微米，小于0.1微米)，所以發光器件的這種陣列(例如，LED)可用作高分辨率打印機桿(printer bar)。可使用多層初始晶片如圖1的多層晶片IOO來制造與硅電子裝置單片集成的發光器件陣列。發光器件和硅電子裝置可4吏用與圖9和10相關的所述工藝來集成。圖17說明根據一個實施方案的包括發光器件陣列、光電檢測器陣列和硅電子裝置的單片集成系統1700的頂視圖。集成系統1700可使用初始晶片如多層晶片IOO來制造，并且可以與圖14中說明的實施方案的結構相類似，其中發光器件與硅光電檢測器和硅電子裝置集成。單片集成系統 1700可包括發光器件1752、 1754...1756。發光器件的頂部接觸可通過互連 1701、 1704...1706與硅電子裝置1710電接觸。發光器件的底部接觸可電連接于互連1703，其進而可電連接于電源或接地，或者作為替代，可連接硅電子裝置1710。單片集成系統1700可包括硅光電檢測器1750 、1753…1755。硅光電檢測器可具有通過互連1702、1705...1707電連接于硅電子裝置1710 的終端。硅光電檢測器的另一個終端可電連接于互連1708，其進而可電連接于電源、地面或硅電子裝置1710。單片集成系統1700可用作圖像掃描儀，其中發光器件陣列1752可通過控制經過互連1701、 1704...1706由硅電子裝置1710供給的驅動功率來發光。由發光器件陣列發射的光照射在將被掃描和/或成像的圖像上，并 JL^射光可由光電檢測器1750、 1753...1755的陣列來檢測。光電檢測器可發射由于檢測的光所產生的電信號，其可通過互連1702、 1705...1707傳輸至電子裝置1710，電子裝置1710可處理該電信號并且實施圖象掃描操:作，此為本領域技術人員所公知。因此，發光器件陣列中單片集成的發光器件可用作照亮某個區域的局部光源，來自所述區域的光>^射可被硅光電檢測器(和/或III-V族光電檢測器)陣列檢測。通過移動集成的陣列，可僅僅使用一個單片集成元件來掃描表面(例如，成像)。單片集成系統700也可以用作可包含光電檢測器反饋控制的打印機桿(例如，打印引擎)。該打印機桿可利用發光器件發射的光在紙張上放電，因此允許將色粉選擇性地置于紙張的某些區域。除了光電檢測器1750、 1753...1755能檢測分別由發光器件1752、 1754...1756發射的至少一部分光之外，打印機桿能以類似于圖16的系統1600的方式操作。光電檢測器能夠對可傳輸至硅電子裝置1710的檢測的光進行響應而提供電信號，其進而可改變對檢測的光進行響應而提供給一個或多個發光器件的驅動電壓。這樣的反饋控制系統能保證發光器件正常運行并發射期望量的光，否則，硅電子裝置1710可改變發光器件的驅動電壓和/或激活并控制冗余的備用發光器件，以替代失效的發光器件。因此，與發光器件單片集成的硅光電檢測器(和/或III-V光電檢測器)可允許控制來自打印機引擎中的每個發光器件的光輸出。由于在非單片集成設計中光通量難于控制，因此這可以是有利的，并且每個打印點進而可具有不同的暗度水平。使用單片集成的硅 CMOS控制電路和光電檢測器，可以精確控制每個發光器件以發射所需通量的光子。雖然圖17的說明顯示了發光器件和光電檢測器的一個說明性的布置，但其它的結構也是可能的。而且，如果使用多個金屬化互連層(這可適用于CMOS工藝)，則金屬互連層1702、 1705...1707可分別布置在發光器件1752、 1754...1756上。這種結構可允許封裝密度增加，并且因此增加發光器件陣列和/或光電檢測器矩陣的分辨率。應理解，可改變具有發光器件的一維陣列的實施方案，從而包括發光器件的區域(例如二維陣列)和/或光電檢測器陣列(例如，光電檢測器的二維陣列)。這種系統可作為打印機區域和/或掃描儀區域，在此所述的技術不限于此。圖18說明根據一個實施方案的單片集成系統1800的頂視圖，該單片集成系統1800包含與硅電子裝置單片集成的發光器件的二維陣列。單片集成系統1800可如下制造使用初始多層晶片如多層晶片100，并JL良光器件半導體結構可在多層晶片100的單晶半導體層120上外延生長。單片集成系統1800可包括多個發光器件的行，每行包括多個發光器件。在圖 18說明的實施方案中，第一行包括發光器件1852、 1854...1856。第二行包括發光器件1862、 1864...1866。發光器件的其他行可連續布置，其中發光器件的末行包括發光器件1872、 1874...和1876。單片集成系統1800可包括可電連接于發光器件陣列的硅電子裝置 1810和/或1811。硅電子裝置1810和/或1811可用作發光器件兩維陣列的驅動電路和/或多路復用尋址電路。在一個實施方案中，行互連1803、 1804...1805可用作電連接于發光器件的底部接觸的行互連。互連1806、 1807...和1808可用作電連接于發光器件的頂部接觸的列互連。應該理解，行和列互連可被絕緣層分隔以確保行和列互連沒有接觸。這種互連結構可提供二維陣列的發光器件的行和列尋址。與硅控和/或復合電路(例如硅電子裝置1810和/或1811)單片集成的發光器件二維陣列可用作打印機區域和/或作為微型顯示器。發光器件二維陣列的每個發光器件可用作微型顯示器和/或打印機區域中的像素。或者，多個發光器件可與一個4象素關聯。在某些實施方案中，與一個像素關聯的多個發光器件可發射不同波長的光(例如紅色、綠色和藍色)。光學系統可與微型顯示器相關聯并布置在發光器件上以放大微型顯示器的尺寸，使得其可被人眼所觀察到。由于利用硅光刻工藝能制造非常小的發光器件，因此以此方式可制it^低成本的顯示器。小的尺寸可涉及成本，由于每單位面積的工藝和材料成本會是相對固定的，所以縮小顯示器可顯著降低成本。對于極高亮度的應用如投影顯示器，發光器件可包含表面發射激光(例如垂直空腔表面發射激光器)。在另外的一些實施方案中，覆蓋區域的光電檢測器陣列(例如，形成二維陣列)可以與覆蓋區域的發光器件(例如，形成二維陣列)相互分散。因此，使用這樣的單片集成系統能實施區域印刷和掃描。能掃描整個區域而無需移動部件，并且能對全部區域或頁面實施印刷曝光(例如，如果能將發光器件陣列制造得足夠大或使用光學系統進行放大)。在其它的一些實施方案中，單片集成系統包括高分辨率的發光器件陣列，其可用作可編程的光刻系統的曝光源。在這樣的系統中，可用光刻膠來涂敷將處理的晶片，并且可使用包含高分辨率發光器件陣列的單片集成系統來啄光晶片。發光器件可由集成硅電子裝置驅動，該集成硅電子裝置可基于至少部分可編程的指令來激活發光器件。可編程的指令可基于限定應該曝光的區域的掩 #格(mask files )來獲得，由此限定應該激活的發光器件。因此，這種單片系統可用作大-特征尺寸電子裝置的可編程"光刻"系統，而^5l僅受到發光器件陣列(例如，二維陣列)的間距限制。例如，由0.25微米的發光器件形成的發光器件陣列可用于實施柵極長度大于或等于約0.5微米的硅電路的光刻曝光。在其它的一些實施方案中，硅電子裝置與二維陣列發光器件的單片集成能力允許制造硅微處理器，該硅微處理器與包含多個發光器件的微型顯示器單片集成。微型顯示器可具有高的分辨率，因為每個發光器件可具有J4Ui受限于所用光刻工藝的最小特征尺寸的尺寸。這種系統可用作具有集成微型顯示器的芯片-上-計算機。圖19說明單片集成系統1800的橫截面。橫截面1900說明單片集成系統1800的兩個發光器件1872和1874的橫截面。箭頭表示來自發光器件的發光。該橫截面還說明行互連1805和列互連(1806和1807)通過絕緣層1885而電隔離。絕緣層1885可包^意適合的絕緣材料，包括但不限于氧化硅、氮化珪和/或氧氮化珪。該橫截面還說明了布置在金屬層1805 和珪層141之間的絕緣層1850。如在本發明中所述的其它實施方案中，互連可包含一個或多個金屬層，在此所述的技術不限于此。圖20說明根據一個實施方案的單片集成系統2000的頂視圖，該單片集成系統2000包括發光器件陣列、光電檢測器陣列和硅電子裝置.可使用多層初始晶片如多層晶片100制it單片集成系統2000，并且可在多層晶片100的單晶硅層140上制造硅電子裝置和光電檢測器。如前所述，可通過在單晶半導體層120上外延生長異質結構層制逸t光器件陣列。44單片集成系統2000可包括像素陣列(例如，二維陣列)，其中每一個像素可包含一個或多個發光器件和一個或多個光電檢測器。為了清楚，在圖20中僅僅顯示了用于一個4象素的發光器件和互連，然而應理解，可布置任何數量的像素以形成像素陣列。在圖20所示的實施方案中，像素20卯可包含發光器件2052-9，然而應理解，在像素中可包含任意數量的發光器件。在某些實施方案中，每個像素可包含具有不同發射波長如紅色、綠色和藍色的發射波長的發光器件。像素20卯可還包含一個或多個光電檢測器如光電檢測器2063。可提供用于發光器件的行和列尋址互連以及用于光電檢測器的行和列尋址互連，由此允許將任意一個發光器件和/或任意一個光電檢測器可選擇性地電連接于珪電子裝置2010和/或2011。在系統2000的操作期間，每個像素內部的光電檢測器可檢測由像素內部激活的一個或多個周圍發光器件所發射的至少一部分光。光電檢測器可提供輸出信號，通過行和列尋址線路經過硅電子裝置2010和/或2011可接收該輸出信號。硅電子裝置2010和/或2011可使用光電檢測器信號來確定發光器件是否正常運行，和/或調節提供給一個或多個發光器件的驅動功率或激活每個像素內部的冗余的備用發光器件。因此，如果像素內部的發光器件失效，可激活像素內部冗余的發光器件以替代失效的發光器件。這種系統可提供超靜定性并且因此延長單片集成系統2000的壽命如前所述，這種集成系統可用作打印機陣列和/或微型顯示器。微型顯示器可與硅微處理器電子裝置單片集成，由此使得芯片上計算機成為可能。圖21說明根據一個實施方案的包括至少一個硅光電檢測器和至少一個非硅光電檢測器的單片集成系統2100的截面圖。使用初始多層晶片如多層晶片100制造單片集成系統2100。在單晶珪層141上可形成至少一個硅光電檢測器2150，使得>^基光電檢測器2150包括在單晶珪層141中形成的有源區。單片集成系統2100可包括至少一個包含有源區的非硅光電檢測器，該有源區包含單晶半導體層222的至少一部分。通過在和弛豫硅具有不同晶格常數的單晶半導體層120上外延生長III-V族、鍺和/或硅-鍺層或其組合，可形成光電檢測器2115。在某些實施方案中，非硅光電檢測器2115 包含具有III-V族材料層的有源區。在一個實施方案中，非-硅光電檢測器包含具有鍺層和/或硅-鍺層的有源區。該非-硅光電檢測器可包含適當的摻雜劑如p-n垂直的摻雜劑分布或p-i-n垂直的摻雜劑分布，這些分布可在層45220和222的外延生長期間通過原位摻雜來形成。在一個實施方案中，非硅光電檢測器是通過在層202中的具有橫向限定的區域注入p摻雜劑和/ 或n摻雜劑來形成的橫向光電檢測器。在包含垂直的非硅光電檢測器的實施方案中，金屬填充的通孔2120可提供與形成光電檢測器2115的半導體結構底部區域的接觸。或者，如果非-硅光電檢測器是橫向的光電檢測器，表面接觸可用于接觸光電檢測器的n-側和p-側區域二者。單片集成系統2100還可包括珪電子裝置2110，其可通過互連2152 接收來自硅光電檢測器2150的輸出信號和/或通過互連2112來自非珪光電檢測器2115的輸出信號。根據預定應用的需要，硅電子裝置2110可處理所接收的信號并輸出信號。如前所述，硅電子裝置可包括可用于處理和/ 或數字性處理來從硅和/或非硅光電檢測器接收的信號的電子裝置(例如 CMOS,雙極晶體管)。在某些實施方案中，在多層晶片如多層晶片100上可以單片集成硅和非硅光電檢測器的陣列。這種硅和非硅光電檢測器陣列可用于檢測在電磁波鐠的不同波長范圍內的光。在一個實施方案中，硅光電檢測器可具有與非硅光電檢測器有源區中的材料不同的帶隙，因此硅和非硅光電檢測器將對不同的波長區域敏感。在某些實施方案中，在多層晶片上制造的這種單片集成系統可用于通過使用單片集成芯片在多波長范圍內提供成#>的成像應用(例如，照相機芯片)。圖22說明根據一個實施方案的包含硅電子裝置和非硅電子裝置的單片集成系統2200的截面圖。使用初始多層晶片如多層晶片100制造單片集成系統2200。可在單晶硅層141上制造珪電子裝置2210。可在單晶半導體層222上制造非硅電子裝置2290。珪電子裝置2210可包括珪MOSFET 如NMOS、 PMOS和其組合，如硅CMOS。珪電子裝置2110可包括珪雙極晶體管、硅二極管、電阻器、電容器和/或感應器。非硅電子裝置22卯可包括III-V族HBT、 HEMT和/或MESFET。非硅電子裝置22卯可包括鍺和/或珪-鍺基電子器件如鍺和/或硅省FET。作為替代或另外地，非硅電子裝置可包括硅-HBT。硅電子設備2210和非硅電子設備22卯可通過互連2215來互連。在某些實施方案中，互連2215 可以是用于接觸硅的金屬互連。這種互連與硅電子裝置和非硅電子裝置區域均可兼容。在某些實施方案中，可用^A蓋層ilL菱蓋單晶半導體層222，以有利于將晶片再次引入硅制造設備和/或接觸使用硅硅化金屬的非硅器件。如前在圖9的工藝說明中所述，在實施硅電子裝置2210的前端處理之后，可外延生長非硅電子裝置材料222 (和220)。在層222 (和220) 的外延生長之后，通過在層222的表面生長硅覆蓋層可將晶片再次引入硅制造設備，以有利于硅器件和/或非硅器件的后端處理。在這種后端處理期間，可形成硅和非硅電子裝置之間的互連2215。可使用單片集成器件系統2200，從而能夠制造具有硅模擬和/或硅數字電路的單片集成的III-V族模擬器件。這種器件集成可允許制造單片集成通信電路，其中III-V族(例如，GaAs、 GaN )功率放大器和/或III-V 族模擬電路可與能夠提供數字處理能力和可用于改善III-V族器件性能的硅電路單片集成。在某些實施方案中，通過補償III-V族器件之間的性能變化，單片集成硅電路可改善III-V族器件的性能。III-V族器件的硅補償可涉及使用珪邏輯電路以補償III-V族器件電性能的變化(variation)(例如，其可能是由于器件之間的工藝變化導致的變化)。因此，能4吏用本發明中所述技術可制造單片集成通信芯片。在典型 RF(或光學系統)中，III-V族器件可用作通信系統的前端，與電磁波相互作用并且將模擬信號轉譯成數字信號。當使用III-V族電路和器件時，通常將單獨的芯片引入包含III-V族芯片和硅片的芯片組中。當前，通常使用單獨的制itl^設備來制造III-V族芯片。使用本發明中所述技術， III-V族HEMT、 HBT、雙級晶體管和/或MESFET能與硅CMOS技術單片集成，由此使得單芯片通信技術方案成為可能。通過產生單芯片技術方案，能降低使用的功率并可增加帶寬，因此提高了性能而同時降低了成本。在某些實施方案中，能夠以和目前在III-V族器件制造:i殳備中相同的方式來制造III-V族器件。在其它的一些實施方案中，當將硅工藝引入硅制造設備時，珪工藝可用于替代專業化的III-V族處理。單芯片技術方案使得芯片上移動電話和/或芯片上計算機成為可能。由于本發明中所述技術能夠使得在單芯片上單片集成功率放大器、III-V族收發器電路、微型顯示器和/或硅邏輯電路成為可能，因此可制造完全集成的芯片上移動電話和/或芯片上計算機。對于某些實施方案，對于低端應用，可以預期使用本發明中所述技術制造的芯片上移動電話和/或芯片上計算機可能僅需要約$1-$10的制造費用。本發明的應用不限于所描述的或在附圖中i兌明的元件的結構和布置細節。本發明能夠具有其它的實施方案并以各種方式實現或實施。而且，的。"包含"、"包括"或"具有"、"含有"、"涉及"及其在本發明中的變體旨在包含其后所列的事項和其等同物以及另外的事項。本發明中使用的術語"布置、處理(disposing)"旨在包括制造層、結構或器件的任意方法。這樣的方法可包含而不限于沉積(例如，外延生長、化學氣相沉積、物理沉積)和晶片接合。因此，已經描述了本發明的至少一個實施方案的幾個方面，但M 理解本領域技術人員易于作出各種變更、改變和改進。這樣的變更、改變和改進構成本公開的一部分，并且在本發明的精神和范圍內。因此，上述說明和附圖僅僅是示例性的。48
權利要求
1.一種半導體結構，包括硅襯底；布置在所述硅襯底上的第一單晶半導體層，其中所述第一單晶半導體層具有與弛豫硅的晶格常數不同的晶格常數；布置在第一區域中的所述第一單晶半導體層上的絕緣層；布置在所述第一區域中的所述絕緣層上的單晶硅層；和布置在第二區域中而不在所述第一區域中的所述第一單晶半導體層的至少一部分上的第二單晶半導體層，其中所述第二單晶半導體層具有與所述弛豫硅的晶格常數不同的晶格常數。
2. 根據權利要求1所述的半導體結構，其中所述第二單晶半導體層具有與所述第一單晶層的組成不同的組成。
3. 根據權利要求1所述的半導體結構，其中所述第二單晶半導體層布置為與所述第一單晶半導體層的所述至少一部分接觸。
4. 根據權利要求l所述的半導體結構，其中所述第二單晶半導體層的上表面與所述單晶硅層的上表面M本上共面的。
5. 根據權利要求1所述的半導體結構，其中所述第二單晶半導體層包括 III-V族半導體層。
6. 根據權利要求5所述的半導體結構，還包括在所述III-V族半導體層上布置的硅層。
7. 根據權利要求6所述的半導體結構，其中所i^層布置為與所述III-V 族半導體層接觸。
8. 根據權利要求1所述的半導體結構，其中所述單晶硅層包括扭豫硅層。
9. 根據權利要求1所述的半導體結構，其中所述單晶硅層包括應變硅層。
10. 根據權利要求l所述的半導體結構，其中所述絕緣層包括氧化物層。
11. 根據權利要求10所述的半導體結構，其中所述氧化物層包括氧化硅。
12. 根據權利要求1所述的半導體結構，還包括布置在所i^襯底之上并且在所述第一單晶半導體層之下的第二絕緣層。
13. 根據權利要求1所述的半導體結構，其中所述第一單晶半導體層包括至少兩個單晶半導體，所述至少兩個單晶半導體層彼此疊置并且具有彼此不同且與他豫硅的晶格常數不同的晶格常數。
14. 根據權利要求13所述的半導體結構，其中所述至少兩個單晶半導體層包括鍺層和InP層。
15. 根據權利要求13所述的半導體結構，其中所述至少兩個單晶半導體層包括鍺層和GaN層。
16. 根據權利要求13所述的半導體結構，其中所述至少兩個單晶半導體層包含GaAs和InP層。
17. 根據權利要求13所述的半導體結構，其中所述至少兩個單晶半導體層包含GaAs層和GaN層。
18. 根據權利要求1所述的半導體結構，其中所述第一單晶半導體層包括鍺層。
19. 根據權利要求18所述的半導體結構，其中所述第一單晶半導體層還包括布置在所述鍺層之下的硅-鍺漸變層。
20. 根據權利要求18所述的半導體結構，還包括布置在所述硅襯底之上和所述鍺層之下的第二絕緣層。
21. 根據權利要求20所述的半導體結構，其中所述鍺層布置為與所述第二絕緣層接觸。
22. 根據權利要求1所述的半導體結構，其中所述第一單晶半導體層包括
23. 根據權利要求22所述的半導體結構，其中所述第一單晶半導體層還包括布置在所述硅-鍺層之下的硅-鍺漸變層。
24. 根據權利要求22所述的半導體結構，還包括布置在所i^襯底之上和在所述硅-鍺層之下的第二絕緣層。
25. 根據權利要求24所述的半導體結構，其中所述硅-鍺層布置為與所述第二絕緣層接觸。
26. 根據權利要求l所述的半導體結構，其中所述第一單晶半導體層包括 III-V族半導體層。
27. 根據權利要求26所述的半導體結構，其中所述III-V族半導體層包括 GaN層。
28. 根據權利要求26所述的半導體結構，其中所述III-V族半導體層包括 GaAs層。
29. 根據權利要求26所述的半導體結構，其中所述第一單晶半導體層還包括布置在所述III-V族半導體層之下的鍺層。
30. 根據權利要求26所述的半導體結構，其中所述第一單晶半導體層還包括布置在所述III-V族半導體層之下的硅-鍺層。
31. 根據權利要求26所述的半導體結構，其中所述第一單晶半導體層還包括布置在所述III-V族半導體層之下的硅-鍺漸變層。
32. 根據權利要求1所述的半導體結構，其中所述硅襯底具有至少150亳米的直徑。
33. 根據權利要求1所述的半導體結構，其中所^襯底具有至少200毫米的直徑。
34. —種形成半導體結構的方法，所述方法包括提供硅襯底；在所述硅襯底上布置第一單晶半導體層，其中所述第一單晶半導體層具有與私M的晶格常數不同的晶格常數；在第一區域中的所述第一單晶半導體層上布置絕緣層；在所述第一區域中的所述絕緣層上布置單晶硅層；和在第二區域中的所述第一單晶半導體層的至少一部分上布置第二單晶半導體層，其中在所述第一區域中不存在所述第二單晶半導體層，并且其中所述第二單晶半導體層具有與他豫硅的晶格常數不同的晶格常數。
35. 根據權利要求34所述的方法，其中所述第二單晶半導體層具有與所述第一單晶層的組成不同的組成。
36. 根據權利要求34所述的方法，其中在所述絕緣層上布置所述單晶硅層包括提供包括施主襯底和布置在基本全部所逸逸主襯底上的上覆單晶硅層的施主晶片，其中所述上覆單晶硅層包含所述第一區域中的所述單晶硅層；提供包括所i^襯底的處理晶片，所i^襯底具有布置在其上的所述第一單晶半導體層；和晶片掩^所述施主晶片和所述處理晶片，其中在晶片M之后形成晶片的M對，使得所述單晶硅層和所述第一單晶半導體層布置在所述硅村底和所述施主襯底之間。
37. 根據權利要求36所述的方法，其中在所述第一單晶半導體層上布置所述絕緣層包括在所述晶片M之前，在所述處理晶片的所述第一單晶半導體層基本全部上布置上覆絕緣層。
38. 根據權利要求36所述的方法，其中在所述第一單晶半導體層上布置所述絕緣層包括在所述晶片M之前，在所述施主晶片的所述上覆單晶硅層基本全部上布置上覆絕緣層。
39. 根據權利要求37或38所述的方法，還包括在晶片M之后，除去所述施主襯底以暴露所述上覆單晶珪層。
40. 根據權利要求39所述的方法，還包括通過除去所述第二區域中的所述上覆單晶硅層的一部分和所述第二區域中的所述上覆絕緣層的一部分，由此暴露所述第二區域中的所述第一單晶半導體層，從而限定所述第二區域。
41. 根據權利要求40所述的方法，其中在所述第二區域中的所述第一單晶半導體層的所述至少一部分上布置所述第二單晶半導體層包括在所述第二區域中的所述第一單晶半導體層的所述至少一部分上外延沉積所述第二單晶半導體層。
42. 根據權利要求41所述的方法，其中所述第二單晶半導體層的上表面與所述單晶硅層上表面是基本上共面的。
43. 根據權利要求41所述的方法，其中所述第二單晶半導體層包括III-V 族半導體層。
44. 根據權利要求43所述的方法，還包括在所述III-V族半導體層上沉積娃層o
45. —種半導體結構，包括硅襯底；布置在所述硅襯底上的第一單晶半導體層，其中所述第一單晶半導體層具有與弛豫法的晶格常數不同的晶格常數；布置在所述第一區域中的所述第一單晶半導體層上的單晶硅層；和布置在第二區域中而不在所述第一區域中的所述第一單晶半導體層的至少一部分上的第二單晶半導體層，其中所述第二單晶半導體層具有與弛豫硅的晶格常數不同的晶格常數。
46. 4艮據權利要求45所述的結構，還包括布置在所述單晶硅層和所述第一單晶半導體層之間的在所述第一區域中的層。
47. 根據權利要求46所述的結構，其中布置在所述單晶硅層和所述第一單晶半導體層之間的在所述第一區域中的所述層是非絕緣層。
48. 根據權利要求46所述的結構，其中布置在所述單晶硅層和所述第一單晶半導體層之間的在所述第一區域中的所述層是絕緣層。
49. 根據權利要求45所述的結構，其中所述第二單晶半導體層的至少一部分具有與所述第一單晶層的組成不同的組成。
50. —種單片集成的半導體器件結構，包括珪襯底；布置在所述硅襯底上的第一單晶半導體層，其中所述第一單晶半導體層具有與弛豫硅的晶格常數不同的晶格常數；布置在第一區域中的所述第一單晶半導體層上的絕緣層；布置在所述第一區域中的所述絕緣層上的單晶硅層；至少一個包括元件的砼基電子器件，所述元件包含至少一部分所述單晶桂層;布置在第二區域中而不在所述第一區域中的所述第一單晶半導體層的至少一部分上的第二單晶半導體層，其中所述第二單晶半導體層具有與所述他豫硅的晶格常數不同的晶格常數；和至少一個包括有源區的III-V族發光器件，所述有源區包含至少一部分所述第二單晶半導體層。
51. 根據權利要求50所述的結構，其中所述第二單晶半導體層具有與所述第一單晶層的組成不同的組成。
52. 根據權利要求50所述的結構，其中所述至少一個a電子器件包括金屬氧化物半導體場效應晶體管。
53. 根據權利要求50所述的結構，其中所述至少一個III-V族發光器件包括發光二極管。
54. 才艮據權利要求50所述的結構，其中所述至少一個III-V族發光器件包括多個發光二極管。
55. 根據權利要求54所述的結構，其中所述多個發光二極管布置為一維陣列。
56. 根據權利要求54所述的結構，其中所述多個發光二極管布置為二維陣列。
57. 根據權利要求56所述的結構，其中所述二維陣列覆蓋矩形區域。
58. 根據權利要求50所述的結構，還包括將至少一個珪基電子器件和所述至少一個III-V族發光器件連接的電互連。
59. 根據權利要求58所述的結構，其中所述至少一個硅基電子器件配置為驅動所述至少一個III-V ;^L光器件。
60. 根據權利要求50所述的結構，還包括至少一個包含有源區的珪基光電檢測器，所述有源區包含至少一部分所述單晶硅層。
61. 根據權利要求50所述的結構，還包括布置在所述至少一個III-V^L 光器件和所述至少一個硅基光電檢測器之間的光學波導，所述光學波導配置為將由所述至少一個in-v發光器件發射的光引導至所述至少一個a光電檢測器。
62. 根據權利要求50所述的結構，其中所述第二單晶半導體層布置為與所述第一單晶半導體層的所述至少一部分接觸。
63. 根據權利要求50所述的半導體結構，其中所述第二單晶半導體層的上表面與所述單晶硅層的上表面是基本上共面的。
64. 根據權利要求50所述的半導體結構，其中所述第二單晶半導體層包括 III-V族半導體層。
65. 根據權利要求64所述的半導體結構，還包括布置在所述III-V族半導體層上的硅層，其中所述硅層布置為與所述III-V族半導體層接觸。
66. 根據權利要求50所述的半導體結構，其中所述單晶硅層包括扭豫硅層。
67. 根據權利要求50所述的半導體結構，其中所述單晶硅層包括應變硅層。
68. 根據權利要求50所述的半導體結構，還包括布置在所述硅襯底之上并且在所述第一單晶半導體層之下的第二絕緣層。
69. 根據權利要求50所述的半導體結構，其中所述第一單晶半導體層包括至少兩個單晶半導體，所述至少兩個單晶半導體彼此疊置并且具有彼此不同且與他豫硅的晶格常數不同的晶格常數。
70. 根據權利要求69所述的半導體結構，其中所述至少兩個單晶半導體層包括鍺層和InP層。
71. 根據權利要求69所述的半導體結構，其中所述至少兩個單晶半導體層包括鍺層和GaN層。
72. 根據權利要求69所述的半導體結構，其中所述至少兩個單晶半導體層包括GaAs層和InP層。
73. 根據權利要求69所述的半導體結構，其中所述至少兩個單晶半導體層包括GaAs層和GaN層。
74. 根據權利要求50所述的半導體結構，其中所述第一單晶半導體層包括鍺層。
75. 根據權利要求74所述的半導體結構，其中所述第一單晶半導體層還包括布置在所述鍺層之下的硅-鍺漸變層。
76. 根據權利要求74所述的半導體結構，還包括布置在所述硅襯底之上并且在所述鍺層之下的第二絕緣層。
77. 根據權利要求27所述的半導體結構，其中所述鍺層布置為與所述第二絕緣層接觸。
78. 根據權利要求50所述的半導體結構，其中所述第一單晶半導體層包括娃瞧錯層o
79. 根據權利要求78所述的半導體結構，其中所述第一單晶半導體層還包含布置在所ii^-鍺層之下的硅-鍺漸變層。
80. 根據權利要求78所述的半導體結構，還包括布置在所述硅襯底之上并且在所述硅-鍺層之下的第二絕緣層。
81. 根據權利要求80所述的半導體結構，其中所i^-鍺層布置為與所述第二絕緣層接觸。
82. 根據權利要求50所述的半導體結構，其中所述第一單晶半導體層包括 III-V族半導體層。
83. 根據權利要求82所述的半導體結構，其中所述III-V族半導體層包括 GaN層。
84. 根據權利要求82所述的半導體結構，其中所述III-V族半導體層包括 GjiAs層。
85. 根據權利要求82所述的半導體結構，其中所述第一單晶半導體層還包括布置在所述III-V族半導體層之下的鍺層。
86. 根據權利要求82所述的半導體結構，其中所述第一單晶半導體層還包包括布置在所述III-V族半導體層之下的硅-鍺層。
87. 根據權利要求82所述的半導體結構，其中所述第一單晶半導體層還包括布置在所述III-V族半導體層之下的珪-鍺漸變層。
88. 根據權利要求50所述的半導體結構，其中所述硅襯底具有至少150毫米的直徑。
89. 根據權利要求50所述的半導體結構，其中所^襯底具有至少200毫米的直徑。
90. 一種形成單片集成半導體器件結構的方法，所述方法包括提供硅襯底；在所i^襯底上布置第一單晶半導體層，其中所述第一單晶半導體層具有與掩豫硅的晶格常數不同的晶格常數；在第一區域中的所述第一單晶半導體層上布置絕緣層；在所述第一區域中的所述絕緣層上布置單晶珪層；形成至少一個包括元件的硅基電子器件，所^it件包含至少一部分所述單晶珪層；在第二區域中而不在所述第一區域中的所述第一單晶半導體層的至少一部分上布置第二單晶半導體層，其中所述第二單晶半導體層具有與所述他泉法的晶格常數不同的晶格常數；和形成至少一個包括有源區的III-V氣良光器件，所述有源區包含至少一部分所述第二單晶半導體層。
91. 一種單片集成的半導體器件結構，包含珪襯底；布置在所述硅襯底上的第一單晶半導體層，其中所述第一單晶半導體層具有與弛豫硅的晶格常數不同的晶格常數；布置在第一區域中的所述第一單晶半導體層上的單晶硅層；至少一個包括元件的硅基電子器件，所述元件包含至少一部分所述單晶娃層;布置在第二區域中而不在所述第一區域中的所述第一單晶半導體層的至少一部分上的第二單晶半導體層，其中所述第二單晶半導體層具有與所述他豫硅的晶格常數不同的晶格常數；和至少一個包括有源區的ni-v波吏光器件，所述有源區包含至少一部分所述第二單晶半導體層。
92. 根據權利要求91所述的半導體結構，還包括布置在所述單晶珪層和所述第一單晶半導體層之間的在所述第一區域中的層。
93. 根據權利要求92所述的半導體結構，其中布置在所述單晶硅層和所述第一單晶半導體層之間的在所述第一區域中的所述層是非絕緣層。
94. 根據權利要求92所述的半導體結構，其中布置在所述單晶硅層和所述第一單晶半導體層之間的在所述第一區域中的所述層是絕緣層。
95. 根據權利要求91所述的半導體結構，其中所述第二單晶半導體層的至少一部分具有與所述第一單晶層的組成不同的組成。
96. —種單片集成的半導體器件結構，包括珪襯底；布置在所述硅襯底上的第一單晶半導體層，其中所述第一單晶半導體層具有與私泉法的晶格常數不同的晶格常數；布置在第一區域中的所述第一單晶半導體層上的絕緣層；布置在第一區域中的所述絕緣層上的單晶硅層；至少一個包括有源區的歧基光電檢測器，所述有源區包含至少一部分所述單晶硅層；布置在第二區域中而不在所述第一區域中的所述第一單晶半導體層的至少一部分上的第二單晶半導體層，其中所述第二單晶半導體層具有與所述他豫硅的晶格常數不同的晶格常數；和至少一個包括有源區的非硅光電檢測器，所述有源區包含至少一部分所述第二單晶半導體層。
97. 根據權利要求96所述的半導體結構，其中所述第二單晶半導體層具有與所述第一單晶層的組成不同的組成。
98. 根據權利要求96所述的半導體結構，還包括至少一個包含元件的g 電子器件，所述元件包含至少一部分所述單晶硅層。
99. 根據權利要求98所述的結構，其中所述至少一個硅基電子器件包括金屬氧化物半導體場效應晶體管。
100. 根據權利要求98所述的半導體結構，還包括將所述至少一個珪基電子器件與所述至少一個硅基光電檢測器和所述至少一個非硅光電檢測器連接的電互連，使得所述至少一個砼基電子器件配置為接收來自所述至少一個硅基光電檢測器和所述至少一個非硅光電檢測器的光檢測信號。
101. 根據權利要求96所述的結構，其中所述第二單晶半導體層布置為與所述第一單晶半導體層的所述至少一部分接觸。
102. 根據權利要求96所述的半導體結構，其中所述第二單晶半導體層的上表面與所述單晶硅層的上表面U本上共面的。
103. 根據權利要求96所述的半導體結構，其中所述第二單晶半導體層包括III-V族半導體層。
104. 根據權利要求103所述的半導體結構，還包括布置在所述III-V族半導體層上的硅層。
105. 根據權利要求104所述的半導體結構，其中所^:層布置為與所述 III-V族半導體層接觸。
106. 根據權利要求96所述的半導體結構，其中所述單晶珪層包括他M 層。
107. 根據權利要求96所述的半導體結構，其中所述單晶珪層包括應變硅層。
108. 根據權利要求96所述的半導體結構，還包括布置在所M襯底之上并且在所述第一單晶半導體層之下的笫二絕緣層。
109. 根據權利要求96所述的半導體結構，其中所述第一單晶半導體層包括至少兩個單晶半導體層，所述至少兩個單晶半導體層彼此疊置并且具有彼此不同且與他豫硅的晶格常數不同的晶格常數。
110. 根據權利要求109所述的半導體結構，其中所述至少兩個單晶半導體層包括鍺層和InP層。
111. 根據權利要求109所述的半導體結構，其中所述至少兩個單晶半導體層包含鍺層和GaN層。
112. 根據權利要求109所述的半導體結構，其中所述至少兩個單晶半導體層包含GaAs層和InP層。
113. 根據權利要求109所述的半導體結構，其中所述至少兩個單晶半導體層包含GaAs層和GaN層。
114. 根據權利要求96所述的半導體結構，其中所述第一單晶半導體層包括錯層。
115. 根據權利要求114所述的半導體結構，其中所述第一單晶半導體層還包括布置在所述鍺層之下的硅-鍺漸變層。
116. 根據權利要求114所述的半導體結構，還包括布置在所i^襯底之上并且在所述鍺層之下的第二絕緣層。
117. 根據權利要求116所述的半導體結構，其中所述鍺層布置為與所述第二絕緣層接觸。
118. 根據權利要求96所述的半導體結構，其中所述第一單晶半導體層包括娃-錯層o
119. 根據權利要求118所述的半導體結構，其中所述第一單晶半導體層還包括布置在所述珪-鍺層之下的珪-鍺漸變層。
120. 根據權利要求118所述的半導體結構，還包含布置在所i^襯底之上并iL^所述硅-鍺層之下的第二絕緣層。
121. 根據權利要求120所述的半導體結構，其中所述硅-鍺層布置為與所述第二絕緣層接觸。
122. 根據權利要求96所述的半導體結構，其中所述第一單晶半導體層包括III-V族半導體層。
123. 根據權利要求122所述的半導體結構，其中所述III-V族半導體層包括GaN層。
124. 根據權利要求122所述的半導體結構，其中所述III-V族半導體層包括GaAs層。
125. 根據權利要求122所述的半導體結構，其中所述第一單晶半導體層還包括布置在所述III-V族半導體層之下的鍺層。
126. 根據權利要求122所述的半導體結構，其中所述第一單晶半導體層還包含布置在所述III-V族半導體層之下的硅-鍺層。
127. 根據權利要求122所述的半導體結構，其中所述第一單晶半導體層還包括布置在所述III-V族半導體層之下的硅-鍺漸變層。
128. 根據權利要求96所述的半導體結構，其中所i^襯底具有至少150 亳米的直徑。
129. 根據權利要求96所述的半導體結構，其中所述硅襯底具有至少200 亳米的直徑。
130. —種形成單片集成半導體器件結構的方法，所述方法包括提供硅襯底；在所i^襯底上布置第一單晶半導體層，其中所述第一單晶半導體層具有與艷豫硅的晶格常數不同的晶格常數；在第一區域中的所述第一單晶半導體層上布置絕緣層；在所述第一區域中的絕緣層上布置單晶硅層；形成至少一個包括有源區的a光電檢測器，所述有源區包含至少一部分所述單晶珪層；在第二區域中而不在所述第一區域中的所述第一單晶半導體層的至少一部分上布置第二單晶半導體層，其中所述第二單晶半導體層具有與所述弛豫眭的晶格常數不同的晶格常數；和形成至少一個包括有源區的非硅光電檢測器，所述有源區包含至少一部分所述第二單晶半導體層。
131. —種單片集成的半導體器件結構，包括珪襯底；布置在所述硅襯底上的第一單晶半導體層，其中所述第一單晶半導體層具有與弛豫硅的晶格常數不同的晶格常數；布置在第一區域中的所述第一單晶半導體層上的單晶硅層；至少一個包括有源區的;^基光電檢測器，所述有源區包含至少一部分所述單晶硅層；布置在第二區域中而不在所述第一區域中的所述第一單晶半導體層的至少一部分上的第二單晶半導體層，其中所述第二單晶半導體層具有與所述他豫硅的晶格常數不同的晶格常數；和至少一個包括有源區的非硅光電檢測器，所述有源區包含至少一部分所述第二單晶半導體層。
132. 根據權利要求131所述的半導體結構，還包括布置在所述單晶硅層和所述第一單晶半導體層之間的在所述第一區域中的層。
133. 根據權利要求132所述的半導體結構，其中布置在所述單晶硅層和所述第一單晶半導體層之間的在所述第一區域中的所述層是非絕緣層。
134. 根據權利要求132所述的半導體結構，其中布置在所述單晶硅層和所述第一單晶半導體層之間的在所述第一區域中的所述層是絕緣層。
135. 根據權利要求131所述的半導體結構，其中所述第二單晶半導體層的至少一部分具有與所述第一單晶層的組成不同的組成。
136. —種單片集成的半導體器件結構，包括珪襯底；布置在所述硅襯底上的第一單晶半導體層，其中所述第一單晶半導體層具有與弛泉法的晶格常數不同的晶格常數；布置在第一區域中的所述第一單晶半導體層上的絕緣層；布置在第一區域中的所述絕緣層上的單晶硅層；至少一個包括元件的歧基電子器件，所述元件包含至少一部分所述單晶娃層;布置在第二區域中而不在所述第一區域中的所述第一單晶半導體層的至少一部分上的第二單晶半導體層，其中所述第二單晶半導體層具有與所述私豫硅的晶格常數不同的晶格常數；和至少一個包括元件的III-V族電子器件，所述元件包含至少一部分所述第二單晶半導體層。
137. 根據權利要求136所述的結構，其中所述第二單晶半導體層具有與所述第一單晶層的組成不同的組成。
138. 根據權利要求136所述的結構，其中所述至少一個M電子器件包括金屬氧化物半導體場效應晶體管。
139. 根據權利要求136所述的半導體結構，其中所述至少一個III-V族電子器件包括III-V族高電子遷移率晶體管(HEMT)。
140. 根據權利要求136所述的半導體結構，其中所述至少一個III-V族電子器件包括III-V族異質結雙極晶體管(HBT )。
141. 根據權利要求136所述的半導體結構，還包括將所述至少一個硅基電子器件和所述至少III-V族電子器件連接的電互連。
142. 根據權利要求136所述的結構，其中所述第二單晶半導體層布置為與所述第一單晶半導體層的所述至少一部分接觸。
143. 根據權利要求136所述的半導體結構，其中所述第二單晶半導體層的上表面與所述單晶硅層的上表面是基本上共面的。
144. 根據權利要求136所述的半導體結構，其中所述第二單晶半導體層包括III-V族半導體層。
145. 根據權利要求144所述的半導體結構，還包括布置在所述III-V族半導體層上的硅層。
146. 根據權利要求145所述的半導體結構，其中所述硅層布置為與所述 III-V族半導體層接觸。
147. 根據權利要求136所述的半導體結構，其中所述單晶硅層包括弛^ 層。
148. 根據權利要求136所述的半導體結構，其中所述單晶硅層包括應變硅層。
149. 根據權利要求136所述的半導體結構，還包括布置在所^襯底之上并且在所述第一單晶半導體層之下的第二絕緣層。
150. 根據權利要求136所述的半導體結構，其中所述第一單晶半導體層包括至少兩個單晶半導體層，所述兩個單晶半導體層彼此疊置并且具有彼此不同且與弛l^的晶格常數不同的晶格常數。
151. 根據權利要求150所述的半導體結構，其中所述至少兩個單晶半導體層包括鍺層和InP層。
152. 根據權利要求150所述的半導體結構，其中所述至少兩個單晶半導體層包括鍺層和GaN層。
153. 根據權利要求150所述的半導體結構，其中所述至少兩個單晶半導體層包括GaAs層和InP層。
154. 根據權利要求150所述的半導體結構，其中所述至少兩個單晶半導體層包括GaAs層和GaN層。
155，根據權利要求136所述的半導體結構，其中所述第一單晶半導體層包括鍺層。
156. 根據權利要求155所述的半導體結構，其中所述第一單晶半導體層還包括布置在所述鍺層之下的硅-鍺漸變層。
157. 根據權利要求155所述的半導體結構，還包括布置在所^襯底之上并且在所述鍺層之下的第二絕緣層。
158. 根據權利要求157所述的半導體結構，其中所述鍺層布置為與所述第二絕緣層接觸。
159. 根據權利要求136所述的半導體結構，其中所述第一單晶半導體層包括桂-錯層o
160. 根據權利要求159所述的半導體結構，其中所述第一單晶半導體層還包括布置在所述硅-鍺層之下的硅-鍺漸變層。
161. 根據權利要求159所述的半導體結構，還包括布置在所H^襯底之上并且在所述硅-鍺層之下的第二絕緣層。
162. 根據權利要求161所述的半導體結構，其中所^-鍺層布置為與所述第二絕緣層接觸。
163. 根據權利要求136所述的半導體結構，其中所述第一單晶半導體層包括III-V族半導體層。
164. 根據權利要求163所述的半導體結構，其中所述III-V族半導體層包括GaN層。
165. 根據權利要求163所述的半導體結構，其中所述III-V族半導體層包括GaAs層。
166. 根據權利要求163所述的半導體結構，其中所述第一單晶半導體層還包括布置在所述III-V族半導體層之下的鍺層。
167. 根據權利要求163所述的半導體結構，其中所述第一單晶半導體層還包括布置在所述III-V族半導體層之下的硅-鍺層。
168. 根據權利要求163所述的半導體結構，其中所述第一單晶半導體層還包括布置在所述III-V族半導體層之下的硅-鍺漸變層。
169. 根據權利要求136所述的半導體結構，其中所述硅村底具有至少150 亳米的直徑。
170. 根據權利要求136所述的半導體結構，其中所述硅襯底具有至少200 亳米的直徑。
171. —種形成單片集成半導體器件結構的方法，所述方法包括提供硅襯底；在所i^襯底上布置第一單晶半導體層，其中所述第一單晶半導體層具有與他豫硅的晶格常數不同的晶格常數；在第一區域中的所述第一單晶半導體層上布置絕緣層；在所述第一區域中的所述絕緣層上布置單晶硅層；形成至少一個包括元件的歧基電子器件，所述元件包含至少一部分所述單晶硅層；在第二區域中而不在所述第一區域中的所述第一單晶半導體層的至少一部分上布置第二單晶半導體層，其中所述第二單晶半導體層具有與所述他豫硅的晶格常數不同的晶格常數；和形成至少一個包括元件的III-V族電子器件，所述元件包含至少一部分所述第二單晶半導體層。
172. —種單片集成的半導體器件結構，包含-. 珪襯底；布置在所述硅襯底上的第一單晶半導體層，其中所述第一單晶半導體層具有與他M的晶格常數不同的晶格常數；布置在第一區域中的所述第一單晶半導體層上的單晶硅層；至少一個包括元件的歧基電子器件，所述元件包含至少一部分所述單布置在第二區域中而不在所述第一區域中的所述第一單晶半導體層的至少一部分上的第二單晶半導體層，其中所述第二單晶半導體層具有與所述私豫硅的晶格常數不同的晶格常數；和至少一個包括元件的III-V族電子器件，所述元件包含至少一部分所述第二單晶半導體層。
173. 根據權利要求172所述的結構，還包括布置在所述單晶珪層和所述第一單晶半導體層之間的在所述第一區域中的層。
174. 根據權利要求173所述的結構，其中布置在所述單晶硅層和所述第一單晶半導體層之間的在所述第一區域中的所述層是非絕緣層。
175. 根據權利要求173所述的結構，其中布置在所述單晶硅層和所述第一單晶半導體層之間的在所述第一區域中的所述層是絕緣層。
176. 根據權利要求172所述的結構，其中所述第二單晶半導體層的至少一部分具有與所述第一單晶層的組成不同的組成。
全文摘要
本發明提供了用于單片集成單晶硅和單晶的非硅材料以及器件的方法和結構。在一個結構中，一種半導體結構包括硅襯底和布置在所述硅襯底上的第一單晶半導體層，其中所述第一單晶半導體層具有和弛豫硅的晶格常數不同的晶格常數。所述半導體結構還包括不知在第一區域中的所述第一單晶半導體層上的絕緣層、布置在所述第一區域中的絕緣層上的單晶硅層以及布置在第二區域中而不在第一區域中的第一單晶半導體層的至少一部分上的第二單晶半導體層。該第二單晶半導體層具有和弛豫硅的晶格常數不同的晶格常數。
文檔編號H01L31/113GK101326646SQ200680046672
公開日2008年12月17日申請日期2006年11月1日優先權日2005年11月1日
發明者尤金·A·菲茨杰拉德申請人:麻省理工學院

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