在硅和硅合金中使用互補結型場效應晶體管和mos晶體管的集成電路的制作方法

專利名稱：：在硅和硅合金中使用互補結型場效應晶體管和mos晶體管的集成電路的制作方法在硅和硅合金中使用互補結型場效應晶體管和MOS晶體管的集成電路背景領域本發明一般地涉及集成電路與器件，尤其涉及MOS晶體管和結型場效應晶體管(JFET)及電路。相關領域的描述超大規模集成電路近三十年來一直趨向于按比例縮小到更小的尺寸以獲得更高的封裝密度和更快的速度。當前，CMOS技術在2005年就能在亞100納米(nm)最小尺寸下制造了。用在100nm以下的最小線寬按比例縮小CMOS向集成電路的設計者提出了諸多問題。如下將突出表述按比例縮小到100nm以下的CMOS晶體管所面臨的幾個問題1.隨著柵極電介質的厚度按比例縮小使得每單位面積內柵電容的增加引起的高開關負載，這就讓CMOS的功耗成為一個大問題。2.MOS晶體管中使用的柵極電介質的厚度已經按比例降至20埃以下。柵極電介質的薄化會導致在柵極電介質兩端施加電壓時會有大量的電流流過柵極電介質。該電流即為柵極漏電流。3.即使在柵電壓減小至零的情況下，各晶體管仍在漏極和源極之間傳導有限電流。該電流即為源漏間漏電流。4.上述效應的結果是CMOS電路即使在不活動(靜態電流)的情況下仍傳導大量的電流，而這破壞了CMOS的關鍵優勢。因為靜態電流，使得靜態功率或即由CMOS芯片在不活動時耗散的功率就會變得相當大，并且在溫度接近100攝氏度時，靜態功耗會變得幾乎與CMOS電路的動態功耗相等。隨著CMOS技術按比例縮小到65nm，漏電流的問題也變得愈發嚴重。這一趨勢會隨著技術進一步縮小至45nm或更小線寬而繼續。5.CMOS設計規則的橫向按比例縮小已經無法伴隨有特征尺寸的豎向按比例縮小了，從而導致了帶有極大縱橫比的三維結構。例如，在多晶硅柵橫向尺寸減少了90%以上時，多晶硅柵的高度僅降低了50%。"間隔物"(用于將柵與重摻雜的源和漏區隔開的CMOS晶體管的部件)的尺寸依賴于多晶硅的高度，所以它無法與橫向尺寸呈比例縮小。隨著豎向尺寸的按比例縮小而變得更為困難的工序包括淺源和漏區的形成，在不引起結漏電流情況下對它們的硅化，以及蝕刻向源和漏區的接觸孔并對其進行填充。6.本領域普通技術人員周知測量電源漏電流作為有效觀察面(screen)來檢測在器件制造中引入的缺陷。這一方法有時會被本領域普通技術人員稱為Iddq測試。本方法對最小線寬在350nm以上的CMOS有效。將CMOS按比例縮小最小線寬到350nm以下會使其固有漏電流增加到可以與缺陷誘發的漏電流相比較的量級，這就使得Iddq測試趨于無效。偏壓MOS器件的阱電壓來消除固有漏電流則會引入新的漏電流成分，諸如柵極漏電流、結隧道漏電流等。現有的結型場效應晶體管追溯到首次報道它們的二十世紀五十年代。從那以后，已經在許多文獻中包含了這些晶體管，諸如SimonSze的"半導體器件的物理學(PhysicsofSemiconductorDevices)"以及AndyGrove的"半導體器件的物理學與技術(PhysicsandTechnologyofSemiconductorDevices)"。結型場效應晶體管則在基本和復合半導體兩者中都有所報道。已經對帶有結型場效應晶體管的各種電路進行了報道，如下諸如Nanver和Goudena在正EE電子器件學報1988年巻35第11期的第1924至1933頁發表的"對集成高頻p溝道JFET的設計考慮"("DesignconsiderationsforIntegratedHigh-Frequencyp-ChannelJFET's",IEEETransactionsElectronDevices,vol.35,No.11,1988,pp,1924—1933)。O.Ozawa在IEEE電子器件學報1980年巻ED-27第11期的第2115至2123頁發表的"類似三極管的硅垂直溝道JFET的電學性質"("ElectricalPropertiesofaTriodeLikeSiliconVerticalChannelJFET",IEEETranscationsElectronDevicesvol.ED-27,No.11,1980，pp.2115-2123)。H.Takanagi和G.Kano在IEEE固態電路期刊1975年12月巻SC-10第6期的第509至515頁發表的"互補JFET負電阻器件"("ComplementaryJFETNegative-ResistanceDevices",IEEEJournalofSolidStateCircuits,vol.SC-IO,No.6,December1975,pp.509-515)。A.Hamade和J.Albarran在IEEE固態電路期刊1978年12月巻SC-16第6期發表的"JFET/雙極型八溝道模擬多路復用器"("AJFET/BipolarEight-ChannelAnalogMultiplexer"IEEEJournalofSolidStateCircuits,vol.SC-16,No.6，December1978)。KXehovec和R.Zuleeg在IEEE電子器件學報1980年6月巻ED-27第6期發表的"用于集成邏輯的GaAsFET的分析"("AnalysisofGaAsFET'sforIntegratedLogic",JIEEETransactiononElectronDevices,vol.ED-27,No.6，June1980)。此外，由R.Zuleeg于1985年8月4日發表的題為"互補GaAS邏輯(ComplementaryGaAsLogic)"的報告也引用為現有技術。作者還將此素材發表在1984年的電子器件快報(ElectronDeviceLetters)上的題為"雙倍注入GaAs互補JFET(DoubleImplantedGaAsComplementaryJFET's)"的論文中。常規n溝道JFET的代表性結構如圖8中所示。JFET在n型襯底810內形成。它包含在標記為818的p阱區域內。JFET的主體示出為820，它是一個n型擴散的區域，其中包括源(832)、溝道(838)和漏(834)區。柵區(836)是p型，通過向襯底內擴散形成。對源、漏和柵區的接觸分別標記為841、842和840。JFET的臨界尺寸是柵長度，標記為855。它由最小接觸孔尺寸850加上確保柵區圍繞柵接觸所需的必要重疊來確定。柵長度855明顯大于850。現有JFET的這一特征構造限制了這些器件的性能，因為溝道長度充分大于最小特征尺寸。此外，柵分別對漏和源區擴散861和862的豎向側壁電容也相當大。柵-漏側壁電容形成了密勒(Miller)電容——該術語為本領域普通技術人員所知——從而顯著限制了器件的高頻性能。因此，期望具有一種集成電路和器件結構以及一種制造方法來解決隨著幾何尺寸持續按比例縮小出現的上述問題。可任選地，還希望使用類似于制造CMOS器件的方法來制造這一新的集成電路和器件結構，從而能夠利用現有的設施和設備基礎設施。發明概述本發明描述了一種在硅中使用結型場效應晶體管(JFET)構造互補邏輯電路的方法。本發明理想地適用于深亞微米尺寸，尤其適于65nm以下。為了解決上節所述的當前CMOS和結型場效應晶體管技術所面臨的問題，本發明描述了一種半導體器件系統來補救這些問題，特別是在65nm及以下的最小特征尺寸下。本發明描述了多種方法和結構來構造與用于CMOS器件類似的半導體器件和電路。本發明的這一特征允許將其插入現有的VLSI設計和制造流程，而無需對設計和制造VLSI電路的整體系統做出任何顯著的改變。本發明的各主要屬性如下1.允許電路功耗的顯著下降。2.允許柵電容的顯著減小。3.允許柵處漏電流的顯著減小。4.允許源漏間漏電流的顯著減小。5.允許VLSI制造工藝的顯著簡化。6.利用為CMOS技術開發的設計基礎設施。構想了在現有的CMOS單元程序庫中可用的所有復雜邏輯功能都能夠用本發明的器件實現。這些復雜的邏輯功能包括但不限于反相器、與非、或非、鎖存、觸發器、計數器、多路復用器、編碼器、解碼器、乘法器、算術邏輯單元、可編程單元、存儲單元、微控制器、JPEG解碼器和MPEG解碼器。7.利用現有的用于CMOS的制造和測試基礎設施。8.允許測量電源漏電流作為有效觀察面來檢測在器件制造中引入的缺陷的方法。本發明的基礎是在增強模式下工作的互補結型場效應晶體管(JFET)。正如本領域普通技術人員所知的，增強模式暗示在柵極端和源極端之間的電勢為零時晶體管處于"OFF(截止)"態。在此狀態下，當在n溝道(p溝道)JFET的漏極端處施加正向(負向)偏置時在漏和源之間存在有很小或者沒有電流流過。隨著柵極處電勢的升高(降低)，n溝道(p溝道)JFET進入高傳導狀態。在此模式下，一旦在漏極處施加正向(負向)偏置，就有有限電流在漏和源之間流過。傳統增強型JFET器件的局限在于它們的電流驅動受最大柵電壓所限，該電壓小于一二極管的壓降。超過一二極管壓降(內建電勢)的柵電壓打開柵-溝道二極管，這并不是JFET的合意工作狀態。這一限制在本發明中通過將偏置電壓VDD限制在一二極管壓降以下來解除。JFET的低電流驅動的問題則通過將JFET的溝道長度按比例縮小至亞100納米尺寸來解決。當JFET的柵長度小于70納米并且電源電壓為0.5V時，互補JFET器件的電流輸出以及由互補JFET器件制成的反相器的開關速度相比于常規CMOS器件有著有利優勢。應該注意到雖然JFET的速度-功率性能在亞70納米尺寸下變得能與CMOS器件相比較，但是JFET的最大電源電壓仍限制在一二極管壓降以下。為了滿足某些要求對外部電路的接口驅動至更高電壓電平的應用，本發明還包括用于構造CMOS器件的結構和方法。本發明中描述的CMOS器件與常規CMOS的區別在于如下幾點1.CMOS與互補JFET集成。2.在本發明的一個實施例中，構造沒有任何"間隔物"的CMOS。3.在本發明的上述實施例中，對CMOS端的接觸是平面的或是在同一水平面上的，而這改善了器件的可制造性。4.本CMOS器件的其他顯著特征已在上文中有所描述。附圖簡述為了達到并詳細理解本發明的上述特征、優點和目標，參考在附圖中示出的各實施例來對上文中簡要概括的本發明進行更為具體的描述。然而將會注意到，附圖僅示出了本發明的典型實施例，于是不應將其考慮為對本發明范圍的限制，因為本發明也允許其他的等效實施例。圖1是示出了互補JFET反相器的圖示。圖2a是阱連結源的互補JFET反相器的圖示。圖2b是阱連結至柵的互補JFET反相器的圖示。圖2c是阱連結至外部焊盤的互補JFET反相器的圖示。圖3a是JFET布局的圖示。圖3b是對應于圖3a的多柵JFET的橫截面圖示。圖3c是示出了通過柵和溝道的JFET的摻雜分布圖的曲線圖。圖4是類似于常規MOSFET的多柵JFET的橫截面。圖5是所有接觸都通過多晶硅制作的多柵平面JFET的橫截面。圖6是其溝道區域外延生長的多柵平面JFET的橫截面。圖7是其溝道區域外延生長且其多晶半導體合金柵包括碳、硅和鍺的多柵平面JFET的橫截面。圖8是常規n溝道JFET的橫截面。圖9是如圖5所示構造互補JFET結構的流程圖。該流程圖的每一步都在圖10-20中進一步示出。圖IO是形成隔離區之后硅晶片的橫截面。圖ll是形成n阱和p阱之后硅晶片的橫截面。圖12a是形成nJFET的溝道區之后硅晶片的橫截面。圖12b是形成pJFET的溝道區之后硅晶片的橫截面。圖13是沉積多晶硅并選擇性摻雜多晶硅之后硅晶片的橫截面。圖14是在多晶硅層上沉積保護涂層之后硅晶片的橫截面。圖15是通過光刻和蝕刻定義多晶硅之后硅晶片的橫截面。圖16a是在摻雜p溝道JFET的柵和漏/源之間的連結區之后硅晶片的橫截面。圖16a是在摻雜了n溝道JFET的柵和漏/源之間的連結區之后硅晶片的橫截面。圖17是在填充了各多晶硅結構之間的空隙隨后執行平面化之后硅晶片的橫截面。圖18是在暴露的多晶硅表面上形成自對準硅化物之后硅晶片的橫截面。圖19是在多晶硅上沉積電介質接著蝕刻接觸孔之后硅晶片的橫截面。圖20是沉積并定義金屬之后硅晶片的橫截面。圖21-24描述了使用根據圖9改進的工藝來形成MOS晶體管。圖21示出了在形成隔離區、阱結構、閾值注入和柵極電介質之后硅晶片的橫截面。柵極電介質從晶片上除圍繞MOS柵區的區域之外的地方生長并蝕刻。圖22示出了在沉積多晶硅、摻雜多晶硅并在多晶硅頂部形成保護層之后硅晶片的橫截面。圖23示出了定義多晶硅之后硅晶片的橫截面。圖24示出了通過離子注入在柵和源/漏之間形成連結區之后硅晶片的橫截面。圖25示出了用于在同一晶片上形成JFET禾PMOSFET的完整流程。每一步都在圖26-30中進一步示出。圖26示出了已形成n阱和p阱之后硅晶片的橫截面。圖27示出了形成JFET的溝道之后硅晶片的橫截面。圖28示出了形成MOS的溝道之后硅晶片的橫截面。圖29示出了在形成MOS和JFET的源和漏區之后硅晶片的橫截面。圖30a示出了在形成接觸孔和金屬連接之后硅晶片的橫截面。圖30b示出了在形成接觸孔和金屬連接之后NMOS和nJFET的布局。本發明的詳細描述本發明構造的反相器的電路圖如圖1中所示。在ON(導通)和OFF條件下的兩個晶體管的工作端電壓如表1所示表l:在ON和OFF條件下CFET門的端電壓VinVoutFT1FT20VddONOFFVdd0OFFON圖1中電路的工作狀況與對應的CMOS電路的工作狀況極為相似。JFET在本發明中工作的各電壓電平與常規CMOS技術的電壓電平相類似。輸入電壓在0和Vdd之間變化。輸出電壓在Vdd和0之間變化，并與輸入電壓呈反相關系。于是，對于反相器的二態而言，當輸入端所加電壓為0和Vdd時，輸出電壓分別是Vdd和零。如上表l所陳述的那樣，這可以通過兩個晶體管FTl和FT2切換至ON和OFF來實現。如本領域普通技術人員所知的，JFET在柵極處施加控制信號的情況下工作，這一控制信號控制源漏間溝道的傳導特性。柵極與溝道形成pn結。柵極相對于源極的電壓控制這柵-溝道結的耗盡區寬度。溝道的非耗盡部分可用于傳導。于是，溝道通過在JFET晶體管的柵和源極端處施加合適電壓來打開和關斷。在溝道打開且對漏極施加合適電壓的情況下，會有電流流過源漏之間。JFET反相器中的JFET晶體管FT1和FT2以一種非常類似于CMOS反相器中的MOS晶體管的方式起作用。CMOS反相器的工作狀況對本領域普通技術人員而言是周知的。p溝道JFET(FT1)的源極端連接至電源。n溝道JFET(FT2)的源極端接地。兩個晶體管的漏極端連接在一起并連接至門的輸出端。p溝道JFET(FT1)的柵極和n溝道JFET(FT1)的柵極連接在一起并連接至門的輸入端，如圖1所示。這一電路配置在其后稱為CFET反相器。一般而言，以類似方式用p溝道和n溝道JFET形成的門稱為CFET門。在此將更為詳細地解釋反相器的功能以展現本發明的完整實現。要實現這一目的，首先要解釋表2所示晶體管源和漏極端處的電壓。在示例性且非限制性的例證中，電源電壓固定為0.5V。表2:CFET門中JFET的結電壓<table>tableseeoriginaldocumentpage21</column></row><table>p溝道JFET的柵極由n型硅制成而其溝道則是p型摻雜。p溝道JFET的摻雜分布圖設計為當柵極端上的電壓相對于源極端為零伏時，關斷通過該溝道的傳導。這一器件是增強型器件。p溝道JFET的這一屬性是由于在柵極(p型)和溝道(n型)之間pn結處存在有內建電勢。因為FT1的源連接至0.5V的VDD，所以當FT1的柵極也為0.5V時，n型溝道和p型柵極之間的外部偏置為O.OV。這表示FT1處于OFF條件。隨著p溝道晶體管柵極處的偏置下降為O.OV，柵和源極端之間的負電壓改變至-0.5V，這就引起了耗盡層的塌陷(collapse)從而允許從源到漏的電流流動。這表示FT1處于ON條件。本發明的重要教示在于如何在FT1處于ON條件時限制柵極電流。溝道-柵極二極管在此條件下正向偏置0.5V，于是就存在有流經晶體管柵極的有限漏電流。該電流即為柵極漏電流。漏電流的大小由跨柵極-溝道結的內建電勢控制。當這一CFET反相器為基于硅的電路而在0.5V或更低電源電壓(VDD)下工作時，該內建電勢就把柵極漏電流限制在一個極小的量。于是，CFET反相器無論在設計還是工作特性上都以類似于CMOS反相器的方式工作。電源電壓的限制會因為內建電勢的差異而隨材料變化有所不同。類似地，n溝道JFET的偏置電壓反轉，晶體管在柵-源偏置減小為零時關斷而在柵-源偏置等于電源電壓VDD時開啟，其中電源電壓VDD被限制在0.5V以約束柵極電流。典型的柵極-溝道結柵極電流設計范圍在luA/cn^至100mA/cn^之間。相反地，對于用45納米光刻法以及按比例適當縮小的柵極電介質厚度制成的MOS晶體管而言，柵極電流設計為超過1000A/cm2。JFET晶體管的輸入電容是由柵極-溝道端形成的二極管的結電容。此二極管電容的范圍在l(T8F/cn^至l(T6F/cm2之間，這由自身范圍在100埃到3000埃之間的結耗盡層寬度的厚度確定。用45納米設計規則和厚10埃氧化物制成的MOS晶體管的輸入電容比對應的JFET輸入電容要高一個量級。這一特征使得JFET在低功率工作觀點下尤為吸引人。JFET晶體管還基于第四帶電端，或即"阱"。本發明的一個實施例在此描述了兩JFET的阱皆連接至源極端的情形，如圖2a所示。圖2b示出了本發明一個可選實施例，在其中阱連結至柵極并用于調制溝道從頂端和從底部的傳導率。圖2c示出了本發明又一個實施例，在其中n溝道JFET的阱連接至外部端，該外部端可用于向JFET施加任何信號。在本發明的再一個實施例中，n溝道JFET的阱則是懸空的(floating)。對應的描述也應用于p溝道JFET。本領域普通技術人員周知測量電源漏電流作為有效觀察面來檢測在器件制造中引入的缺陷。這一方法有時會被本領域普通技術人員稱為Iddq測試。本方法對最小線寬在350nm以上的CMOS有效。按比例縮小最小線寬在350nm以下的CMOS會使其固有漏電流增加到可以與缺陷誘發的漏電流相比，這就使得Iddq測試趨于無效。對于最小線寬在100nm以下的MOS器件而言，偏壓MOS器件的阱電壓來消除固有漏電流則會引入新的漏電流成分，諸如柵極漏電流、結隧道漏電流等。在本發明中，偏壓JFET的阱電壓能夠有效地將固有漏電流降低到皮安范圍。這使得Iddq測試成為檢測在最小線寬100nm以下的器件制造中引入的缺陷的有效觀察面。圖3a示出了用來構造此電路結構的JFET晶體管的示例性和非限制性布局。n溝道JFET的源、漏和阱抽頭(welltap)分別給定為330、340、375和368。對這些端的接觸則分別標記為372、374、373和371。圖3b示出了由源(330)、柵(370)、漏(340)和p阱(310)四端組成的n溝道JFET結構的橫截面。JFET在標記為315的硅區域中形成。JFET通過標記為320且填充有諸如二氧化硅的絕緣材料的區域與周圍的半導體隔離。源和漏之間的溝道示出為對象350。對于n溝道JFET，源和漏是通過用諸如磷、砷或銻的施主型雜質摻雜硅形成的高度摻雜的n型區。阱則由諸如硼或銦的受主雜質摻雜。溝道是連接源和漏的n型摻雜的狹窄區域。柵極是通過諸如從重p+摻雜的多晶硅區375中擴散摻雜物等的方法而在溝道內形成的淺p型區370。圖3c中示出了通過柵極(370)和溝道(350)在距硅表面各不同深度處的晶體管摻雜分布圖。曲線381是從硅表面開始的柵極區的示例性摻雜分布圖。曲線382、383和384代表溝道、阱和大塊區域的摻雜分布圖。對于n-JFET而言，381是p型柵區的摻雜分布圖，382是n型溝道區的分布圖，383是p型阱區的分布圖，而384是周圍n型大塊區域的分布圖。柵極-溝道結由385給出，溝道-阱結由386給出，而阱-大塊區域結則由387給出。柵極和溝道之間的結(385)距離硅表面的深度小于溝道和p阱之間的結(386)距離硅表面的深度。本發明還教示了形成p型柵極結的其他方法，諸如離子注入。本發明還覆蓋了諸如等離子浸潤注入的其他摻雜柵極的方法，而這些是本領域普通技術人員周知的。在圖3b中，區域375是p型重摻雜的多晶硅后片，并用作摻雜柵極370的源。p型柵極用于控制從源到漏的跨溝道傳導。通過這一新穎的構造技術，可以在溝道區中從重摻雜多晶硅擴散柵極，重摻雜多晶硅也形成了與柵極的歐姆接觸。這樣就允許多晶硅用于將柵極連接至外部電路。對阱的歐姆接觸由標記為對象368的阱抽頭制成。圖3b中也示出了對JFET的阱、源、柵和漏四端的接觸，即分別為371、372、373和374。p阱抽頭368下的區用p型雜質重摻雜，以制成良好的歐姆接觸。p阱310在標記為315的n阱中形成，而n阱則應用于其中JFET的p阱必需被隔離的情況。對于其中p阱連接至地電勢的應用而言，可以排除對n阱的需要。本發明覆蓋這兩種情況。對p溝道JFET而言，其摻雜類型相對于圖3b和3c所述相反，即p型區由n型區代替且反之亦然。應該指出用多晶硅375摻雜JFET的柵極這一本發明的新穎性對于p溝道JFET而言也是一樣的。JFET的可選實施例如圖4中所示。該圖示出了n溝道JFET的橫截面，它與MOS晶體管非常類似。在此描述n溝道JFET的結構。含蓄地指出也可以為p溝道JFET復制這一結構，只要如上段所述對摻雜做出適當改變即可。JFET示出為對象400。其中形成有JFET的p阱被標記為對象310。對JFET的隔離則由用對象320表示的填充有諸如二氧化硅或其他合適材料的絕緣材料的區域提供。這一結構類似于圖3所示的對應結構。重摻雜n型區形成源和漏區并且被分別標記為420和430。源和漏之間的溝道區是輕摻雜的n型區并且被標記為450。柵極區是p型摻雜的并且被標記為440。這一區域是從p型重摻雜且標記為460的多晶硅中擴散出的。在柵極周圍插入標記為465的絕緣區，該區域由二氧化硅和氮化硅層的組合構成。這一對象在本文中稱為"間隔物"。在本發明的一個實施例中，這些區域的頂部表面420、430、460和368涂覆有一種金屬化合物的高度傳導層，該層稱為硅化物并被標記為462。硅化物層與阱抽頭、源、漏和柵極區自對齊，這意味著硅化物層僅在其中存在暴露的硅或多晶硅的區域內形成。間隔物的主要作用是在形成自對齊的硅化物層時將源和漏極區與柵極區隔離開。它還允許在器件內部對來自接觸的電流進行有效分配。對阱抽頭、源、漏和柵極區的接觸以類似于圖3的方式做出，并且被分別標記為371、372、373和374。在如圖5所示的JFET的可選實施例中，對JFET所有各端，即對源、柵、漏和阱的接觸皆由多晶硅制成。這一結構具有使得對所有各端的接觸皆處于同一水平面的合意屬性。n溝道JFET在標記為310的p阱中制成，其各側皆由絕緣區320隔離。這一結構類似于圖3所示的對應結構。JFET的源極由重n摻雜區520和522組合而成。JFET的漏極也由重摻雜n型區524和526組合而成。溝道550是漏和源之間的淺n型摻雜區。在硅中擴散的p型柵極區被標記為540。塊530和532是重n型多晶硅摻雜區。區域520通過將來自多晶硅的n型雜質擴散入硅而形成。類似地，區域524通過將來自多晶硅區532的n型雜質擴散入硅而形成。區域540則通過將來自p型多晶硅區560的p型雜質擴散入硅而形成。區域522和526分別將源和漏極區520和524連接至溝道550。標記為530、532和560的多晶硅區分別是與區域520、524和540歐姆接觸。區域522和526通過外部摻雜形成，諸如通過離子注入、等離子浸潤注入或其他類似的摻雜方法形成。阱抽頭通過在重p摻雜多晶硅562和p型區368之間的歐姆接觸形成。在對象530、532以及560和562頂部做出對晶體管的接觸。為了降低這些區域的歐姆接觸，在多晶硅層頂上形成標記為580的自對齊硅化物層。在本發明的可選實施例中，直接在多晶硅上做出對晶體管各端的接觸。在本發明的可選實施例中，硅襯底的頂部表面通過外延沉積硅鍺合金形成，如圖6所示它被合適摻雜以形成溝道和柵。該結構是帶有隔離區320的內建阱310。本實施例的主要特征在于標記為對象670的JFET溝道是在硅鍺合金的外延沉積層上形成的。硅鍺合金的遷移率要比硅高得多，這就增加了JFET尤其在高頻下的性能。在晶片上形成隔離結構之后，在晶體管上沉積這一外延層。在此實施例中，僅在其中要形成溝道的島上選擇性地沉積外延層。在一個步驟中沉積nJFET溝道的外延層，而在下一步驟中沉積pJFET溝道的外延層。在另一個實施例中，可以在隔離結構形成之前在晶片上沉積外延層。在本發明的又一個實施例中，溝道區由應變硅鍺合金形成。本發明的另一實施例教示了使用硅鍺碳來構造JFET的溝道區的情況。術語"硅鍺合金"和"應變合金"是本領域普通技術人員所周知的。硅鍺合金通過在硅襯底上外延沉積硅和鍺原子的混合物而形成。JFET的其余結構與圖5所示結構相類似。外延沉積溝道的摻雜由諸如離子注入等的外部摻雜控制。可選地，在沉積期間通過諸如原子層外延生長及類似技術之類的方法摻雜外延沉積的材料。這些外延沉積步驟也可用于圖3和4中所示的JFET結構。圖7所示的本發明的另一實施例包括使用諸如碳化硅或碳化硅鍺之類的高帶隙材料形成柵接觸區744。在本發明中實現這一特征來增加在柵極640-溝道650結處形成的pn結的勢壘高度。在柵極區640附近的柵接觸區744的高帶隙材料有效提升在柵極640-溝道650結處形成的pn結的勢壘高度。較高的柵極-溝道結內建電勢會降低跨結的飽和電流，并允許施加給柵極-溝道二極管以使其正向偏置的最大電壓增大，而不會引起大量柵極電流流經該二極管。由于柵極處的最大電壓等于反相器的電源電壓，因而使得更髙的電源電壓變得可能，這樣就能夠增加晶體管的驅動強度以獲得反相器更快的開關速度。如圖7為此實施例所示，可以使用多晶碳化硅材料來代替多晶硅形成各電極。使用諸如多晶碳化硅的高帶隙材料可以在晶體管ON狀態期間柵極-溝道二極管弱正向偏置時降低柵極結的漏電流。本發明教示了出于此目的而使用碳化硅的各相，即3C、4H和6H。此外，本發明還教示了使用能夠形成與硅襯底的校正結的各種其他電極材料，包括硅鍺碳三重合金以及各種其他的化合物半導體，諸如鎵鋁砷磷化物。在本發明的可選實施例中，對諸如碳化硅的用于柵極的材料的使用是連同對諸如硅鍺的外延沉積高遷移率材料的使用同時進行的。柵極材料的成分可以在沉積期間有所變化。分別標記為730、732、744和752的對源、漏、柵和阱抽頭的電極延伸是由諸如碳化硅之類的高帶隙半導體材料制成。自對齊傳導層在這些電極頂部形成并且被標記為750。如前各段所述合適地摻雜多晶硅半導體材料。晶體管的其他組件與圖6中描述了nJFET結構相類似。本發明的示例性實施例教示了在硅表面附近使用深度范圍在10A到IOOOA之間的碳化硅層，隨后則沉積深度在10A到2500A之間的多晶硅。多晶層的成分可變以精確監視蝕刻過程，在蝕刻過程中，多晶材料被快速蝕刻直至檢測到標記層底的成分并在隨后進行緩慢的選擇性蝕刻過程直到所有的多晶材料都被蝕刻。將在下文中詳細解釋使用多晶碳化硅的制造過程。接下來，如圖9的流程圖示出構造圖5所示互補JFET結構的示例性但非限制性的方法。該流程圖中的每一步都在圖10-20中進一步示出。步驟905在圖10中示出。步驟910在圖11中示出。步驟915在圖12中示出。步驟920和925在圖13中示出。步驟930在圖14中示出。步驟935在圖15中示出。步驟940在圖16中示出。步驟950在圖17中示出。步驟955在圖18中示出。步驟960在圖19中示出。步驟965在圖20中示出。圖10示出了在制造期間己完成以實現對各區域隔離的各預備步驟之后的半導體襯底的橫截面視圖，而這上述各區域中將會通過組合蝕刻、熱氧化和二氧化硅的沉積來形成有源器件。區域1001-1005表示通過蝕刻、沉積和熱生長的組合而形成并用由氧化硅和氮化硅組成的絕緣材料填充的區域。這些區域的形成工藝細節為本領域普通技術人員所周知，并且超出了本公開的范圍。區域1011-1014表示其中要用后續步驟形成有源晶體管的區域。圖11示出了通過在區域1101和1102中用適當雜質摻雜有源區而形成的n阱和p阱。對于區域1102中的n阱，注入磷或砷原子。注入的摻雜量級在1.0xl0力cm2至1.0xl0"/cm2之間變化。注入能量在10KeV和400KeV之間變化。對于區域1101內的p阱，通過離子注入引入硼，其劑量在1.0xl()U/cm2至1.0xlO"/cn^之間變化而注入能量在10KeV和400KeV之間變化。可以使用多次注入來實現期望的雜質摻雜分布圖。為了選擇性地用n型和p型雜質注入各區域，使用光刻膠掩模遮蔽未計劃接收注入的區域來完成各次注入。可以在隔離區1001-1005下完成額外的硼注入以增加氧化物下該區域的摻雜并防止兩鄰接n阱之間的任何泄漏。對晶片進行熱處理以實現期望的雜質摻雜分布圖。圖12a和12b分別示出了nJFET的溝道區1202和pJFET的溝道區1222的形成。溝道區通過使用光刻膠掩模選擇性地注入來形成。對于nJFET，溝道通過用注入劑量在2.0xl0U/cn^至1.0xlO"/cn^之間且注入能量在1至100KeV之間的諸如砷、磷或銻的n型摻雜物的離子注入來形成，如圖12a中的區域1202所示。該圖中還示出了光刻膠1210覆蓋想要阻止n溝道注入的區域。圖12b中的區域1222用諸如硼、銦或鉈的p型雜質注入以形成pJFET的溝道。在本發明的可選實施例中，溝道區通過等離子浸潤摻雜形成。可選地，溝道通過由硅、硅鍺雙合金或者硅鍺碳三重合金組成的溝道區外延生長而形成。本發明教示通過選擇性地外延生長用于n溝道和p溝道的溝道區以及單次沉積用于nJFET和pJFET兩者的溝道區隨后再選擇性地摻雜來形成外延區的各種變體。本發明的再一個實施例覆蓋在其中溝道區是在沉積期間通過諸如原子層外延生長之類的方法而摻雜的實例。接著如圖13所示，在整片晶片上沉積多晶硅層。沉積在晶片上的多晶硅厚度在100A到IO,OOOA之間變化。使用光刻膠作為掩模來選擇性地慘雜多晶硅，從而形成最終將變為JFET的源、漏、柵和阱接觸的區域。在此出于簡明的考慮省略光刻工藝的細節。如1300所示，標記為1310的區域摻雜有劑量在1.(^1013/0112至1.0xl0"/cr^之間的重硼注入。它設計用作n-JFET阱區的接觸。區域1314設計用作n-JFET的柵極接觸。它是用類似于區域1310的參數重p型摻雜。區域1312和1316是用劑量在1.0xl0力cm2至1.0xl016/cm2之間的n型摻雜物(磷、砷和銻)重摻雜。p-JFET則由分別用作源和漏接觸(p型)的區域1320和1324、用作柵(n型)的區域1322以及用作對阱抽頭的接觸(n型)的區域1326形成。區域1320和1324用劑量在1.0xlO"/ci^至1.0xlO"/cn^之間的高濃度硼原子摻雜并且分別設計用作pJFET的源和漏接觸。類似地，區域1322和1326是重摻雜n型區，并且設計用作pJFET的柵和阱接觸。在一個可選實施例中，在進行離子注入之前在多晶硅層頂部沉積氧化層。該層的厚度在20A至500A之間變化。在另一個實施例中，在進行離子注入之前在多晶硅層頂部沉積氧化層和氮化層，且氧化膜和氮化膜的厚度在10A至500A之間變化。圖14示出了帶有雜質摻雜的多晶硅層以及在該多晶硅層頂部的保護層1410的硅晶片的橫截面。在各個區域內注入有雜質的多晶硅層用作將那些雜質間接擴散入硅的源，以形成源、漏和柵結以及與阱的歐姆連接。區域1422和1426是從多晶硅區1312和1316擴散的nJFET的源和漏極區。區域1424是n型溝道。標記為1428的柵極區從p摻雜的多晶硅擴散入硅。區域1420是通過從多晶硅區1310擴散而在硅中形成的p型區域(阱抽頭)，并且形成了對包含nJFET的p阱的歐姆接觸。類似地，硅內的pJFET接觸則由區域1430作為pJFET的源、1432作為其溝道、區域1434作為其漏、區域1436作為其阱接觸而區域1438作為其柵極區構成。在可選實施例中，進行注入劑量和能量變化的多次離子注入，注入多晶硅內的n型和p型摻雜物來形成阱接觸、源、漏和柵極區。在將JFET的各區域擴散入硅之后，就進行柵極圖案化處理。使用光刻工藝，先在晶片上涂覆一層抗反射涂層，其后是一層光刻膠。正如本領域普通技術人員所知的那樣，這些層的厚度取決于對光刻膠的選擇。暴露光刻膠層并在光刻膠上描繪各端，在圖15中標記為1510。本發明的可選實施例包括其他圖案化光刻膠的方法，包括壓印光刻法和電子束光刻法。用光刻膠作掩模，首先蝕刻多晶硅上的保護層。接著蝕刻多晶硅層，使其帶有直達多晶硅層底部的開槽，諸如1512。這一步驟1500所示將各端電性隔離。為了圖案化光刻膠，可以使用各種工藝，諸如光學光刻法、浸潤光刻法、壓印光刻法、直接寫入電子束光刻法、x射線光刻法或者遠紫外光刻法等。圖16a是在摻雜p溝道JFET的柵和漏/源之間的連結區之后硅晶片的橫截面。在蝕刻多晶硅層之后，對重摻雜區和溝道之間的區域進行摻雜，以在源和溝道以及漏和溝道之間形成低傳導率路徑。這在此稱為連結區(1620、1622、1652和1654)。圖16a示出了為pJFET形成的連結區。包含nJFET的晶片部分在此步驟期間由光刻膠1610所覆蓋，同時使用諸如離子注入或等離子浸潤注入等的合適摻雜工藝來摻雜pJFET的連結區1620和1622。形成連結區直至結的深度，其深度與相鄰的源和漏極區深度無關，并且設計連結區在源/漏和溝道之間提供極低電阻率連接。圖16b是在摻雜n溝道JFET的柵和漏/源之間的連結區之后硅晶片的橫截面。對象1650是用來覆蓋要阻止注入的區域的光刻膠，該區域內包含pJFET。硅中區域1652和1654是通過n型摻雜物注入形成的連結區。在離子注入之后，通過快速熱退火工藝激活摻雜物。還執行溫度在700C至950C之間持續時間在10秒至20分鐘的氧化步驟，用來氧化在蝕刻期間遭損壞的硅區。圖17示出了在用諸如二氧化硅等的絕緣材料填充各多晶硅塊之間間隙并在隨后使用諸如化學機械拋光等的方法進行處理以提供與多晶硅層處于同一水平面的接近平坦的表面之后晶片的橫截面。通過使用化學汽相沉積或等離子輔助化學汽相沉積沉積二氧化硅從而在各多晶硅塊之間填充絕緣材料的技術是在半導體制造中廣泛使用的一種技術。一種這樣的工藝通過在氣相硅垸和氧氣之間進行低溫等離子活化反應來實現氧化物的沉積。最后移除保護層1410,裸露出多晶硅表面。圖18是在露出的多晶硅表面上形成自對準硅化物層之后硅晶片的橫截面。在多晶硅表面上沉積一層諸如鎳、鈷、鈦、鉑、鈀或其他難熔金屬的金屬并進行退火，使得露出的多晶硅區域與該金屬層形成二元化合物，稱為"金屬硅化物層"。金屬硅化物層是極高傳導性物質。優選地在原子清潔的多晶硅表面沉積厚度在50A至1000A之間的金屬。在200C至800C的溫度下在快速退火爐中加熱晶片10秒到30分鐘之間的時間段以選擇性地在金屬與硅或多晶硅層接觸處的形成硅化物。在金屬層和硅之間的反應發生之后，通過不影響硅化物層的化學蝕刻處理來從晶片中移除多余的金屬。使用適當溶劑選擇性地蝕刻掉未反應的金屬，僅在露出的硅和多晶硅區1801上留下金屬硅化物。對于鈦和鈷，可以在室溫下適當使用比例在1:0.1到1:10之間的過氧化氫和氫氧化銨的混合物，雖然也可以使用高于室溫的溫度。于是，就在多晶硅上形成了自對齊的硅化物層。圖18示出了在多晶硅的源、漏、柵和阱抽頭上形成硅化物層之后器件的橫截面。這一多晶硅層還可用作局部互連，藉此帶有硅化物的n型多晶硅和p型多晶硅區域就用來制作歐姆接觸。下一步的處理包括沉積電介質(氧化物)層，在氧化物層中蝕刻接觸孔，形成用于源、漏、柵和阱抽頭端的接觸孔，接著是在半導體芯片形成實際操作中常規的金屬互連形成工藝。圖19中示出了在沉積電介質并蝕刻接觸孔之后的晶片橫截面。圖20中示出了金屬的沉積和蝕刻。可對這一過程進行適應性修改以伴隨JFET—起制作MOS晶體管。這一適應性修改的一種應用是在芯片上包括兼容CMOS的I/O。接下來將描述制造MOS晶體管的工藝。圖21示出了在形成用于JFET和MOSFET的n阱和p阱之后晶片的橫截面。還完成了為MOSFET的閾值(Vt)調節注入。此外，還完成了JFET溝道區的形成。在晶片上生長一層柵極電介質(氧化物或氮化氧化物)。從晶片中移除該層氧化物，除了圍繞MOSFET柵極的區域之外。該氧化層示出為對象2110。在本發明的可選實施例中，在生長氧化物之后立刻在柵極電介質頂部沉積一薄層非晶硅。這一非晶硅層的厚度足以防止在下一光掩模和蝕刻步驟中對下層柵極電介質的損害。這一多晶硅層的優選厚度在10A至5000A之間。在本發明的一個可選實施例中，首先形成氧化層，然后在形成JFET的溝道。接著如圖22所示，在晶片上沉積多晶硅層。多晶硅層由標記為2220的氧化物保護層覆蓋。用光刻法在晶片上定義某些區域，以便從晶片中選擇性地移除光刻膠層，并用n型和p型摻雜物注入露出的區域。該圖示出了帶有選擇性慘雜區的多晶硅層。區域2210為p型摻雜，區域2212為n型摻雜，區域2214為p型摻雜而區域2216為n型摻雜。摻雜這些區域的參數與圖13中描述的參數相同。下一步是如圖23所示，在多晶硅上定義柵極和其余的電極。要完成這一步，首先需要在光刻膠層2330上定義圖案。接著使用該光刻膠層作為掩模，蝕刻多晶硅層以定義電極。區域2310形成NMOS的阱抽頭，區域2312形成NMOS的源極，區域2314形成NMOS的柵極，區域2316形成NMOS的漏極，區域2320形成PMOS的源極，區域2322形成PMOS的柵極、區域2324形成PMOS的漏極的漏區，而區域2326形成PMOS的阱抽頭。在蝕刻多晶硅層之后，執行短氧化周期以在硅表面形成厚度在20A至500A之間的氧化物。執行額外的加熱周期用來將摻雜物從漏、源和阱抽頭區域內的多晶硅擴散入硅，同時控制摻雜物從多晶硅到柵極電介質和到溝道區的擴散。圖24示出了通過離子注入形成在源、漏和溝道區之間的連結。對于NMOS，在源和溝道以及在漏和溝道之間的連結是通過分別離子注入標記為2410和2412的n型摻雜物而形成的。對于PMOS，在源和溝道以及在漏和溝道之間的連結是通過分別離子注入標記為2420和2422的p型摻雜物而形成的。執行快速熱退火以活化注入。晶片的橫截面與圖17中所示極為類似。晶片由圖17至20中描述的方法進行處理。圖25中示出了在同一晶片上形成JFET和MOSFET的完整流程。正如此處要描述的，以這種方式制造的MOS晶體管具有勝過構造MOS晶體管的常規方法的諸多優點。常規MOS晶體管具有用來將高摻雜的源/漏極區與柵極隔離開的間隔物。間隔物的尺寸依賴于豎向多晶硅尺寸和其他工藝參數，并且無法在橫向上按比例縮小。而MOS晶體管的當前實施例使用光刻法來隔離源/漏與柵極區，使得此結構可在橫向上按比例縮小。常規MOS晶體管在間隔物下具有輕摻雜的源和漏極區，這限制了源極的注入效率，或者說限制了可由晶體管控制的最大電流。MOS晶體管的當前實施例使用連結區作為源極和漏極結，并允許獨立控制對此區域的慘雜。常規MOS晶體管則具有對稱的源極和漏極區。本實施例通過不對稱地將源極和漏極多晶硅接觸與柵極隔開，允許形成不對稱的源極和漏極結。常規MOS晶體管具有對源/漏與柵極端的可變接觸深度；直接在硅上做出對源/漏極端的接觸，而對柵極端的接觸則是在比源/漏結有所提高的多晶硅上做出。MOS晶體管的這一實施例蝕刻出的接觸孔都是對多晶硅的。從而使得所有孔的深度一致。由于淺源/漏結以及在這些結上形成的硅化物強加的限制，使得常規MOS晶體管不得不兼顧短溝道性能。MOS晶體管的這一實施例則通過為所有各結在多晶硅頂部放置硅化物而去除了這一限制。同樣地，硅中的淺源/漏結則通過擴散來自多晶硅的摻雜物形成，而這一擴散是一個更為緩慢且更加可控的過程。這一構造JFET和MOSFET的方法允許在蝕刻接觸孔之前就存在有平坦表面。它還確保了移除的多晶硅的量是有限的，而這對實現統一等離子蝕刻而言是很重要的。周知硅晶片上多晶硅圖案密度的變化是多晶硅蝕刻率變化的原因。在本方法中，上述問題通過多晶硅的圖案密度要遠大于常規工藝技術這一事實而得以克服。同樣地，對各個結的接觸由多晶硅層分隔，讓淺源和漏結的形成極為便利。圖25中的各步驟在圖26-30中進一步示出。圖26示出了在形成隔離區(2610)、標記為2601用于形成NMOS晶體管的p阱、標記為2602用于形成nJFET的另一p阱之后硅晶片的橫截面。同樣還形成了用于PMOS晶體管和pJFET的對應阱結構，但是出于簡明的目的而被省略。在硅內為MOS晶體管執行Vt調節注入之后，對整片晶片執行柵極氧化并在晶片上生長范圍在IOA至IOOA之間厚度合適的柵極電介質層。在此圖中視為層2620。在本發明的可選實施例中，柵極電介質用高介電系數材料構成，諸如硅酸鉿以及本領域普通技術人員已知的類似材料。圖27示出了已執行下列各步之后的晶片橫截面。首先，通過濕法蝕刻或者諸如等離子蝕刻之類的合適技術從要形成JFET溝道的區域中選擇性地移除柵極電介質。接著，通過離子注入形成JFET溝道，標記為對象2710。在溝道形成之后，在晶片上沉積一層多晶材料。該層標記為2720。用適當摻雜物注入JFET和MOS晶體管的柵極電極。NMOS晶體管和pJFET的柵極區用砷、磷或銻進行n型重摻雜。PMOS晶體管和nJFET的柵極電極區用p型摻雜物，即硼注入。柵極電極區用范圍在1.0xl014/cm2至1.0xl016/cm2的重劑量慘雜物進行注入。本發明的可選實施例包括用于形成MOS和JFET晶體管柵極電極區的多個注入步驟。加熱晶片使得摻雜物遍布多晶桂層。在晶片上設置光掩模并蝕刻多晶硅層以定義晶體管的柵極電極，如圖28所示。對象2810形成NMOS晶體管的柵極，而對象2820形成nJFET晶體管的柵極電極。NMOS晶體管的柵極用n型多晶硅形成，而nJFET的柵極用p型多晶硅形成。在定義柵極之后，執行短氧化周期來從多晶硅表面移除損壞。接著沉積氧化物和氮化物層并對其進行非均質蝕刻，以形成鄰近柵極電極的間隔物。在間隔物形成結束時，晶片的橫截面示出了兩側皆由間隔物圍繞的柵極電極。標記為2830的對象是圍繞柵極的間隔物。應該注意到nJFET島(對象2602)上的多晶硅之下不具有用來阻止蝕刻的氧化物層。于是，多晶硅蝕刻處理必需小心進行，以防止對多晶硅的過度蝕刻并防止蝕刻入硅中。防止對多晶硅過度蝕刻的工藝步驟已在上文中有所描述。圖29示出了在形成MOS和JFET晶體管的源和漏區之后硅晶片的橫截面。處理步驟包括為NMOS晶體管形成輕摻雜漏極(LDD)區。這可以通過在NMOS區域2601內選擇性地離子注入n型慘雜物來實現。該步驟也可以通過注入極性相反的摻雜物(p型)以防止因源極和源極的耗盡區彼此觸及引起的稱為"穿通(punchthrough)"現象而得以實現。這一步驟稱為"反穿通"注入。執行LDD和反穿通注入的入射角范圍是在與晶片完全垂直到離垂直有60%傾斜之間。這些區域在圖29內被標記為2910。執行類似的處理以在JFET的溝道與源和漏極區之間創建低電阻區(連結)。這些連結鄰近JFET的柵極形成，被標記為對象2920。通過離子注入n型雜質來為NMOS和nJFET晶體管形成源極和漏極區。為形成NMOS的源極和漏極端進行的n型離子注入是已良好既定的工藝。對于nJFET，源和漏的摻雜類型與柵極的相反。調節源極和漏極的注入參數以確保用于形成這些端的n型摻雜物不會翻轉柵極區的極性。通過用劑量在1.0xl0"/cn^至1.0xl0"/cn^之間的n型或p型摻雜物進行注入而將JFET的柵極摻雜維持在一較高量級。基于多晶硅厚度選擇注入能量。保持JFET的源極和漏極摻雜低于柵極摻雜，以確保不會發生柵極摻雜的反轉。NMOS晶體管的源極和漏極區分別標記為2950和2952，而nJFET的源極和漏極區則分別標記為2954和2956。圖30a示出了在形成接觸孔和金屬連接之后硅晶片的橫截面。在源極和漏極形成之后，通過沉積一層諸如鈷、鎳、鈦、鉑之類的金屬、加熱晶片以使金屬與露出的硅表面反應而生成硅化物化合物來形成自對齊的硅化物。通過濕法化學蝕刻洗去不用的金屬。隨后則如圖30a所示，以低于600C的溫度沉積一層氧化物作為電介質層來覆蓋整片晶片。在電介質層內蝕刻接觸孔3010。在晶片上沉積單層或多層金屬合金，通過光刻工藝對其進行圖案化，隨后蝕刻該金屬層以形成從晶體管引出的互連，如對象3020所示。在圖30b中示出了NMOS和nJFET的布局。NMOS晶體管的源、漏和柵極區分別標記為3050、3051和3054。它們各自的接觸孔則標記為3060、3061和3064。類似地，nJFET的源、漏和柵極區分別標記為3052、3053和3055，而它們各自的接觸孔則分別標記為3062、3063和3065。權利要求1.一種結型場效應晶體管，包括具有第一傳導類型的半導體襯底；具有與所述第一傳導類型相反的第二傳導類型的阱區，所述阱區在所述半導體襯底內形成并且鄰近所述半導體襯底的表面；由電介質材料構成的絕緣區，所述絕緣區在所述半導體襯底內形成并且鄰近所述半導體襯底表面；其中所述絕緣區圍繞所述阱區；在所述阱區內形成并且鄰近所述半導體襯底表面的具有所述第一傳導類型的第一和第二非重疊區；其中所述第一和所述第二區分別形成所述結型場效應晶體管的所述源極和漏極區；具有所述第二傳導類型的柵極電極區，包括在所述源極和漏極區之間與所述半導體層相重疊的第一部分；與所述源極和漏極區的部分相重疊的第二部分；以及與所述絕緣區的部分相重疊的第三部分；具有所述第二傳導類型的柵極區，所述柵極區緊接在所述柵極電極的整個第一部分之下而在所述阱區內形成，其中所述柵極區具有從所述柵極電極區摻雜的雜質濃度；以及具有所述第一傳導類型的溝道區，所述溝道區緊接在所述整個柵極區之下而在所述阱區內形成。2.如權利要求1所述的結型場效應晶體管，其特征在于，所述半導體襯底包括從由硅、鍺、碳化硅和硅鍺碳合金組成的組中選出的材料。3.如權利要求2所述的結型場效應晶體管，其特征在于，所述溝道區和所述柵極區由在所述半導體襯底上外延沉積的硅鍺碳合金材料構成。4.如權利要求1所述的結型場效應晶體管，其特征在于，所述柵極電極區包括多晶硅。5.如權利要求1所述的結型場效應晶體管，其特征在于，所述柵極電極區包括硅鍺碳合金。6.如權利要求1所述的結型場效應晶體管，其特征在于，所述柵極電極區包括多個硅鍺碳合金層。7.如權利要求1所述的結型場效應晶體管，其特征在于，還包括在所述柵極電極區的第三部分上形成的柵極接觸區。8.如權利要求l所述的結型場效應晶體管，其特征在于，還包括在所述源極區上形成的源極接觸區；在所述漏極區上形成的漏極接觸區；以及在所述阱區上形成的阱接觸區。9.如權利要求8所述的結型場效應晶體管，其特征在于，還包括與所述柵極電極區的頂面、所述源極區的頂面、所述漏極區的頂面以及所述阱區的頂面相重疊的硅化物層；以及由電介質材料構成并與所述柵極電極區的一個或多個側壁相重疊的間隔物層。10.如權利要求8所述的結型場效應晶體管，其特征在于，還包括在所述半導體襯底上形成并與所述源極接觸區、所述漏極接觸區、所述柵極電極區和所述阱接觸區相重疊的電介質層；其中所述源極接觸區、所述漏極接觸區、所述柵極電極區和所述阱接觸區由多晶硅層形成；其中所述多晶硅層基本上是平坦的；其中所述多晶硅層被圖案化并蝕刻，以形成所述源極接觸區、所述漏極接觸區、所述柵極電極區和所述阱接觸區；以及其中所述電介質層被圖案化并蝕刻，以形成與所述源極接觸區、所述漏極接觸區、所述柵極電極區和所述阱接觸區深度基本上相同的接觸孔。11.如權利要求8所述的結型場效應晶體管，其特征在于-其中所述源極區包括第一源極區和第二源極區；其中所述第一源極區連接至所述第二源極區和所述溝道區；其中所述第一源極區的雜質濃度由獨立于所述源極接觸區的摻雜步驟控制；其中所述第二源極區僅在所述源極接觸區之下形成；其中所述第二源極區不與所述溝道區相接觸；其中所述第二源極區具有從一源中摻雜的雜質濃度，該源是從由所述源極接觸區、離子注入區以及所述源極接觸區和離子注入區的組合所組成的組中選出的；其中所述漏極區包括第一漏極區和第二漏極區；其中所述第一漏極區連接至所述第二漏極區和所述溝道區；其中所述第一漏極區的雜質濃度由獨立于所述漏極接觸區的摻雜步驟控制；其中所述第二漏極區僅在所述漏極接觸區之下形成；其中所述第二漏極區不與所述溝道區相接觸；其中所述第二漏極區具有從一源中摻雜的雜質濃度，該源是從由所述漏極接觸區、離子注入區以及所述漏極接觸區和離子注入區的組合所組成的組中選出的。12.如權利要求11所述的結型場效應晶體管，其特征在于，在所述第二源極區和所述溝道區之間的間距獨立于在所述第二漏極區和所述溝道區之間的間距。13.—種MOS晶體管，包括具有第一傳導類型的半導體襯底；具有與所述第一傳導類型相反的第二傳導類型的阱區，所述阱區在所述半導體襯底內形成并且鄰近所述半導體襯底的表面；由電介質材料構成的絕緣區，所述絕緣區在所述半導體襯底內形成并且鄰近所述半導體襯底表面；其中所述絕緣區圍繞所述阱區；在所述阱區內形成并且鄰近所述半導體襯底表面的具有所述第一傳導類型的第一和第二非重疊區；其中所述第一和所述第二區分別形成所述MOS晶體管的所述源極和漏極區；由半導體氧化物或氮化氧化硅構成的柵極電介質層；在所述源極和漏極區之間緊接在所述半導體襯底之上形成；具有所述第二傳導類型的柵極區，包括與所述柵極電介質層相重疊的第一部分；與所述源極和漏極區的部分相重疊的第二部分；以及與所述絕緣區的部分相重疊的第三部分；在所述源極區上形成的源極接觸區；在所述漏極區上形成的漏極接觸區；在所述阱區上形成的阱接觸區；其中所述源極區包括第一源極區和第二源極區；其中所述第一源極區連接至所述第二源極區和所述緊接在柵極電介質層之下的區域；其中所述第一源極區的雜質濃度由獨立于所述源極接觸區的摻雜步驟控制；其中所述第二源極區僅在所述源極接觸區之下形成；其中所述第二源極區不與所述緊接在柵極電介質層之下的區域相接觸；其中所述第二源極區具有從一源中摻雜的雜質濃度，該源是從由所述源極接觸區、離子注入區以及所述源極接觸區和離子注入區的組合所組成的組中選出的；其中所述漏極區包括第一漏極區和第二漏極區；其中所述第一漏極區連接至所述第二漏極區和所述緊接在柵極電介質層之下的區域；其中所述第一漏極區的雜質濃度由獨立于所述漏極接觸區的摻雜步驟控制；其中所述第二漏極區僅在所述漏極接觸區之下形成；其中所述第二漏極區不與所述緊接在柵極電介質層之下的區域相接觸；其中所述第二漏極區具有從一源中摻雜的雜質濃度，該源是從由所述漏極接觸區、離子注入區以及所述漏極接觸區和離子注入區的組合所組成的組中選出的。14.如權利要求13所述的MOS晶體管，其特征在于，在所述第一源極區和所述緊接在柵極電介質層之下的區域之間的間距獨立于在所述第一漏極區和所述緊接在柵極電介質層之下的區域之間的間距。15.如權利要求13所述的MOS晶體管，其特征在于，所述半導體襯底包括從由硅、鍺、碳化硅和硅鍺碳合金組成的組中選出的材料。16.如權利要求13所述的MOS晶體管，其特征在于，還包括在所述半導體襯底頂上形成并與所述源極接觸區、所述漏極接觸區、所述柵極區和所述阱接觸區相重疊的電介質層；其中所述源極接觸區、所述漏極接觸區、所述柵極區和所述阱接觸區由多晶硅層形成；其中所述多晶硅層基本上是平坦的；其中所述多晶硅層被圖案化并蝕刻，以形成所述源極接觸區、所述漏極接觸區、所述柵極區和所述阱接觸區；以及其中所述電介質層被圖案化并蝕刻，以形成與所述源極接觸區、所述漏極接觸區、所述柵極區和所述阱接觸區深度基本上相同的接觸孔。17.—種包括一個或多個器件的電子電路，其特征在于，在所述電子電路中的至少一個器件包括如權利要求1所述的結型場效應晶體管。18.如權利要求17所述的電子電路，其特征在于，在所述電子電路中的至少一個器件包括MOS晶體管。19.如權利要求17所述的電子電路，其特征在于，在所述電子電路中的至少一個器件包括雙極型晶體管。20.—種包括一個或多個器件的電子電路，其特征在于，在所述電子電路中的至少一個器件包括如權利要求13所述的MOS晶體管。21.如權利要求20所述的電子電路，其特征在于，在所述電子電路中的至少一個器件包括如權利要求1所述的結型場效應晶體管。22.如權利要求20所述的電子電路，其特征在于，在所述電子電路中的至少一個器件包括雙極型晶體管。23.—種用于制造一個或多個半導體器件的方法，包括步驟如下；在第一傳導類型的半導體襯底中構造一個或多個隔離區，所述隔離區用電介質材料填充；在所述半導體襯底內摻雜一個或多個區域以形成具有所述第一傳導類型的一個或多個阱區以及具有與所述第一傳導類型相反的第二傳導類型的一個或多個阱區；在所述一個或多個阱區內形成一個或多個溝道區，其中每個溝道區的傳導類型與所述對應阱區的傳導類型相反；在所述半導體襯底上沉積第一半導體層；在每個阱區上選擇性地摻雜所述第一半導體層，以摻雜一個或多個漏極接觸區、一個或多個源極接觸區、一個或多個柵極電極區、以及一個或多個阱接觸區；其中每個漏極和源極區用與所述對應阱區的傳導類型相反的傳導類型摻雜；其中每個柵極電極和阱接觸區用所述對應阱區的傳導類型摻雜；在所述第一半導體層頂部沉積第一電介質層，以形成阻擋層；掩模并蝕刻所述第一半導體層以形成一個或多個漏極接觸區、一個或多個源極接觸區、一個或多個柵極電極區、以及一個或多個阱接觸區；通過離子注入在一個或多個阱區內形成一個或多個第一源極區和一個或多個第一漏極區；其中每個第一源極區在緊接于源極接觸區之下的區域和溝道區之間連接；其中每個第一漏極區在緊接于漏極接觸區之下的區域和溝道區之間連接；以及其中每個第一源極區和每個第一漏極區用與所述對應阱區的傳導類型相反的傳導類型注入；對帶有所述第一半導體層和所述第一電介質層的所述半導體襯底退火；用電介質材料填充在所述掩模和蝕刻步驟期間在所述第一半導體層內蝕刻出的所述區域，以形成平坦表面；無選擇性地移除所述阻擋層；在所述第一半導體層頂部選擇性地形成硅化物；在所述半導體襯底上沉積第二電介質層并進行蝕刻以形成接觸孔；以及在所述半導體襯底上沉積并蝕刻一個或多個金屬層以形成互連。24.如權利要求23所述的方法，其特征在于，所述退火步驟包括在每個柵極電極區之下形成柵極區，其中所述柵極區具有從所述柵極電極區摻雜的雜質濃度；在每個源極接觸區之下形成第二源極區，其中所述第二源極區具有從所述源極接觸區摻雜的雜質濃度；其中所述第二源極區與第一源極區相連；以及在每個漏極接觸區之下形成第二漏極區，其中所述第二漏極區具有從所述漏極接觸區摻雜的雜質濃度；其中所述第二漏極區與第一漏極區相連。25.如權利要求24所述的方法，其特征在于其中所述半導體襯底是由硅制成；其中所述第一半導體層是由多晶硅制成；以及其中所述第一電介質層是由氮化硅制成。26.如權利要求23所述的方法，其特征在于，在所述形成一個或多個溝道區的步驟之后，還包括如下步驟在所述半導體襯底頂部形成柵極電介質層并選擇性地移除源極區、漏極區和阱區上的所述柵極電介質層，以形成MOS晶體管；以及選擇性地移除溝道區、源極區、漏極區和阱區上的所述柵極電介質層，以形成結型場效應晶體管。27.—種包括表示電子電路的一個或多個數據結構的計算機可讀介質，其特征在于其中至少一個數據結構包括網表；其中在所述電子電路中的至少一個器件包括如權利要求1所述的結型場效應晶體管。28.—種包括一個或多個數據結構的計算機可讀介質，所述數據結構表示電子電路其中至少一個數據結構包括單元程序庫的成員；其中在所述電子電路中的至少一個器件包括如權利要求1所述的結型場效應晶體管。29.如權利要求28所述的計算機可讀介質，其特征在于，所述單元程序庫的成員包括有關定時、功率和尺寸的信息。30.—種包括一個或多個數據結構的計算機可讀介質，所述數據結構表示電子電路其中至少一個數據結構包括網表；其中在所述電子電路中的至少一個器件包括如權利要求13所述的MOS晶體管。31.—種包括一個或多個數據結構的計算機可讀介質，所述數據結構表示電子電路其中至少一個數據結構包括單元程序庫的成員；其中在所述電子電路中的至少一個器件包括如權利要求13所述的MOS晶體管。32.如權利要求31所述的計算機可讀介質，其特征在于，所述單元程序庫的成員包括有關定時、功率和尺寸的信息。33.—種包括一個或多個數據結構的計算機可讀介質，所述數據結構表示電子電路其中至少一個數據結構包括所述電子電路物理布局的表示；其中在所述電子電路中的至少一個器件包括如權利要求1所述的結型場效應晶體管。34.如權利要求33所述的計算機可讀介質，其特征在于，至少一個數據結構是單元程序庫。35.如權利要求34所述的計算機可讀介質，其特征在于，所述單元程序庫包括有關定時、功率和尺寸的信息。36.—種包括一個或多個數據結構的計算機可讀介質，所述數據結構表示電子電路其中至少一個數據結構包括所述電子電路物理布局的表示；其中在所述電子電路中的至少一個器件包括如權利要求13所述的MOS晶體管。37.如權利要求36所述的計算機可讀介質，其特征在于，至少一個數據結構是單元程序庫的成員。38.如權利要求37所述的計算機可讀介質，其特征在于，所述單元程序庫包括有關定時、功率和尺寸的信息。39.—種用于顯示電子電路的物理布局的電子顯示器，其特征在于，在所述電子電路中的至少一個器件包括如權利要求1所述的結型場效應晶體管。40.—種用于顯示電子電路的物理布局的電子顯示器，其特征在于，在所述電子電路中的至少一個器件包括如權利要求13所述的MOS晶體管。41.一種用于生成電子電路的物理布局的物理設計自動化系統，其特征在于，在所述電子電路中的至少一個器件包括如權利要求1所述的結型場效應晶體管。42.—種用于生成電子電路的物理布局的物理設計自動化系統，其特征在于，在所述電子電路中的至少一個器件包括如權利要求13所述的MOS晶體管。43.如權利要求41所述的物理設計自動化系統，其特征在于，至少一個結型場效應晶體管是nJFET，所述nJFET包括耦合至外部焊盤的p阱接觸區。44.如權利要求41所述的物理設計自動化系統，其特征在于，至少一個結型場效應晶體管是pJFET，所述pJFET包括耦合至外部焊盤的n阱接觸區。45.如權利要求17所述的電子電路，其特征在于其中至少一個結型場效應晶體管是nJFFT，所述nJFET包括耦合至外部焊盤的p阱接觸區；其中一旦對所述外部焊盤施加偏置電壓，就能標識引起漏電流的制造缺陷。46.如權利要求17所述的電子電路，其特征在于其中至少一個結型場效應晶體管是pjFKT，所述pJFET包括耦合至外部焊盤的n阱接觸區；其中一旦對所述外部焊盤施加偏置電壓，就能標識引起漏電流的制造缺陷。47.—種用于設計電子電路的方法，包括如下步驟獲得在所述電子電路內的至少一個nJFET器件；獲得耦合至在所述電子電路內的所有nJFET的外部焊盤；其中一旦制造出所述電子電路并且對所述外部焊盤施加偏置電壓，就能標識引起漏電流的制造缺陷。48.—種用于設計電子電路的方法，包括如下步驟獲得在所述電子電路內的至少一個pJFET器件；獲得耦合至在所述電子電路內的所有pJFET的外部焊盤；其中一旦制造出所述電子電路并且對所述外部焊盤施加偏置電壓，就能標識引起漏電流的制造缺陷。49.一種用于測試電子電路的方法，包括如下步驟標識在所述電子電路內的至少一個pJFET器件；標識耦合至在所述電子電路內的所有pJFET的外部焊盤；向所述外部焊盤施加偏置電壓；確定引起漏電流的制造缺陷。50.—種用于測試電子電路的方法，包括如下步驟標識在所述電子電路內的至少一個nJFET器件；標識耦合至在所述電子電路內的所有nJFET的外部焊盤；向所述外部焊盤施加偏置電壓；確定引起漏電流的制造缺陷。51.—種帶有減小的電容的結型場效應晶體管，包括第一柵極電路和第二電路；其中所述第一柵極電路包括多晶硅柵極電極區和柵極區；其中所述柵極區在所述多晶硅柵極電極區附近；以及其中所述柵極區包括從所述多晶硅柵極電極區摻雜的雜質濃度。52.—種帶有減小的電容的MOS晶體管，包括源極、漏極、柵極和源極連結區和漏極連結區；其中所述源極連結區提供所述源極和柵極之間的隔離；其中所述漏極連結區提供所述漏極和柵極之間的隔離；其中所述源極連結區的尺寸獨立于所述漏極連結區的尺寸。53.—種包括使用硅或硅合金制造的至少一個nJFET和一個pJFET的電子電路，其特征在于，柵極漏電流通過將Vdd限制在小于所述硅或硅合金的內建電勢而得到限制。54.如權利要求53所述的電子電路，其特征在于，最小尺寸是70納米或更小。55.—種包括nJFET和pJFET的電子電路其中所述nJFET的漏極端耦合至所述pJFET的漏極端；其中所述nJFET的柵極端耦合至所述pJFET的柵極端；其中所述nJFET和所述pJFET在互補模式下工作。56.—種包括第一電路和第二電路的電子電路；其中所述第一電路包括nJFET和pJFET;其中所述nJFET耦合至所述pJFET，用以實現從反相器、與非、或非、鎖存、觸發器、計數器、多路復用器、編碼器、解碼器、加法器、乘法器、算術邏輯單元、可編程邏輯單元、存儲單元、微控制器、JPEG解碼器和MPEG解碼器組成的列表中選出的邏輯門。57.如權利要求56所述的電子電路，其特征在于，所述第二電路包括MOS晶體管。58.如權利要求56所述的電子電路，其特征在于，所述第二電路包括雙極型晶體管。59.—種包括一個或多個數據結構的計算機可讀介質，所述數據結構表示電子電路其中至少一個數據結構包括網表；其中所述電子電路包括nJFET和pJFET;其中所述nJFET的漏極端耦合至所述pJFET的漏極端；其中所述nJFET的柵極端耦合至所述pJFET的柵極端；其中所述nJFET和所述pJFET在互補模式下工作。60.如權利要求59所述的計算機可讀介質，其特征在于，所述電子電路還包括MOS晶體管。61.如權利要求59所述的計算機可讀介質，其特征在于，所述電子電路還包括雙極型晶體管。62.—種包括一個或多個數據結構的計算機可讀介質，所述數據結構表示電子電路其中至少一個數據結構包括單元程序庫的成員；其中所述電子電路包括nJFET和pJFET;其中所述nJFET的漏極端耦合至所述pJFET的漏極端；其中所述nJFET的柵極端耦合至所述pJFET的柵極端；其中所述nJFET和所述pJFET在互補模式下工作。63.如權利要求62所述的計算機可讀介質，其特征在于，所述單元程序庫的成員包括有關定時、功率和尺寸的信息。64.—種包括一個或多個數據結構的計算機可讀介質，所述數據結構表示電子電路其中至少一個數據結構包括所述電子電路物理布局的表示；其中所述電子電路包括nJFET和pJFET;其中所述nJFET的漏極端耦合至所述pJFET的漏極端；其中所述nJFET的柵極端耦合至所述pJFET的柵極端；其中所述nJFET和所述pJFET在互補模式下工作。65.—種用于顯示電子電路的物理布局的電子顯示器其中所述電子電路包括nJFET和pJFET;其中所述nJFET的漏極端耦合至所述pJFET的漏極端；其中所述nJFET的柵極端耦合至所述pJFET的柵極端；其中所述nJFET和所述pJFET在互補模式下工作。66.—種用于生成電子電路的物理布局的物理設計自動化系統其中所述電子電路包括nJFET和pJFET;其中所述nJFET的漏極端耦合至所述pJFET的漏極端；其中所述nJFET的柵極端耦合至所述pJFET的柵極端；其中所述nJFET和所述pJFET在互補模式下工作。67.—種用于設計電子電路的方法，包括如下步驟在所述電子電路內具有至少一個nJFET器件和一個pJFET器件；將所述nJFET的漏極端耦合至所述pJFET的漏極端；將所述nJFET的柵極端耦合至所述pJFET的柵極端；其中所述nJFET和所述pJFET在互補模式下工作；具有耦合至所述電子電路中至少一個網的至少一個外部焊盤，其中一旦制造出所述電子電路并對所述至少一個外部焊盤施加偏置電壓，就能標識引起漏電流的制造缺陷。68.如權利要求7所述的結型場效應晶體管，其特征在于，所述柵極區的尺寸小于所述柵極接觸區的最小尺寸。全文摘要本發明描述了一種在硅中使用結型場效應晶體管構造互補邏輯電路的方法。本發明理想地適用于深亞微米尺寸，尤其適于65nm以下。本發明的基礎是在增強模式下工作的互補結型場效應晶體管。JFET的速度-功率性能在亞70納米尺寸下變得能夠與CMOS器件相比。然而，JFET的最大電源電壓仍然限制在內建電勢(二極管壓降)以下。為了滿足某些要求對外部電路的接口驅動至更高電壓電平的應用，本發明還包括用于在與JFET器件相同的襯底上構造CMOS器件的結構和方法。文檔編號H01L27/11GK101371359SQ200680039832公開日2009年2月18日申請日期2006年10月30日優先權日2005年10月28日發明者A·K·卡泊申請人:Dsm解決方案股份有限公司