專利名稱：采用多晶填充的溝槽的半導體器件的制作方法
技術領域：
本發明總的涉及半導體器件，更具體地涉及采用填充有多晶半導 體的一個或多個溝槽的半導體器件。
背景技術：
眾所周知半導體(sc)器件有許多限制。這些限制取決于器件類型和工作條件。這些限制的非限制性實例是導通(ON)電阻、擊 穿電壓、散熱性能、襯底漏電流、能量處理性能、器件面積等等。許 多這些限制在橫向和垂直器件中受到特別關注。因此，存在改進半導 體器件的持續需求，尤其是必須處理實質功率或電壓或者二者的器 件。發明內容因而，期望提供垂直型器件和橫向型器件的改進的半導體器件。 橫向型器件的非限制性實例是LDMOS、隔離LDMOS、 RESURF LDMOS、雙RESURF LDMOS器件等。此外，期望改進的器件結構 和方法適合于在體(bulk) SC襯底上形成的器件以及在絕緣層上形 成的器件，例如絕緣體上硅(SOI)型的器件。還期望利用其它目的 已經可用的處理技術實現改進的器件結構，從而僅需要制造工藝進行 小的修改或者不修改。從以下結合附圖以及前述技術領域和背景技術 的詳細說明以及所附權利要求中，本發明的其它期望特征和特性將更 為明顯。
以下將結合附圖描述本發明，其中相似的標號指示相似的元件，圖l和圖2為均釆用多晶填充的溝槽的根據本發明的第一和笫二 類型的半導體器件的簡化截面視圖；圖3示出圖l的半導體器件與沒有圖l設置的多晶填充的溝槽的 另 一基本上相似器件相比較的襯底電流-漏電流圖表；圖4至圖IO為均釆用多晶填充的溝槽的根據本發明的第三至笫 九類型的半導體器件的簡化截面視圖；圖ll至圖13為示出使用多晶填充的溝槽改進從器件的溫度敏感 區去除熱量的其它類型的半導體器件的簡化截面視圖；圖14至圖15示出在用于形成本發明的多晶填充的溝槽的制造示 例方法的各個階段期間的半導體襯底的一系列截面示意圖。
具體實施方式
以下的詳細說明在本質上僅是實例，而非意圖限制本發明或本申 請以及本發明的使用。此外，沒有意圖通過在前述技術領域、背景技 術、發明內容或后述詳細說明中呈現的任何明示或暗示理論來限制本 發明。為了簡潔和清楚地說明，附圖示出了結構的一般方式，而可能省 略眾所周知的特征和技術的描述和細節，以避免使得本發明不必要地 不清晰。此外，附圖中的元件并不一定是按比例繪制的。例如，'圖中 的某些元件或區域的尺寸可能相對于其它元件或區域被放大，以幫助 增進對本發明實施例的理解。說明書和權利要求中的用語"第一"、"第二"、"第三"、"第四，， 等(如果有的話)，可以用于區別相似元件，而并不一定用于描述特 定次序或者按時間的順序。應該理解，所用的用語在適當環境下是可 互換的，因此此處所述的本發明實施例能夠例如以不同于此處例示或 者描述的次序工作。此外，用語"包含"、"包括"、"具有"及其4壬何變 體意圖覆蓋非窮盡性的包括，因此包含一系列元件的工藝、方法、物 品或者裝置并不一定限制于這些元件，而可以包括所述工藝、方法、 物品或者裝置中沒有明示或者隱含的其它元件。說明書和權利要求中的用語"左，，、"右"、"中"、"外"、"前"、"后"、 "上"、"下"、"頂部"、"底部，,、"上方"、"下方"、"之上"、"之下，，等 (如果有的話)用于描述性的目的，并不一定用于描述永久的相對位 置。應該理解，所用的術語在適當環境下是可互換的，因此此處所述 的本發明實施例能夠例如以不同于此處例示或者描述的其它方位工 作。此處使用的用語"耦合"定義為以電或非電的方式直接或間接連 接。為了便于解釋，此處針對在硅半導體襯底或硅SOI襯底上和/或 中制造的N溝道橫向器件和NPN垂直器件來描述本發明，但是并非 意圖進行限制，本領域技術人員可以理解此處教導的結構和原理也適 用于P溝道橫向和PNP垂直器件(其中，例如，此處所示的各個區 域的導電類型替換為它們的相反類型)，并且也適用于其它類型的半 導體材料和器件。盡管優選多晶硅來填充本發明中使用的溝槽，但是 本發明并不限于導體的這種選擇，而也可以使用與器件制造工藝的其 它方面兼容的其它類型的材料(例如，金屬、其它半導體、半金屬、 和/或其組合)。因此，用語"多晶填充的"和"多晶硅填充的"意圖包括 除硅之外的上述其它材料和材料組合。圖1是通過根據本發明的第一半導體器件20-1的簡化示意截面 圖，圖2是通過根據本發明的第二半導體器件20-2的簡化示意截面圖。 器件20-1和20-2采用位于N隔離區(N(ISO))30中的多晶填充的溝 槽58。器件20-1， 20-2 (統稱為20)相似因而一同描述。器件20-2 與器件20-1的不同之處在于具有附加的P +埋層(P+BL) 27。這對 本發明并不是必不可少的。器件20為意圖用作隔離LDMOS (ILDMOS )器件的LDMOS器件。器件20包括P半導體襯底22, 其上是N+埋層(N+BL ) 24。具有外表面55的P (外延)層28位于 N+BL 24之上。層28優選通過外延沉積形成。N+BL 24也可以通過 外延沉積形成，或者通過離子注入或其它適當摻雜處理形成。盡管外 延沉積和離子注入對于形成器件20中的各個層或區域是優選的，但 是它們并不是必不可少的，而可以使用任何便利的制造技術。器件20通過周邊(例如電介質)隔離壁32與相鄰器件或半導體區域橫向分 離，隔離壁32優選由絕緣氧化物形成，但是也可以使用其它隔離設 置。隔離壁32便利地從表面55延伸至襯底22。與隔離壁32相鄰地 設置(例如通過離子注入)N(ISO)區或阱30，其實質上從表面55經 過P (外延)層28延伸至N+BL 24。在P (外延)層28中設置(例 如通過離子注入)P -阱34和N -阱36,它們向N+BL 24延伸但通 常不與N+BL 24接觸。在器件20-1中，在N -阱36和N+BL 24之 間設置P -區26。在器件20-2中，在P-阱34和N-阱36與N+BL 24之間設置在P -阱34和N -阱36之下延伸的P -區26，和P + BL 27。在P -阱34中設置具有連接件44的P十+基極接觸區43和具有源 極連接件46的N十+源極區45。區域43和45可以一起縮短，但這對 本發明并不是必不可少的。在N-阱36內設置具有漏極連接件42的 N十+漏極區41。在表面55處設置氧化物(或其它電介質)隔離區40-1、 40-2，其中區域40-l在N(ISO)區30和P -阱34之間延伸，區域40-2 位于N-阱或區域36中，并與漏極區41略微分離。在表面55上設 置柵極絕緣體48，其由柵極導體49和柵極連接件50覆蓋，其中柵極 絕緣體48在溝道區51上方穿過部分N-阱36和部分氧化區40-2從 源極區45向漏極區41橫向延伸。在器件20工作期間，電流52從源 極區45實質上橫向流動到漏極區41。設置N+十區53和連接件54以 與N隔離區(N(ISO))30進行電接觸，并通過(N(ISO) ) 30與N+BL 24進行電接觸。對于ILDMOS器件，具有連接件54的N+十區53例 如通過金屬層連接件56 (但可以使用任何連接裝置)可選地耦合至具 有連接件46的源極區45。連接件56是有用的但不是必不可少的。本 發明的器件20包括重摻雜(例如，約1E19/cc或更高)N+多晶填充 的溝槽58，其延伸通過(N(ISO))區30從N十+區53進入N+BL 24。 多晶填充的溝槽58可以延伸至或進入P襯底22，但這并不是必不可 少的。多晶填充的溝槽58的功能之一是減少至N+BL 24的連接的串 聯電阻。為了更好地理解包括多晶填充的溝槽58的優點，考慮省略該區域的器件20的操作是有幫助的。沒有多晶填充的溝槽58，由于高摻 雜深N(ISO)區30的實際困難，至N+BL24的連接的電阻通常較高。 這可以導致在漏極41可能變為負時感應切換期間實質上少數栽流子 注入襯底。在高功率器件中該少數載流子注入可能非常大，導致電路 操作的重大問題。當器件電流較小時，(例如通過連接件56 )將N(ISO) 區30耦合至源極區45可以減少或消除少數栽流子注入。或者，N(ISO) 區30可以被分離地偏置。但是當器件電流大時，則從N+BL24通過 N(ISO)區30的電流可能足夠大，以致由該電流導致的N(ISO)區30 和N+BL 24中的電壓降可以導通襯底隔離二極管(例如，區域24和 22 )和/或由上述LDMOS器件中固有的區域26、 24和22形成的寄生 PNP晶體管，從而導致高功耗。難以充分地增加整個離子注入N(ISO) 區30的摻雜來避免該問題。而使用多晶填充的溝槽58提供了大大降 低的垂直電阻，并可以在很大程度上避免襯底少數載流子注入問題。 這導致器件特性的顯著改進。通過考慮圖3呈現的數據可以看出多晶填充的溝槽58在減少器 件20中的少數載流子注入方面的功效。圖3示出圖1的半導體器件 與沒有多晶填充的溝槽58的另一基本上相似器件相比較的村底電流 -漏電流(均為安培/微米的溝道寬度)的圖表60。曲線62示出根據 本發明包含多晶填充的溝槽58的器件和結果，曲線64示出沒有多晶 填充的溝槽58的另一基本上相似器件的結果。應該注意，在包含多 晶填充的溝槽58的器件中產生的少數載流子注入比沒有該特征的器 件在實質上所有漏電流水平下少得多。采用多晶填充的溝槽58的本發明的另一優點在于可以減少器件 面積。這是非常重要的考慮，因為大部分半導體器件的制造成本趨向 于與它們的面積大致相關。再次參照圖l-2，器件20分別具有有源 區單元寬度21-1、 21-2 (統稱為21)。其它單元(例如鏡像(mirror imaged))通常放置在邊界23-l、 23-2 (統稱為23)的右側，因而在 單個N(ISO)區30和隔離壁32內包含Na個有源器件區。例如，在 意圖以反向注入模式在約35伏特下工作并處理大電流(例如約1 - 10安培)的沒有多晶填充的溝槽58的ILDMOS器件中，平均單元寬度 [(N x寬度21 +隔離寬度)/N約為28.4微米。這是因為相對寬的 N(ISO)區30必須圍繞N個單元放置。其中N小，例如N-l或N-2， 合并的有效單元寬度大。這對最小化電阻是必要的，以最小化上述少 數載流子注入問題。相對照地，在采用多晶填充的溝槽58的器件20 的情況下，N(ISO)區30中的串聯電阻的下降允許更多(例如]\>>2) 有源器件單元21放置在相同的隔離區內，從而合并的有效單元寬度 下降至約8.4微米。因此，可以實現多達70%的有效器件面積的減小。 這可以導致器件尺寸的非常顯著的下降，以及相應的成本下降。圖4至圖10為分別采用多晶填充的溝槽86、 92、 116的根據本 發明的第三至第九類型的半導體器件70、 90、 IOO的簡化截面視圖。 圖4至圖5的器件70-l、 70-2 (統稱為70)總體上類似，將一起描述。 器件70-2與器件70-1的不同之處在于包括隔離層88。層88便利地 由氧化硅形成，但也可以使用其它絕緣電介質。出于便于解釋而非意 圖限制的目的，將層88稱為"氧化物層"或"氧化物隔離層"88,但是 應該理解此處的用語"氧化物，，意圖也包括其它絕緣電介質材料。隔離 層88可以通過氧化或沉積或其它便利的技術(例如在制造絕緣體上 硅襯底中所用的現有技術)形成。器件70包括P襯底22。在器件70-2 中，隔離層88生長或沉積在P襯底22上。在器件70-l中，隔離層 88被省略，而在P襯底22上設置半導體層或區。這里形成具有上表 面85的N-阱81，其通常在器件70-1中延伸至P襯底22，或者在器 件70-2中延伸至隔離層88。在N阱81中形成類似于圖1 - 2的P阱 34的P阱84，其在器件70-1中從表面85向P襯底22延伸，在器件 70-2中從表面85向隔離層88延伸。從表面85延伸至襯底22的電介 質(例如氧化物)隔離壁32提供了器件70的橫向隔離。在P-阱84 中設置類似于圖1-2中相似標識區域并執行相似功能的具有連接件 44的P+十區43和具有連接件46的N十+源極區45。在N-阱區81中與 P-阱84分離地設置具有連接件72的N十+漏極區71。在漏極區71和 P-阱84之間在表面85中設置類似于圖1-2中相似標識區的氧化區40-2。在表面85上設置類似于圖1-2中相似標識元件的覆蓋有柵電 極49和連接件50的柵極電介質48，其實質上在溝道區83上從源極 區45開始，穿過部分N-阱81和氧化區40-2，向漏極區71延伸，但 通常不延伸到漏極區71。高度摻雜(例如，lE19/cc)的N+多晶填充 的溝槽86-1， 86-2 (統稱為86)從漏極區71通過N-阱81實質上延伸 至或進入P襯底22。在器件70-2中，期望它延伸通過氧化物隔離層 88以接觸P襯底22。在正常工作中，電流87從源極45開始通過溝 道區83并穿過N-阱81的中間部分流動到漏極區71。通過提供較低 電阻的較大有效漏極區，N+多晶填充溝槽86的存在顯著減少了器件 70的導通電阻，從而電流87可以更深地擴展到N-阱81中并避免電 流集聚(在沒有N+多晶填充溝槽86時在漏極區71附近發生)。除 了降低器件70-2的導通電阻之外，N+多晶填充溝槽86-2實現另一有 益的功能，即提供從器件70-2的表面85到襯底22的改進的熱耦合。 這是因為，在器件70-2中，氧化物隔離層88在有源區與襯底之間引 入高得多的熱阻。因此，使得N+多晶填充溝槽86-2穿透層88并與村 底22進行直接熱接觸，這提供了與否則將在這種SOI結構中獲得的 熱阻相比低得多的熱阻。這是一個重要的優點。器件70可以關于垂 直地通過多晶填充的溝槽86的平面被橫向鏡像，但這不是必不可少 的。現在參照圖6-7,圖6-7的器件90-l、 90-2 (統稱為90)總體 上類似，將一起描述。器件90-2與器件90-1的不同之處在于器件90-2 包括類似于圖4-5的隔離層88的隔離層88，。如前所述，類似于層88 的層88，便利地由氧化硅形成，但也可以使用其它絕緣電介質。器件 90總體上類似于圖1的器件20，使用相同的標號來標識相似區域， 并在此通過參考并入聯系圖1進行的這些相似區域的說明。圖6-7的 器件90沒有N+多晶填充的溝槽58和將N(ISO)區30連接至源極區的 連接件56。在器件90中，在類似于器件70的表面85的器件90的表 面95中設置類似于圖4-5中相似標識區的N十+漏極區71和連接件72。 類似于圖4-5的器件70,圖6-7的器件90具有N+多晶填充的溝槽92-1、 92-2(統稱為92)，其從漏極區71延伸至P襯底22。在器件 90-1中，N+多晶填充的溝槽92-1便利地延伸至P襯底22或者通過 N+BL 24延伸至P襯底22，但是重疊量并不關鍵，只要與N+BL 24 具有良好的電接觸即可。在器件90-2中，理想地，N+多晶填充的溝 槽92-2延伸通過氧化物隔離層88，到達P襯底22，以為襯底22提供 改進的熱傳導，理由與如上聯系圖5的器件70-2解釋的理由相同。作 為從多晶填充的溝槽92的外擴散的結果，可能在N+多晶填充的溝槽 92周圍出現N摻雜區94。如已經聯系圖4-5的器件70所解釋的，N+ 多晶填充溝槽92的存在使得源極-漏極電流96可以更深地擴展到N-阱36中，從而避免在漏極區71的電流集聚并減少器件90的導通電 阻。此外，如聯系圖5的器件70-2所解釋的，多晶填充的溝槽92-2 的使用減少了從器件90-2的有源區到襯底22的熱阻，這是高度期望 的。器件90可以關于通過多晶填充的溝槽92的平面被橫向鏡像，但 這不是必不可少的。圖8-10示出了使用多晶填充的溝槽來改進垂直雙極器件的性能， 例如NPN垂直器件100-1、 100-2、 100-3 (統稱為100)。器件IOO國I、 100-2、 100-3的不同之處在于(a)是否存在氧化物隔離層120 (類 似于圖5和圖7的層88、88，)；和(b )多晶填充的溝槽116-1、 116-2、 116-3(統稱為116)延伸到器件100中的深度。由于它們總體上類似， 將一起描述器件100。器件100包括P襯底102 (類似于圖1-2和圖 4國7的P襯底22,以及圖11 - 13的P襯底152 )和N+BL 104 (類似 于N+BL24、 156)。在器件100-1中，N+BL 104覆蓋P襯底102; 在器件100-2和100-3中，N+BL 104覆蓋氧化物隔離層120 (類似于 層88、 88，) 。 P阱106設置在N+BL 104上，并用作垂直NPN晶體 管100的基極區。在P阱106的表面117中設置具有連接件109的 N+發射極區108和具有連接件111的P+基極接觸區110。設置從表 面117延伸至N+BL104的深N阱區114。N-阱區114具有N+集電極 接觸區112，其在上表面117處具有連接件113。在表面117便利地 但非必不可少地設置氧化物或其它電介質區119，其將集電極、基極和發射極區112、 110和108分離。還與N-阱114相鄰便利地設置橫 向氧化物(或其它電介質)隔離壁118，但這不是必不可少的。設置 N+多晶填充的溝槽116-1、 116-2、 116-3 (統稱為116)，其從集電極 接觸區112開始通過N阱114至少延伸到N+BL 104。在器件100-1 中，N+多晶填充的溝槽116-1理想地但非必要地通過N+BL 104延伸 至襯底102。由于它與村底102的導電類型相反，因此它通過中間形 成的PN結與P襯底102電隔離，或者它通過在N+BL 104與P襯底 102之間形成的PN結不穿透至襯底102。在器件100-2中，N+多晶 填充的溝槽116-2理想地(但非必要地)通過N+BL 104延伸至氧化 物隔離層120。在器件100-3中，N+多晶填充的溝槽116-3延伸通過 氧化物隔離層120并與襯底102熱接觸。當存在氧化物隔離層120時， 由于它賦予器件100-3的低熱阻，圖10的多晶填充的溝槽116-3通過 氧化物隔離層120延伸至襯底102的設置是優選的。盡管圖8-10的器 件描述了垂直NPN的情況，但是本領域技術人員能夠理解此處教導 的原理也等同地適用于PNP器件，其中對各個器件區的導電類型進 行適當改變。除了邊界103-1、 103-2和103-3 (統稱為103)之外， 在相同的隔離槽(isolation tub )中還可以形成附加的器件有源區，但 這不是必不可少的。例如，器件IOO可以關于垂直通過發射極區108 的平面被橫向鏡像，但這不是必不可少的。圖11至圖13為示出主要使用多晶填充的溝槽改進從器件的溫度 敏感區去除熱量的其它類型的半導體器件150-1、 150-2和150-3 (統 稱為150)的簡化截面視圖。為了便于解釋，在圖11-13中省略普通 的有源器件區。圖11-13的區別在于是否包括埋層(層156)或氧化 物隔離層(層166)或者二者(層156，和166，)。除此之外認為器件 150相似并一起描述。器件150包括類似于圖1-2、圖6-7和圖8 -10的襯底22和102的P襯底152。在圖11的器件150- 1中，在P 襯底152-1上設置類似于圖1-2和圖6-10的N+BL 24和104的 N+BL156。在圖12的器件150-2中，在襯底152-2上設置類似于圖 5和圖7的層88和88，以及圖9-10的層120的氧化物隔離層166。在圖13的器件150 - 3中，在襯底152-3上設置N+BL 156，和氧化物隔 離層166'，如圖所示。P外延層158設置于圖11的器件150-1中的 N+BL 156上，設置于圖12的器件150-2中的氧化物隔離層166上， 以及設置于圖13的器件150-3中的N+BL 156，上。可以設置現有技 術的橫向電介質隔離壁(未示出)，其類似于圖1-2、圖4-5、圖6 -7的壁32從表面160延伸至P襯底152,但是這些對本發明不是必 不可少的。表面電介質(例如氧化物)區162也可以設置在器件150 的表面160，但是這不是必不可少的。設置從表面160通過中間層或 區156、 158、 166延伸至襯底152的多晶填充的溝槽99，以提供到村 底152的改進的熱傳導。由于從N+多晶填充的溝槽99的外擴散可以 形成N摻雜區159，但這不是必不可少的。應該注意，多晶填充的溝 槽99不需要氧化物襯層來提供與周圍區域的電分離，盡管這種溝槽 襯層并非排除的。通常，必要時選擇溝槽中的多晶填充物的導電類型 以提供與相鄰區域的PN結隔離。這同樣適用于圖1-2、圖4-10中 的多晶填充的溝槽58、 86、 92、 116，即，電介質襯層不是必需的， 但也不是排除的。
圖14示出在用于形成本發明的多晶填充的溝槽的制造示例方法 200的各個階段期間的半導體襯底的一系列截面示意圖202 -210，其 中不使用埋入氧化物隔離層。方法200示出便利地用于提供沒有氧化 物隔離層的器件152-1的多晶填充的溝槽58、 86-1、 92-1和99其 中任一個的步驟。提供與多晶填充的溝槽相關聯的各個其它器件區所 需的那些附加步驟為本領域眾所周知的，并且不同器件之間會有變 化，因此在此省略其描述。方法200開始于步驟202，其中設置類似 于襯底22、 102、 152且具有上表面221的P+襯底220。在步驟204， 在表面221上形成具有上表面223且類似于層28、 81的層222。層 222根據要形成的特定器件的需求可以為N或P型，并可以包括靠近 表面221且類似于埋層24和104的埋層(未示出)。可以使用任何 便利的摻雜裝置來提供埋層。在步驟206，例如通過掩模和蝕刻形成 溝槽232，其通過半導體層222延伸至襯底220。在形成溝槽232之前或之后，可以在半導體層222的表面223上和/或中形成蝕刻停止和 /或拋光停止層230。層230便利地由氧化硅、氮化硅或其組合形成， 并被便利地設置以幫助從表面231去除過量的多晶。但是，層230并 不是必不可少的。在步驟208，在表面231上沉積期望傳導率和導電 類型的多晶半導體(例如多晶硅)，其厚度足以保證填充溝槽232以 形成類似于圖1-2、圖4、圖6、圖8和圖11的多晶填充的溝槽58、 86、 92、 99的多晶填充的溝槽236。在步驟210，例如，通過機械拋 光或化學蝕刻或其組合去除表面231上的過量的多晶，以使多晶填充 的溝槽236的表面235與表面231實質上平齊。可以根據在半導體層 222中或上構建的器件的特定類型，以最便利的方式在方法200的中 間階段或者步驟210之后形成圖1-2、圖4、圖6、圖8和圖11所示 的各個其它區域。半導體技術領域的技術人員能夠理解如何進行上述 操作。本領域技術人員還能夠理解，通過用于確定溝槽232的位置的 蝕刻掩模來確定多晶填充的溝槽236的位置。
圖15示出在用于形成本發明的多晶填充的溝槽的制造示例方法 300的各個階段期間的半導體襯底的一系列截面示意圖302 -308，其 中使用埋入氧化物隔離層，即SOI結構。方法300示出便利地用于提 供具有氧化物隔離層的器件152-2、152-3的多晶填充的溝槽86-2、 92-2、 99以及器件100-2、 100-3的溝槽116-2、 116-3其中任一個 的步驟。提供與多晶填充的溝槽相關聯的各個其它器件區所需的那些 附加步驟為本領域眾所周知的，并且不同器件之間會有變化，因此在 此省略其描述。方法300開始于步驟202，其中設置其上具有氧化物 隔離層322和N或P層324的P+襯底320。襯底320類似于襯底22、 102、 152。氧化物隔離層322類似于層88、 88，、 120、 166和166，。 層324類似于包含N-阱81的層、P(外延)層28、包含P-阱106的 層、以及層158。根據器件的需求可以靠近表面323在層324中設置 埋層(未示出)。可以使用任何便利的摻雜裝置來提供上述埋層。具 有步驟302中所示的結構的晶片在市場上可購得，并可以通過許多眾 所周知的技術(包括電介質隔離和晶片結合)制造。通過研磨或拋光或其它眾所周知的技術可以確定上表面331。例如，步驟302所示的 結構可以通過在最終成為層324的單晶片上形成氧化物來制備。然后， 在氧化物層上沉積或生長多晶至足以形成襯底320的厚度。然后，將 單晶片研磨至層324期望的厚度。多晶層成為襯底320，單晶片成為 層324，它們之間是氧化物隔離層322。也可以使用本領域眾所周知 的用于形成步驟302所示結構的其它技術。
在步驟304,例如通過掩模和蝕刻形成溝槽332,優選地但非必 要地，溝槽332通過半導體層324和隔離層322延伸至村底320。在 形成溝槽332之前或之后，可以在半導體層324的表面331上和/或中 形成蝕刻停止和/或拋光停止層330。層330便利地由氧化硅、氮化硅 或其組合形成，并被便利地設置以幫助從表面331去除過量的多晶。 但是，層330并不是必不可少的。在步驟306，在表面331上沉積期 望傳導率和導電類型的多晶半導體(例如多晶硅)，其厚度足以保證 填充溝槽332以形成類似于圖5、圖7、圖9-10和圖12-13的多晶 填充的溝槽86-2、 92-2、 99以及116-2、 116-3的多晶填充的溝 槽336。在步驟308，例如，通過機械拋光或化學蝕刻或其組合去除 表面331上的過量的多晶，以使多晶填充的溝槽336的表面335與表 面331實質上平齊。可以根據在半導體層324中或上構建的器件的特 定類型，以最便利的方式在方法300的中間階段或者步驟308之后形 成圖5、圖7、圖9-10和圖12-13所示的各個其它區域。半導體技 術領域的技術人員能夠理解如何進行上述操作。本領域技術人員還能 夠理解，通過用于確定溝槽332的位置的蝕刻掩模來確定多晶填充的 溝槽336的位置。
根據第一實施例的半導體器件包括操作性地耦合以形成晶體管 的源極區、漏極區和柵極區；埋層，位于該晶體管的至少一部分的下 方，并與該源極區屬于相同導電類型；封閉的隔離區，覆蓋該埋層的 一部分且與該源極區、漏極區和柵極區分離，并與該源極區屬于相同 導電類型；以及多晶填充的溝槽，從該埋層延伸通過該封閉的隔離區 的一部分并電耦合至該源極區。根據另一實施例，該多晶填充的溝槽具有與源極相同的導電類型。根據再一實施例，源極、漏極和柵極形
成橫向晶體管。根據又一實施例，源極、漏極和柵極形成LDMOS晶 體管。根據另一實施例，源極、漏極和柵極形成ILDMOS晶體管。
根據第二實施例的半導體器件包括在該器件中形成的第一導電 類型的第一區；位于所述第一區下方并與其分離的第二相反導電類型 的第二區；以及笫一導電類型的多晶填充的溝槽，其從所述第一區延 伸至所述第二區。根據另一實施例，該器件還包括第一導電類型的 埋層，位于所述第一區和第二區之間并電耦合至該多晶填充的溝槽。 根據再一實施例，該器件還包括氧化物隔離層，由該多晶填充的溝 槽穿透，并位于所述第一區和第二區之間。根據又一實施例，該器件 還包括第一導電類型的埋層，位于所述第一區和氧化物隔離層之間 并電耦合至該多晶填充的溝槽。根據另一實施例，所述第一區為漏極 區，所述第二區為該器件的襯底。才艮據另一附加實施例，所述第一區 為集電極區，所述第二區為該器件的村底。根據附加實施例，該器件 還包括第一導電類型的埋層，覆蓋所述第二區，位于所述第一區下 方并與其分離；以及第二導電類型的第三區，與所述第一區和多晶填
充的溝槽橫向分離，并從該器件的外表面實質上延伸至所述第三區。
根據第二實施例的半導體器件包括第一導電類型且具有第一表 面的襯底；第一導電類型或第二相反導電類型的半導體層，位于所述 第一表面上且具有與所述第一表面相對的第二表面；以及填充有導電 類型與該半導體層的導電類型相反的多晶半導體的溝槽，該溝槽從所 述第二表面通過該半導體層實質上至少延伸至所述笫一表面。根據附 加實施例，該器件還包括位于所述第一表面和半導體層之間的氧化 物隔離層。根據再一實施例，該溝槽實質上延伸通過埋層和該氧化物
隔離層o
根據實施例的用于形成半導體器件的方法，包括如下步驟設置
具有第一外表面的半導體襯底；在所述第一外表面上形成一個或多個
半導體層，其中所述一個或多個半導體層的最外層具有第二外表面； 蝕刻從所述第二外表面向所述第一表面延伸的一個或更多溝槽；以及利用多晶半導體填充所述一個或多個溝槽。根據另一實施例，該方法
還包括如下步驟在形成步驟和填充步驟之間，在所述第二表面上設 置拋光停止層。根據再一實施例，填充步驟包括如下步驟在所述拋 光停止層上沉積多晶半導體至足以填充所述溝槽的厚度；以及去除位 于該拋光停止層上的多晶半導體。根據又一實施例，設置和形成步驟 包括如下步驟設置第一半導體襯底；在所述第一半導體襯底上形成 氧化物層；設置被結合至所述第一半導體襯底的第二半導體；以及去 除所述第一半導體襯底的一部分以形成所述一個或多個半導體層的 第二外表面。
盡管在前述詳細說明中給出了至少一個實施例，但是應該理解存 在大量變體。例如，此處描述的各個器件采用N+多晶填充的溝槽聯 系用于構造特定器件的各個P-型和N-型區，但是這些實例并非意圖 限制，特定N或P型的使用僅是為了便于解釋。本領域技術人員應該 理解此處教導的原理也適用于P+多晶填充的溝槽，結合對其中使用 多晶填充的溝槽或者與該溝槽一起使用的其它層或區的適當修改。因 此，將多晶填充的溝槽和各個其它器件區描述為具有"第一，，導電類型 而將其它器件區域描述為具有"第二"導電類型是適當的，其中"第一" 導電類型可以是N或P，"第二，，導電類型可以是P或N,等等。還應 該理解實施例或多個實施例僅是實例，而并非意圖以任何方式限制本 發明的范圍、實用性或配置，在多晶填充的溝槽和其它器件區中，P 可以替換為N， N可以替換為P。前述詳細說明將為本領域技術人員 提供用于實現實施例或多個實施例的便利的路線圖。應該理解，可以 對元件的功能和設置進行各種改變，而不偏離如所附權利要求及其法 律等同物所提出的范圍。
權利要求
1.一種半導體器件，包括操作性地耦合以形成晶體管的源極區、漏極區和柵極區；埋層，位于該晶體管的至少一部分的下方，并與該源極區屬于相同導電類型；封閉的隔離區，覆蓋該埋層的一部分且與該源極區、漏極區和柵極區分離，并與該源極區屬于相同導電類型；以及多晶填充的溝槽，從該埋層延伸通過該封閉的隔離區的一部分并電耦合至該源極區。
2. 根據權利要求l的器件，其中該多晶填充的溝槽具有與源極 相同的導電類型。
3. 根據權利要求2的器件，其中所述源極、漏極和柵極形成橫 向晶體管。
4. 根據權利要求3的器件，其中所述源極、漏極和柵極形成 LDMOS晶體管。
5. 根據權利要求4的器件，其中所述源極、漏極和柵極形成 ILDMOS晶體管。
6. —種半導體器件，包括 在該器件中形成的第一導電類型的第一區； 位于所述第一區下方并與其分離的第二相反導電類型的第二區；以及第一導電類型的多晶填充的溝槽，其從所述第一區延伸至所述第二區。
7. 根據權利要求6的器件，還包括第一導電類型的埋層，位 于所述第一區和第二區之間并電耦合至該多晶填充的溝槽。
8. 根據權利要求6的器件，還包括氧化物隔離層，由該多晶 填充的溝槽穿透，并位于所述第一區和第二區之間。
9. 根據權利要求8的器件，還包括第一導電類型的埋層，位于所述第一區和氧化物隔離層之間并電耦合至該多晶填充的溝槽。
10. 根據權利要求6的器件，其中所述第一區為漏極區，所述第 二區為該器件的襯底。
11. 根據權利要求6的器件，其中所述第一區為集電極區，所述 第二區為該器件的襯底。
12. 根據權利要求6的器件，還包括第一導電類型的埋層，覆蓋所述第二區，位于所述第一區下方并 與其分離；以及第二導電類型的第三區，與所述第一區和該多晶填充的溝槽橫向 分離，并從該器件的外表面實質上延伸至所述第三區。
13. —種半導體器件，包括 第一導電類型且具有第一表面的襯底；第一導電類型或第二相反導電類型的半導體層，位于所述第一表 面上且具有與所述第一表面相對的第二表面；以及填充有導電類型與該半導體層的導電類型相反的多晶半導體的 溝槽，該溝槽從所述第二表面通過該半導體層實質上至少延伸至所述 第一表面。
14. 根據權利要求13的器件，還包括位于所述第一表面和半 導體層之間的氧化物隔離層。
15. 根據權利要求14的器件，還包括導電類型與該半導體層 的導電類型相反的埋層，該埋層位于所述第一表面和半導體層之間。
16. 根據權利要求15的器件，其中該溝槽實質上延伸通過該埋 層和該氧化物隔離層。
17. —種用于形成半導體器件的方法，包括如下步驟 設置具有笫一外表面的半導體襯底；在所述第一外表面上形成一個或多個半導體層，其中所述一個或 多個半導體層的最外層具有第二外表面；蝕刻從所述第二外表面向所述第一表面延伸的一個或更多溝槽；以及利用多晶半導體填充所述一個或多個溝槽。
18. 根據權利要求17的方法，還包括如下步驟在形成步驟和 填充步驟之間，在所述第二表面上設置拋光停止層。
19. 根據權利要求18的方法，其中填充步驟包括如下步驟 在所述拋光停止層上沉積多晶半導體至足以填充所述溝槽的厚度；以及去除位于該拋光停止層上的多晶半導體。
20. 根據權利要求17的方法，其中設置和形成步驟包括如下步設置第一半導體襯底； 在所述第一半導體襯底上形成氧化物層； 設置被結合至所述第一半導體襯底的第二半導體；以及 去除所述第一半導體襯底的一部分以形成所述一個或多個半導 體層的第二外表面。
全文摘要
為半導體器件提供結構和方法。器件(20)包括填充有高度摻雜的多晶半導體的溝槽(58)，其從表面延伸至器件的主體中，以實現尤其如下目的(i)減少襯底電流注入；(ii)減少導通電阻；和/或(iii)減少至襯底的熱阻。對于隔離的LDMOS器件，橫向隔離壁(32)(結合至源極)與埋層(24)之間的電阻減少，從而減少了襯底注入電流。當放置在橫向器件的漏極或垂直器件的集電極中時，多晶填充的溝槽有效地放大了漏極或集電極區域，從而降低了導通電阻。對于形成在氧化物隔離層上的器件，多晶填充的溝槽理想地穿透該隔離層從而改進從有源區到襯底的熱傳導。多晶填充的溝槽通過蝕刻和重新填充便利地形成。也可以實現顯著的面積節省。
文檔編號H01L29/00GK101288173SQ200680030755
公開日2008年10月15日 申請日期2006年8月8日 優先權日2005年8月25日
發明者A·博斯, V·K·基姆卡, 朱榮華 申請人:飛思卡爾半導體公司