在屏蔽的柵極場效應晶體管中形成多晶硅層間電介質的結構和方法

文檔序號：7222922閱讀：130來源：國知局

專利名稱：在屏蔽的柵極場效應晶體管中形成多晶硅層間電介質的結構和方法
在屏蔽的柵極場效應晶體管中形成多晶珪層間電^^質的結構和方法背景技術本發明總體上涉及半導體功率場效應晶體管(FET),并且更具 5體地涉及在屏蔽的柵極FET中形成改進的多晶硅層間電介質(IPD ) 的結構和方法。由于屏蔽電極降低柵-漏電容(Cgd),并且提高晶體管的擊穿電壓，因此，屏蔽的柵極溝槽FET具有優勢。圖1是傳統的屏蔽的柵極溝槽MOSFET的簡化橫截面圖。溝槽110包括位于柵電極122 10 正下方的屏蔽電極114。屏蔽電極114通過通常比柵極電介質120 厚的屏蔽電介質112與相鄰的硅區域絕緣。柵電極和屏蔽電極通過一般被稱為多晶硅層間電介質或IPD的電介質層116彼此纟色緣。該 IPD層必須具有足夠的品質和厚度以7R受(support) 4冊電才及與屏蔽電才及之間所需的電壓。15 圖1的傳統的屏蔽的柵極FET具有許多缺陷。首先，柵電極122具有尖底角，其和屏蔽電4及114的平坦頂面一起在這些區i或中產生強電場。其次，用于形成IPD的傳統方法典型i也在溝槽之間的臺面(mesa)上引入氧化層，但是在形成柵電極之后的某時刻其又必須^皮去除。在去除該氧化物期間，不可避免地會發生將某些4冊才及20 氧化物蝕刻到溝槽側壁上，其可能導致柵極短路和柵極泄漏。其它已知技術使IPD的形成依賴于柵極電介質的形成，因此IPD厚度被限于柵極電介質厚度的一組倍數。這不允許柵極電介質和IPD的單獨優化。獲得的IPD與柵極電介質之間的最大厚度差已經是大約3 比1 (即，對于給定的目標柵極電介質厚度，已經獲得的最大IPD 厚度大約為已經獲得的目標柵極電介質厚度的三倍)。因此，存在對形成具有改進的IPD和柵極電介質的屏蔽的柵極 5溝槽FET的結構和方法的需求。發明內容才艮據本發明的實施例，形成FET的方法如下。在第一導電類型的硅區域中形成溝槽。溝槽包括通過屏蔽電介質與硅區域絕緣的屏蔽電極。沿屏蔽電才及的上表面形成包括熱氧化物層和共形電介質 10 (conformal dielectric)層的多晶石圭層間電介質(IPD )。至少順著上部溝槽側壁形成柵極電介質。在溝槽中形成4冊電極。柵電極通過IPD 與屏蔽電極絕緣。在一實施例中，IPD具有凹的上表面。在另一實施例中，IPD的厚度與柵極電介質的厚度比大于3比15 1。在又一實施例中，在形成IPD之后形成柵4及電介質。在另一實施例中，如下形成IPD。沿溝槽側壁的上部以及沿屏蔽電才及的上表面形成熱氧化物層。用共形電介質層填充溝槽。部分地去除共形電介質層和熱氧化物層，從而形成包括熱電介質層剩余 20部分以及共形電介質層剩余部分的IPD。根據本發明的另一實施例，FET包括延伸至第一導電類型的硅區域中的溝槽。通過屏蔽電介質與石圭區域絕》彖的屏蔽電極在溝槽的下部中延伸。柵電極位于溝槽中，在屏蔽電極之上，但通過多晶硅層間電介質(IPD)與屏蔽電極絕緣。IPD包括共形電介質層和熱氧化物層。在一實施例中，4冊電才及通過沿上部溝槽側壁延伸的棚4及電介質與硅區域絕緣，并且IPD的厚度與柵極電介質的厚度比大于3比1。5 在另一實施例中，IPD沿其上表面具有凹的4侖廓。在又一實施例中，柵極沿其下表面具有凹的輪廓。在另一實施例中，共形電介質層被熱電介質沿電介質共形層的下表面和側壁所圍繞。在另一實施例中，共形電介質層具有凸的下表面和凹的上表10 面。在另一實施例中，屏蔽電才及具有圓形頂面。在另一實施例中，硅區域包括在第一導電類型的襯底之上延伸的第一導電類型的外延層、外延層中的第二導電類型的阱區、以及阱區中的第一導電類型的源區。源區位于溝槽的側面。15 在一實施例中，溝槽延伸至并終止于外延層內。在另一實施例中，溝槽延伸穿過外延層并終止于襯底內。下面的詳細描述以及附圖提供了對本發明的本質和優點的更好的理解。

圖1是傳統的屏蔽的柵極溝槽MOSFET的簡化橫截面圖；以及圖2A至圖2L是才艮據本發明的實施例，在形成具有改進的多晶硅層間電介質和柵極電介質的屏蔽的柵極溝槽FET的示例性工藝順序的各個階段的簡化橫截面圖。
具體實施方式
才艮據本發明，通過4丸行熱氧化接下來進行共形電介質層的沉積來形成屏蔽的柵極FET的IPD層。然后形成柵極電介質，接下來形成柵電極。該方法將形成IPD層的工藝與形成柵極電介質的工藝分離開，從而使這些電介質層中的每一個都能夠被獨立地優化。因此，在不損害4冊4及電介質品質或厚度的情況下，可以形成高品質、厚的 IPD以承受柵電極與屏蔽電極之間所需的電壓。再者，共形電介質層有助于沿IPD的頂面獲得平滑的凹的4侖廓(即，傳^宛的內部)，從而其為柵電極產生平滑的底部輪廓。這與圖1中的柵電極具有尖下角的傳統FET結構相比，有助于減小電場。圖2A至圖2L是4艮據本發明的實施例，在形成具有改進的IPD 和柵極電介質的屏蔽的4冊極溝槽FET的示例性工藝順序的各個階段的簡化橫截面圖。在圖2A中，利用傳統的掩模和硅蝕刻技術在
硅區i或204中形成溝槽202。在一實施例中，石圭區域204包括在高導電n型襯底之上延伸的相對輕摻雜的n型外延層。在此實施例中，以終止于襯底內。在圖2B中，利用已知技術，順著溝槽側壁和底部以及臨近溝槽的臺面區域的表面形成屏蔽電介質層206 (例如，包含氧化物)。在一實施例中，使用高溫(例如，1150。C)干氧化來形成屏蔽氧化物。高溫有助于使溝槽底角變圓，并形成足以承受器件擊穿的大約1250A的屏蔽氧化物。在圖2C中，利用傳統的多晶硅沉積4支術來沉積多晶石圭層以填充溝槽。然后，所沉積的多晶硅被凹進到溝槽中從而形成屏蔽電極5 208。然后，屏蔽電介質層的暴露部分^皮變薄至，例如650A。在屏蔽電極包括氧化物的實施例中，使用濕緩沖(wet buffered )氧化物蝕刻來將屏蔽氧化物變薄。屏蔽電介質的剩余暴露部分206a有助于防止在隨后的熱氧化步驟中沿溝槽側壁和臺面表面的氧化物的過度生長，并有助于控制溝槽腔的輪廓。熱氧化物的過度生長可導 10 致在隨后沉積的共形電介質中空腔的形成。在一實施例中，完全去除屏蔽電介質206的暴露部分，或者可選地原封不動地保留整個屏蔽電介質206。在圖2D中，執行熱氧化步驟以沿著溝槽側壁、在臨近溝槽的臺面區的表面之上、以及屏蔽電才及208之上形成熱氧化層210。熱15 氧化有利地氧化屏蔽電極208的上部，/人而產生圓形頂部4侖廊。該圓形頂部有助于最小化屏蔽電極208與稍后形成的柵電極之間的區域中的電場。在一實施例中，通過執行低溫、濕氧化，之后是高溫、干氧化，來形成熱氧化物層210。在另一實施例中，熱氧化產生具有IOOOA至1500A范圍內的厚度的熱氧化物層210。在又一實施例20 中，進行低溫熱氧化(例如，大約850°C )以便沿屏蔽電極的頂面形成比沿溝槽側壁和臺面表面之上更厚的熱氧化物層。在這樣的實施例中，1.5:1至2:1范圍內的厚度比將是理想的。在一具體實施例中，熱氧化沿屏蔽電才及的頂面產生具有厚度約為1850A的熱氧化物層以及沿溝槽側壁和臺面表面產生具有厚度約為1250A的熱氧化25 物層。在圖2E中，沉積共形電介質層212 (例如，包含氧化物)以填充溝槽。在一實施例中，利用次大氣壓化學氣相沉積(SACVD)正硅酸乙脂(TEOS)/臭氧工藝在溫度約為510。C和壓強約為480托的環境下沉積共形電介質層212。所沉積的fU匕物完全i真充溝4曹而不留空隙。在圖2F中，共形電介質層212和熱氧4匕物層210 ^皮向下蝕刻 5至溝槽中直至期望的深度。臺面表面之上和沿溝槽側壁的上部的全部電介質凈皮完全去除，并且具有凹的頂面的多晶石圭層間電介質 (IPD)層214保留在屏蔽電極208之上。因此，IPD層214包括熱電介質層和共形電介質層的疊層。在一實施例中，在將電介質疊層凹進溝槽期間，進行電介質疊層的均勻回蝕(etch back )。可以執 10行干式各向異性等離子體蝕刻或濕蝕刻以獲得所期望的IPD厚度，并且確^呆沿溝才曹側壁和臺面之上的fU匕物;波完全去除。也可以進^f亍傳統的致密(densification )步-驟以密化SACVD氧4匕物。在一實施例中，進4于干蝕刻和隨后的致密，*接下來為濕蝕刻。在圖2G中，利用傳統技術來形成沿溝槽側壁、在IPD層之上、 15并且在臨近溝槽的臺面區域之上延伸的柵極電介質層216 (例如，來自氧化物)。由于IPD的形成一皮完全與柵極電介質的形成分離，因此，可以單獨伊"匕4冊才及電介質以具有所期望的特性。在圖2H中，利用傳統纟支術，多晶硅層被沉積以填充溝槽，接下來#1回蝕以在溝槽202中形成凹進的4冊電4及218。20 在圖21中，在臺面之上延伸的柵極電介質216的部分被回蝕至適合于體(body)注入和源注入的厚度。執行傳統的毯式體注入 (blanket body implant)和4,進(drive in )工藝以沿石圭區i或204的上部形成p型體區220。然后利用傳統的源注入以及掩模層(未示出)在溝槽202側面形成源區222。在圖2J中，利用傳統才支術在該25 結構之上形成金屬前(pre-metal)電介質層224(例如，包括BPSG )。在圖2K中，利用掩模層(未示出)，部分去除電介質層224以暴露由掩模層所限定的體區220和源區222的表面。然后進行傳統的硅蝕刻(例如，干蝕刻)使暴露的表面區域凹進。從而，所凹進的硅區i或形成^妄觸窗口 ( contact opening ) 226 。在圖2L中，進4亍趙式重體注入以在體區220中形成自對準p 型重體區228。接下來進4亍電介質224的回流以獲得接觸窗口的更 5 佳縱橫比(aspect ratio )和在隨后步驟中被形成以電接觸重體區228 和源區222的金屬層226的更佳階梯覆蓋(step coverage)。水平延伸的虛線被包含在圖2L中以示出其中外延層203在襯底201之上延伸、并且溝槽202延伸穿過外延層203并終止于襯底201中的實施例。可選地，溝槽202可以被終止于外延層203內。同樣，通過圖 10 2A至2L中的橫截面圖所描述的工藝順序僅僅是示例性的，并且各個步驟可以被修改或按照與所示順序不同的順序來進行。尤其是，為獲得具有所期望特征和特性的屏蔽的柵極結構，可以執行多個已知工藝步驟中的任意一個而不是由圖21至2L所描述的步驟。根據本發明的結構和方法，獲得了包括熱生長的電介質和共形 15 沉積的電介質的膜疊層的改進的IPD層。熱生長的電介質提供了高品質電介質，并用于使屏蔽電極的頂角變圓。共形沉積的電介質(1 ) 填充屏蔽電極上面的間隙，(2)在蝕刻沿溝槽側壁的電介質時，用作硬掩模以保護屏蔽電極之上的熱電介質，以及(3)產生平滑的凹的4侖廓，在該凹的4侖廓上形成4冊電一及。沿屏蔽電一及的頂面和4冊電 20極的底部的圓形輪廓在這些局部區域中產生較小的電場。此外，根據本發明形成IPD的方法用于將IPD的形成與柵極氧化物的形成相分離，使得IPD和柵極電介質能夠被獨立地優化以，例如，獲得厚的、高品質IPD和薄的、高品質柵極電介質。在一實施例中，通過利用大于約5比1的IPD厚度與柵極電介質厚度之比 25 來得到最佳晶體管特性。例如，發現大于約2000A的IPD厚度和小于約400A的柵極電介質厚度能夠提供最佳晶體管特性。形成薄柵極電介質的能力能夠被有利地用于獲得更低的導通電阻。為達到甚至更〗氐的導通電阻、更強的阻斷能力和更高的效率，以及其他優點和特4正，本發明的多種結構和方法可以與大量電荷擴展技術中的一種或更多種以及于2004年12月29日提交的第 11/026,276號普通轉讓申請中所公開的并且其全部內容結合于此作 5 為參考的其它屏蔽柵極結構和制造工藝相結合。盡管上面示出并描述了多個具體實施例， <旦是本發明的實施例并不限于此。例如，應當理解在不背離本發明的情況下，可以反轉示出的和描述的結構的纟參雜才及性和/或可以改變各個成分的摻雜濃度。由圖2A至2L所描述的工藝順序是用于形成n溝道FET的， 10 然而鑒于該公開，對于本領域技術人員來說修改該工藝順序以形成 p溝道FET將是顯而易見的。同樣，盡管上述各個實施例是在傳統石圭中實現的，但也可以在碳化珪、砷化鎵、氮化鎵、金剛石或其它半導體材料中實現這些實施例和它們的明顯變體。此外，不同實施例的橫截面圖可能是未按比例的，并且同樣也不意味著在相應結構 15 的布圖設計中限制可能的變化。同樣，可以以帶狀或包括六邊形或方形晶體管單元的蟲奪窩結構形成所示的FET及其明顯的變體。而且，在不背離本發明的范圍的情況下，可以將本發明的一個或更多個實施例的特征與本發明的其它實施例的一個或更多個特征相結合。因此，本發明的范圍不應被限于所描述的實施例，而是由所附 20 的權利要求所限定。
權利要求
1.一種形成場效應晶體管的方法，包括在第一導電類型的硅區域中形成溝槽，所述溝槽具有通過屏蔽電介質與所述硅區域絕緣的屏蔽電極；沿所述屏蔽電極的上表面形成包括熱氧化物層和共形電介質層的多晶硅層間電介質(IPD)；至少順著上部溝槽側壁形成柵極電介質；以及在所述溝槽中形成柵電極，所述柵電極通過所述多晶硅層間電介質與所述屏蔽電極絕緣。
2. 根據權利要求1所述的方法，其中，所述多晶硅層間電介質具有凹的上表面。
3. 根據權利要求1所述的方法，其中，所述多晶硅層間電介質的厚度與所述柵極電介質的厚度之比大于3比1。
4. 根據權利要求1所述的方法，其中，在形成所述多晶硅層間電介質之后形成所述柵極電介質。
5. 根據權利要求1所述的方法，其中，所述形成多晶硅層間電介質的步艱《包4舌沿所述溝槽的上部側壁以及沿所述屏蔽電極的上表面形成熱氧化物層；用共形電介質層填充所述溝槽；以及部分去除所述共形電介質層以及所述熱氧化物層，乂人而形成包括所述熱電介質層剩余部分和所述共形電介質層剩余部分的所述多晶硅層間電介質。
6. 根據權利要求5所述的方法，其中，所述形成熱氧化物層的步驟包括熱氧化石圭，乂人而沿所述屏蔽電介質的所述上表面形成比沿所述溝槽側壁更厚的熱氧化物層。
7. 才艮據權利要求5所述的方法，其中，所述部分去除步驟沿臨近所述溝槽的硅表面以及沿上部溝槽側壁完全去除所有電介質。
8. 根據權利要求5所述的方法，其中，所述填充步驟包括沉積共形氧化物層以填充所述溝槽。
9. 根據權利要求5所述的方法，其中，所述部分去除步驟包括將所述共形電介質層和所述熱氧〗匕物層均勻；也回蝕至所述溝槽中的期望深度，使得所述剩余的共形電介質層被所述剩余的熱氧化物層沿所述剩余的共形電介質層的下表面和側壁所環繞。
10. 根據權利要求1所述的方法，其中，所述形成溝槽的步驟包括順著所述溝槽側壁和底部形成屏蔽電介質；形成凹進在所述溝槽中的屏蔽電極；以及部分去除所述屏蔽電介質的暴露部分，使得所述屏蔽電介質的薄層至少沿上部溝槽側壁保留。
11. 根據權利要求1所述的方法，進一步包括在所述硅區域中形成第二導電類型的阱區；以及在所述阱區中形成源區，〗吏所述源區位于所述溝槽側面。
12. 根據權利要求11所述的方法，進一步包括形成在所述4冊電才及、所述源區和所述阱區之上延伸的金屬前電介質層；去除所述金屬前電介質層的預定部分以暴露所述阱區的相應表面；沿所述暴露的表面使所述阱區凹進，使得源區的側壁被暴露；以及形成金屬層以電4妻觸所述阱區和所述源區的暴露的側壁。
13. —種場效應晶體管(FET)包括溝槽，延伸至第一導電類型的硅區域中；屏蔽電才及，4立于所述溝沖曹的下部中，所述屏蔽電4及通過屏蔽電介質與所述硅區域絕緣；以及柵電極，位于所述溝槽中，在所述屏蔽電極之上，但通過多晶硅層間電介質(IPD)與所述屏蔽電極絕緣，所述多晶石圭層間電介質包括共形電介質層和熱氧化物層。
14. 根據權利要求13所述的場效應晶體管，其中，所述柵電極通過沿上部溝沖曹側壁延伸的4冊纟及電介質與所述石圭區i或絕纟彖，并且所述多晶硅層間電介質的厚度與所述柵極電介質的厚度之比大于3比1。
15. 根據權利要求13所述的場效應晶體管，其中，所述多晶硅層間電介質沿其上表面具有凹的4侖廓。
16. 根據權利要求13所述的場效應晶體管，其中，所述柵電極沿其下表面具有凹的4侖廓。
17. 4艮椐權利要求13所述的場效應晶體管，其中，所述共形電介質層沿其下表面和側壁凈皮所述熱電介質所環繞。
18. 根據權利要求13所述的場效應晶體管，其中，所述共形電介質層具有凸的下表面和凹的上表面。
19. 根據權利要求13所述的場效應晶體管，其中，所述屏蔽電極具有圓形頂面。
20. 根據權利要求13所述的場效應晶體管，其中，所述硅區域包括所述第一導電類型的外延層，在所述第一導電類型的襯底之上延伸；第二導電類型的阱區，位于所述外延層中；以及所述第一導電類型的源區，位于所述阱區中，所述源區 ^立于所述溝—曹側面。
21. 根據權利要求20所述的場效應晶體管，其中，所述溝槽延伸至并且終止于所述外延層中。
22. 根據權利要求20所述的場效應晶體管，其中，所述溝槽延伸穿過所述外延層并且終止于所述襯底中。
23. —種場效應晶體管(FET)包括溝槽，延伸至第一導電類型的硅區域中；屏蔽電才及，位于所述溝槽下部中，所述屏蔽電極通過屏蔽電介質與所述硅區域絕緣；以及柵電極，位于所述溝槽中，在所述屏蔽電極之上，但通過沿其上表面具有凹的輪廓的多晶硅層間電介質(IPD)與所述屏蔽電極絕緣。
24. 根據權利要求23所述的場效應晶體管，其中，所述屏蔽電極具有圓形頂面。
25. 根據權利要求23所述的場效應晶體管，其中，所述硅區域包括所述第一導電類型的外延層，在所述第一導電類型的襯底之上延伸；第二導電類型的阱區，位于所述外延層中；以及所述第一導電類型的源區，位于所述阱區中，所述源區位于所述溝槽側面。
26. 根據權利要求25所述的場效應晶體管，其中，所述溝槽延伸至并且終止于所述外延層中。
27. 根據權利要求25所述的場效應晶體管，其中，所述溝槽延伸穿過所述外延層并且終止于所述村底中。
28. —種場效應晶體管(FET)包括溝槽，延伸至第一導電類型的硅區域中；屏蔽電極，位于所述溝槽下部中，所述屏蔽電極通過屏蔽電介質與所述硅區域絕緣；以及柵電極，位于所述溝槽中，在所述屏蔽電極之上，但通過多晶硅層間電介質(IPD)與所述屏蔽電極絕緣，所述多晶石圭層間電介質包括共形電介質層，所述共形電介質層具有沿其下表面的凸的4侖廓和沿其上表面的凹的4侖廊。
29. 根據權利要求28所述的場效應晶體管，其中，所述柵電極沿其下表面具有凹的4侖廓。
30. 才艮據;f又利要求28所述的場效應晶體管，其中，所述多晶石圭層間電介質進一步包括沿所述共形電介質層下表面和側壁環繞所述共形電介質層的熱電介質。
31. 根據權利要求28所述的場效應晶體管，其中，所述硅區域包括所述第一導電類型的外延層，在所述第一導電類型的襯底之上延伸；第二導電類型的阱區，位于所述外延層中；以及所述第一導電類型的源區，位于所述阱區中，所述源區 4立于所述溝纟曹側面。
32. 根據權利要求31所述的場效應晶體管，其中，所述溝槽延伸至并且終止于所述外延層中。
33. 根據權利要求31所述的場效應晶體管，其中，所述溝槽延伸穿過所述外延層并且終止于所述襯底中。
全文摘要
如下所述形成一種屏蔽的柵極溝槽FET。在第一導電類型的硅區域(204)中形成溝槽(202)，該溝槽(202)包括通過屏蔽電介質(206)與硅區域(204)絕緣的屏蔽電極(208)。沿屏蔽電極(208)的上表面形成包括熱氧化物層(210)和共形電介質層(212)的多晶硅層間電介質(IPD)(214)。至少順著上部溝槽(202)側壁形成柵極電介質(216)。在溝槽中形成柵電極(218)，使得柵電極通過IPD與屏蔽電極絕緣。
文檔編號H01L27/10GK101238581SQ200680028769
公開日2008年8月6日申請日期2006年8月4日優先權日2005年8月9日
發明者弗雷德·塞西諾, 羅伯特·赫里克, 迪安·E·普羅布斯特申請人:飛兆半導體公司

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