半導體構造、存儲器陣列、電子系統和形成半導體構造的方法

專利名稱：半導體構造、存儲器陣列、電子系統和形成半導體構造的方法
技術領域：
本發明涉及半導體構造、存儲器陣列、電子系統和形成半導體構造的方法。
技術背景通常在集成電路中利用帶溝槽隔離區(例如淺溝槽隔離區)將電組件彼此電隔離。 隔離區延伸到半導體襯底中，并且包括形成在已經蝕刻到襯底中的溝槽內的絕緣材料。可能在形成帶溝槽隔離區期間出現的一個問題是，可在將絕緣材料沉積在溝槽內期 間將空洞捕集在溝槽中。空洞將具有不同于絕緣材料的介電特性的介電特性，并且因此 將改變隔離區的絕緣特性。針對這個問題，已研發出許多技術來消除在帶溝槽隔離區內 形成空洞。隨著集成程度越來越高，空洞的形成正變得越來越難消除。具體來說，帶溝槽隔離 區正隨著集成程度的提高而變窄變深，這使得更難用絕緣材料均勻地填充帶溝槽隔離 區。鑒于上述困難，將需要研發減輕與空洞相關聯的問題的制造帶溝槽隔離區的新方 法。雖然本文中描述的本發明至少部分由減輕與在帶溝槽隔離區中形成空洞相關聯的問 題的需要驅使，但所屬領域的技術人員在閱讀了本揭示內容和隨附權利要求書之后將明 白，本發明的各方面可具有帶溝槽隔離區之外的應用。 發明內容在一個方面，本發明包含一種半導體構造。所述構造包括半導體襯底和延伸到所述 襯底中的溝槽。所述溝槽具有較窄底部和較寬上部，所述較寬上部位于所述底部上方并 且在臺階處結合到底部。 一種大致固態的電絕緣材料大致填充所述溝槽。空洞可位于大 致固態的絕緣材料內，且至少大致完全位于溝槽底部內。在一個方面，本發明包含一種存儲器陣列。所述陣列包括多個位于半導體襯底上的 晶體管，其中所述晶體管包括柵極和鄰近于柵極的源極/漏極區。所述陣列進一步包括多個電荷存儲裝置，其與一些源極/漏極區電耦合。此外，所述陣列包括多個隔離區，所述 隔離區在襯底內延伸并且為至少一些晶體管提供電隔離。各個隔離區中的至少一些隔離 區具有在臺階處接合到較寬上部的較窄下部，并且具有位于較窄部分和較寬部分內的大 致固態的絕緣材料。此外，隔離區可包括大致完全包含在較窄部分內的空洞。在一個方面，本發明包含一種電子系統。所述系統包括處理器，以及與處理器進行 數據通信的存儲器裝置。存儲器裝置和處理器中的至少一者包含一個或一個以上電隔離 區，所述電隔離區包括在臺階處接合到較寬上部的較窄下部，包括位于較窄部分和較寬 部分內的非氣態材料，且包括大致完全包含在較窄部分內的空洞。在一個方面，本發明包含一種形成半導體構造的方法。提供半導體襯底，且形成第 一開口以延伸到襯底中。所述第一開口具有第一寬度。形成第二開口以從第一開口向下 延伸到襯底中。所述第二開口具有小于所述第一寬度的第二寬度。在第一和第二開口內 形成電絕緣材料。所述電絕緣材料大致填充第一開口，并在第二開口內留下空洞。


下文中參看以下附圖描述本發明的優選實施例。圖1是在本發明的示范性方面的初步處理階段處展示的半導體晶片片段的圖解橫截 面圖。圖2是包括圖1的沿著圖2的線l一l的橫截面的半導體構造的一部分的俯視圖。圖3是在圖1處理階段之后的處理階段處展示的圖1的半導體晶片片段的視圖。圖4是在圖3處理階段之后的處理階段處展示的圖1晶片片段的視圖。圖5是在圖4處理階段之后的處理階段處展示的圖1晶片片段的視圖。圖6是包括圖5的沿著線5_5的橫截面的半導體構造的一部分的俯視圖。圖7是沿著圖5和圖6的線7 — 7的半導體晶片片段的圖解橫截面圖。圖7的線5一5說明圖5的橫截面的位置。圖8是說明本發明的替代方面的半導體晶片片段的圖解橫截面圖。圖9是包括圖8的沿著線8_8的橫截面的半導體構造的一部分的圖解俯視圖。圖IO是沿著圖8和圖9的線10—10的圖解橫截面圖d圖10的線8—8說明圖8的橫截面的位置。 '圖11是本發明的可用來形成圖1構造的示范性方面的初步處理階段處的半導體晶片片段的圖解橫截面圖。圖12是在圖11的處理階段之后的處理階段處展示的圖11晶片片段的視圖。 圖13是在圖12的處理階段之后的處理階段處展示的圖11晶片片段的視圖。 圖14是在圖13的處理階段之后的處理階段處展示的圖11晶片片段的視圖。 圖15是在圖14的處理階段之后的處理階段處展示的圖11晶片片段的視圖。 圖16是在圖15的處理階段之后的處理階段處展示的圖11晶片片段的視圖。圖17是在類似于圖3的處理階段且說明本發明的替代方面的處理階段處的半導體 晶片片段的圖解橫截面圖。圖18是在類似于圖1的處理階段且說明本發明的替代方面的處理階段處的半導體 晶片片段的圖解橫截面圖。圖19是說明本發明的示范性應用的計算機的圖解視圖。圖20是展示圖19計算機的母板的特定特征的方框圖。圖21'是根據本發明的示范性方面的電子系統的高級方框圖。圖22是根據本發明一方面的示范性存儲器裝置的簡化方框圖。
具體實施方式
本發明包含帶溝槽結構，所述結構經配置以在溝槽的特定區中捕集空洞。因此，可將空洞均勻且可控制地并入到襯底上的多個帶溝槽結構中。因此，本發明包含以下方面 其中并非通過消除空洞，而是研發可控制空洞位置的結構來減輕現有技術中與空洞相關 聯的問題。參看圖l一22描述本發明的示范性方面。參看圖1和圖2，半導體片段10說明根據本發明的示范性方面配置的溝槽。片段 10包括半導體襯底12。在一些方面，此襯底可對應于大塊半導體材料，例如單晶硅晶 片的大塊單晶硅。可用合適的摻雜物對所述單晶硅進行輕微的背景摻雜，所述摻雜物例 如是p型摻雜物。在一些方面，襯底12可包括絕緣體上半導體(SOI)襯底。在一些方 面，襯底12可包括半導體材料和與之相關聯的各種集成電路層(未圖示)的組合。為了幫助闡釋隨附的權利要求，將術語"半導電襯底"和"半導體襯底"定義為表 示任何包括半導電材料的構造，其中包含但不限于大塊半導電材料，例如半導電晶片(單 獨的或具有上面包括其它材料的組合件形式)，以及半導體材料層(單獨的或具有包括 其它材料的組合件形式)。術語"襯底"是指任何支撐結構，其中包含但不限于上述半 導電襯底。一對溝槽20和30延伸到襯底中。每個溝槽包括較窄的底部(溝槽20的22和溝槽 30的32)，所述底部在臺階(溝槽20的26和溝槽30的36)處接合到較寬上部(溝槽 20的24和溝槽30的34)。較寬部分24和34分別包括寬度21和31，且分別包括深度23和33。類似地，較 窄部分22和32分別包括寬度25和35，且分別包括深度27和37。較寬部分24和34 的寬度和深度可與常規的帶溝槽隔離區的寬度和深度相當，且因此所述寬度可以是從約10納米到約100納米，且所述深度可以是從約50納米到約500納米。在一些方面中， 較寬部分24和34將具有相對淺的深度，且因此所述深度將小于約1微米，且在其它方 面，較寬部分24和34可相對較深，且因此所述深度將為至少約1微米。較窄部分22和32通常將具有從相應較寬部分的寬度的約三分之一到約三分之二的 寬度，且大體上將具有相應較寬部分的寬度的約一半的寬度。深度27和37可為任何合 適深度，且典型的深度將為從約50納米到約500納米。襯底12包括鄰近于溝槽20和30的區14、 16和18;其中區16位于溝槽20與30 之間。襯底還包括位于區14、 16和18上的上表面15。接下來參看圖3，將大致固態的材料40沉積在開口 20和30內。所述材料填充較寬 部分24和34,但分別在較窄部分22和32內留下空洞42和44。將材料40稱為是"大 致固態的"材料，用以指示所述材料可以是但不限于純粹的固體，而是也可包括凝膠材 料和其它半固態材料，其中包含(例如)各種玻璃。材料40可包括任何合適的成分或 多種成分的組合，且雖然將其展示為大致同質，但可包括多個層。在特定的方面，材料 40是一種適合形成帶溝槽隔離區的電絕緣材料。在此方面，所述材料可(例如)包括二 氧化硅、實質由二氧化硅組成或者由二氧化硅組成。舉例來說，材料40可以是通過高 密度等離子(HDP)沉積形成的二氧化硅。較窄部分22和32界定將在開口 20和30內形成空洞42和44的位置。具體來說， 空洞將至少大致完全保留在較窄部分內，其中術語"大致完全保留在較窄部分內"意味 著絕大部分量的空洞保留在較窄部分內。更具體來說，此短語意味著至少約75%量的空 洞保留在較窄部分內。在一些方面，空洞將全部保留在開口的較窄部分內。換句話說， 空洞將全部位于將較窄部分接合到較寬部分的臺階(例如圖3的臺階26和36)的正視 水平處或其下方。在本發明的所示方面，開口的較窄部分具有大致垂直的側壁(對于較窄部分22是 41，且對于較窄部分32是43)，并且類似地較寬上部具有大致垂直的側壁(對于較寬部 分24是45，且對于較寬部分34是47)。步驟26和36大致垂直于大致垂直的側壁而延 伸，且在一些方面可完全垂直于大致垂直的側壁而延伸。利用垂直延伸的臺階可在開口的較寬部分與開口的較窄部分之間提供清楚的劃界，這可有助于迫使將空洞大致完全保留在較窄部分內。相比而言，利用在開口的較窄部分與開口的較寬部分之間具有非常緩和的斜率的臺階可在控制溝槽內的空洞位置方面產生困難。然而應了解，可使用任何臺階，只要所述臺階適合相對于較寬部分將較窄部分劃界，以便將空洞以可控制的方式保留在溝槽的特定區內即可。此外，雖然所展示的臺階只是開口的較寬部分與較窄部分之間的單個臺階，但應了解，本發明也可涵蓋其中在 開口的最寬部分與開口的最窄部分之間提供多個臺階的方面。在這些方面，可仍然將開 口視為在較寬部分與較窄部分之間具有"一"臺階，但此臺階將是較寬部分與較窄部分 之間的多個臺階之一。在本發明的一些方面，可通過如圖17所示使較窄部分22和32 的側壁彎曲而放大開口的較寬部分與開口的較窄部分之間的劃界。參看圖4，從襯底12的最上表面15上移除材料40。此移除可通過(例如)以下方 式實現用化學機械拋光分別在溝槽20和30上形成所展示的材料40的經平坦化最上 表面51和53。此類經平坦化最上表面與襯底12的最上表面15共平面。如果開口 20和30內的材料40是電絕緣的，那么此材料可在開口 20和30內形成 帶溝槽隔離區。在此些方面，也可將空洞42和44視為帶溝槽隔離區的一部分。將所述 空洞并入到帶溝槽隔離區中可為有利的，因為空洞通常將具有非常低的介電常數，這對 于一些帶溝槽隔離區的應用可為所需要的。空洞42和44可含有任何不同于材料40的材料。因此，用術語"空洞"來指不具 有材料40的區，但其未必不具有其它物質。空洞材料與材料4之間的差別可在于(例 如)相、密度和化學成分中的一者或一者以上中的差別。在本發明的一些方面，空洞42 和44可以是氣態區，且材料40可以是非氣態材料。如果材料40將空洞密封而不接觸 材料40外部的氣氛，那么空洞內的特定氣體可能是在圖3的處理階段處在材料40沉積 期間存在的周圍環境，和/或在沉積材料40期間通過從所述材料排氣而形成的氣體。參看圖5 — 7，可將在開口 20和30內形成的帶溝槽隔離區并入到集成電路構造中。 在圖5 — 7的應用中，將形成在開口 20內的帶溝槽隔離區展示為第一帶溝槽隔離區50， 且將形成在開口 30內的帶溝槽隔離區展示為第二帶溝槽隔離區52。將字線60展示為形 成在隔離區50和52上，且將晶體管裝置70展示為并入有字線的一部分作為晶體管柵 極。在圖5中將字線60展示為包括堆疊，所述堆疊包含介電材料62、導電材料64和絕緣蓋66。介電材料62可包括任何合適的柵極電介質，其中包含(例如)二氧化硅。在特定的方面，介電材料將包括二氧化硅、實質上由二氧化硅組成或者由二氧化硅組成。導電柵極材料64可包括任何合適的導電成分或多種成分的組合；且在特定方面中將包括以下材料中的一者或一者以上、實質上由其組成或者由其組成導電摻雜的半導體材料(例如，導電摻雜的硅)、金屬(例如鎢或鈦)和金屬化合物(例如，硅化鈦)。電絕緣蓋66可包括任何合適的成分或多種成分的組合，且在特定方面中將包括以下一者或一者以上、實質上由其組成或由其組成二氧化硅、氮化硅和氮氧化硅。字線60在帶溝槽隔離區50和52上延伸，且還在靠近帶溝槽隔離區的半導體襯底 區14、 16和18上延伸。晶體管構造70 (其將在下文中更詳細地描述且在圖6和圖7中 更清楚地說明)位于半導體襯底12的區16上及其內部。因此，襯底12的位于區16內 且在字線60正下方的半導體材料可用合適的閾值電壓植入物摻雜，與晶體管裝置的溝 道區中一樣。參看圖6，其展示包括圖5的橫截面的片段的俯視圖，且展示將材料62、 64和66 圖案化為在襯底12以及隔離區50和52上延伸的線。其還展示隔離區50和52是與字 線60的方向大致正交而延伸的溝槽。參看圖7，其展示穿過圖6的片段且與上文參看圖5論述的橫截面正交的橫截面。 圖7的橫截面展示晶體管裝置70包括在字線60的相對側上延伸到半導體襯底12中的 源極/漏極區72和74。圖7的橫截面還展示側壁隔離物76和78是沿著堆疊材料62、 64 和66的側壁形成的。這些側壁隔離物可以是在此項技術中沿著字線側壁所用的常規隔 離物，且可包括(例如)二氧化硅、氮化硅和氮氧化硅中的一者或一者以上。圖7的源極/漏極區72和74在襯底12中延伸到某一深度80;且圖5的空洞區42 和44保留在襯底12內的深度82處或其下方。換句話說，空洞區42和44具有位于襯 底12的表面15下方至深度82的最上表面(圖5)，且源極/漏極區具有位于襯底12內 的深度80處的最下表面(圖7)。在本發明的一些方面，空洞的深度可能使得空洞完全 在襯底12內的源極/漏極區的正視水平下方。在其它方面，源極/漏極區在正視圖上覆蓋 襯底12內的空洞。可將空洞視為作為隔離區50和52的一部分的絕緣材料。在一些方 面，源極/漏極區覆蓋對應于空洞的此絕緣材料可是有利的，且在其它方面，如果源極/ 漏極區在正視圖上不覆蓋此絕緣材料可是有利的。可在許多應用中利用晶體管裝置70，包含(例如)在邏輯門和存儲器單元中。如果 在存儲器單元中利用晶體管裝置，那么可將源極/漏極區72和74中的一者電耦合到電荷 存儲裝置，同時將另一者電耦合到位線。在圖7所示的方面，將源極/漏極區74展示為 耦合到電荷存儲裝置90，同時將源極/漏極區72展示為電耦合到位線92。舉例來說，所 述電荷存儲裝置可能是電容器。所屬領域的技術人員將認識到，可將晶體管與電容器的 組合視為對應于動態隨機存取存儲器(DRAM)單元。因此，可將晶體管裝置70并入 到存儲器單元中。在本發明的一些方面，可在半導體襯底上形成多個此種存儲器單元以 便形成存儲器陣列。圖5 — 7的晶體管結構只是可在集成電路中利用的許多類型的晶體管結構之一。其 它類型的結構可包含(例如)可編程只讀存儲器(PROM)裝置。PROM裝置可利用類似于圖5_7的柵極材料64的導電柵極材料，但將此材料用作浮動柵極。參看圖8—10描述示范性PROM構造。在參看圖8—10的過程中，在適當處將使用 上文在描述圖l一7的過程中所用的相似編號。圖8—10展示半導體構造100,其包括具有在其中延伸的隔離區104和106的襯底 12。隔離區是帶溝槽隔離區。此種帶溝槽隔離區包括較寬的上部(隔離區104的110， 和隔離區106的120)，所述上部通過臺階(隔離區104的114，和隔離區106的124) 接合到較窄下部(隔離區104的112，和隔離區106的122)。隔離區還包括分別位于較 窄部分112和122內的空洞130和132。隔離區104和106與圖5的隔離區50和52的差別在于，較寬部分110和120顯著 比較寬部分24和34淺，使得空洞130和132沒有空洞42和44深。將隔離區104和106 在圖8—10的構造中與圖5 — 7的隔離區不同地展示，以便說明本發明的用于形成隔離 區的另一示范性方面，但并非指示相對于其它晶體管裝置而言針對PROM裝置對圖8 — 10的隔離區類型有任何特定偏好，也并非指示針對非PROM裝置對圖5 — 8的隔離區有 任何偏好。構造100包括在襯底12上和隔離區104和106上延伸的浮動柵極堆疊140，且包括 在浮動柵極堆疊上延伸的控制柵極堆疊150。在本發明的所示方面，控制柵極堆疊相對 于浮動柵極堆疊正交地延伸。浮動柵極堆疊包括柵極介電材料142、導電材料144和絕緣蓋146。介電材料142 和導電材料144可包括與上文相對于字線堆疊60的材料62和64所論述的成分相同的 成分。介電材料146可包括與上文針對字線堆疊60的材料66論述成分的相同的成分， 但在一些應用中將比用于字線堆疊的材料薄。至少材料146通常將在以下區中相對較薄 其中浮動柵極堆疊由控制柵極堆疊150直接覆蓋，使得控制柵極堆疊可與浮動柵極堆疊 適當地電耦合。控制柵極堆疊150包括導電材料152和絕緣蓋154。同樣，沿著控制柵極堆疊的側 壁展示側壁隔離物156。圖10展示與圖8的橫截面正交的橫截面，且展示延伸到靠近浮動柵極堆疊140的襯底12中的源極/漏極區160和162。橫截面還展示鄰近于浮動柵極堆疊的相對側壁提供側壁隔離物164，且鄰近于浮動柵極堆疊提供絕緣材料166，并利用所述絕緣材料166來支撐字線堆疊150。在圖9的俯視圖中未展示材料166，使得在此俯視圖中將看不到隔離區的相對位置，但應了解，絕緣材料166通常將向外橫向延伸超過控制柵極150。將源極/漏極區160和162展示為在圖10的配置中比圖7的配置中延伸得深得多。這不是指示相對于非PROM裝置而言對PROM裝置的源極/漏極的深度有任何偏好，而 是說明本發明的其中源極/漏極區延伸得足夠深而足以與空洞區(具體來說是圖8的空洞 區130和132)重疊的方面。具體來說，圖8的相對淺的空洞區與圖IO的相對深的源極 /漏極區160和162的組合提供源極/漏極區與襯底12內的空洞區之間的正視重疊。可通過將源極/漏極區160和162中的一者電耦合到電荷存儲裝置(例如電容器)并 將源極/漏極區中的另一者電耦合到位線，而將圖IO的可編程晶體管裝置并入到DRAM 電路中。接著，可將PROM裝置并入到存儲器陣列(例如快閃存儲器陣列)中。存儲器 陣列的存儲器裝置可大致彼此相同。因此，如果在存儲器陣列中利用圖8—10的PROM 裝置，那么此陣列中的大多數裝置可以是PROM裝置(且在一些方面，此存儲器陣列中 的所有裝置都將是PROM裝置)。相比而言，如果在存儲器陣列中利用參看圖5 — 7描述 的類型的非PROM裝置，那么陣列中的大多數裝置可以是非PROM裝置(且在一些方 面，此存儲器陣列中的所有裝置都將是非PROM裝置)。雖然上述構造展示了第一和第二隔離區具有彼此相同的形狀，但應了解，本發明也 涵蓋其中隔離區的形狀彼此不同的方面。舉例來說，在有些布局中，溝槽的寬度可周期 性變化。舉例來說，此差別可通過以下方式產生利用與用來形成其它溝槽的蝕刻條件 不同的蝕刻條件來形成有些溝槽。在一些方面，此種不同條件可包含不同的干式蝕刻條 件。圖18展示在類似于圖1的處理階段處的處理階段的構造，但其中溝槽20形成為比 溝槽30寬且深。圖11一16描述可用于形成圖1的溝槽結構的示范性方法。應了解，可利用任何合 適的方法來形成圖1的溝槽。提供圖11一16的方法是為了幫助讀者了解可借以形成此 種結構的方法，但所述方法并不打算限制此應用，除非(如果有任何限制的話)在隨附 權利要求書中明確闡述了此方法。在適當處，在描述圖11_16的過程中將使用與上文 在描述圖l一7的過程中所利用的編號類似的編號。參看圖11，在初步處理階段處說明晶片片段10。所述晶片片段包括位于半導體襯 底12上的經圖案化遮蔽結構200。所述經圖案化遮蔽結構包括下層202和上層204。在 特定方面，下層202可包括襯墊氧化物(具體來說可包含二氧化硅、實質由二氧化硅組 成或者由二氧化硅組成)，且上層204可包括氮化硅、實質由氮化硅組成或者由氮化硅 組成。可通過任何合適的處理來形成圖案化結構200。在特定方面，形成層202和204以 完全在襯底12上延伸，光致抗蝕劑層(未圖示)形成在層上且用光刻法圖案化，將圖 案從光致抗蝕劑轉移到下伏層202和204，并接著移除光致抗蝕劑，從而留下圖11的構造。經圖案化的結構200包括在其中延伸穿過的開口 220和230。參看圖12，將開口 220和230延伸到襯底12中，以便形成開口 20和30的加寬部 分24和34。可將在圖12的處理階段處的開口 20和30稱為延伸到襯底中的第一開口。 此類開口具有第一寬度21和31。參看圖13，在開口 20和30內形成犧牲遮蔽材料250，以便部分地填充所述開口。 材料250可包括任何合適的材料，且優選是一種可相對于下伏襯底12進行選擇性蝕刻 的材料。在特定方面，材料250可包括二氧化硅和氮化硅中的一者或兩者、實質由其組 成或由其組成。參看圖13，在開口 20和30內形成犧牲遮蔽材料250以部分地填充所述開口。材料 250可包括任何合適材料，且優選是可相對于下伏襯底12經過選擇性蝕刻的材料。在特 定方面中，材料250可包括二氧化硅和氮化硅中的一者或兩者、實質由其組成或者由其 組成。參看圖14，材料250經過各向異性蝕刻以形成隔離物252，所述隔離物252使得開 口20和30變窄。參看圖15，襯底12經受蝕刻，而材料250處于開口 20和30內。此蝕刻形成延伸 到襯底中的較窄部分22和32。較窄部分22和32可稱為第二開口，其從第一開口向下 延伸到襯底中。參看圖16，移除遮蔽材料250，從而留下類似于上文參看圖1論述的構造。圖16 的構造與圖1的構造的區別在于，遮蔽材料202和204展示為保留在圖16的構造中。 無論如何，圖16的構造可受到與上文針對圖l一4論述的處理相同的處理。可通過上文 參看圖4論述的CMP移除圖16構造的遮蔽材料202和204，從而留下與圖4所示的構 造相同的構造。圖19大體以舉例而非限制的方式說明根據本發明一方面的計算機系統400的實施 例。計算機系統400包含監視器401或其它通信輸出裝置、鍵盤402或其它通信輸入裝 置以及母板404。母板404可承載微處理器406或其它數據處理單元，以及至少一個存 儲器裝置408。存儲器裝置408可包括上文所述的本發明的各個方面。存儲器裝置408 可包括存儲器單元陣列，且此陣列可與尋址電路耦合，以便存取陣列中的各個存儲器單 元。此外，所述存儲器單元陣列可耦合到讀取電路，以便從存儲器單元中讀取數據。所 述尋址和讀取電路可用來在存儲器裝置408與處理器406之間傳送信息。這在圖20所 示的母板404的方框圖中說明。在此方框圖中，將尋址電路說明為410，且將讀取電路14說明為412。計算機系統400的各種組件(包含處理器406)可包括此揭示內容中先前描述的存儲器構造中的一者或一者以上。處理器裝置406可對應于處理器模塊，且與所述模塊一起利用的相關聯的存儲器可 包括本發明的教示。存儲器裝置408可對應于存儲器模塊。舉例來說，單列存儲器模塊(SIMM)和雙 列存儲器模塊(DIMM)可用于利用本發明的教示的實施方案中。存儲器裝置可并入到 提供從裝置的存儲器單元讀取并向其寫入的不同方法的各種設計中的任一者中。 一種此 類方法是頁模式操作。通過存取存儲器單元陣列的一行并隨機存取所述陣列的不同列的 方法來定義DRAM中的頁模式操作。可在存取一列的同時讀取和輸出存儲在所述列與 行的交叉處的數據。替代類型的裝置是擴展的數據輸出(EDO)存儲器，其允許存儲在存儲器陣列地址 處的數據可在已關閉所尋址的列之后用作輸出。這個存儲器可通過允許較短的存取信號 來提高一些通信速度，而不會減少存儲器輸出數據在存儲器總線上可用的時間。其它替 代類型的裝置包含SDRAM、 DDR SDRAM、 SLDRAM、 VRAM和直接RDRAM，以及 例如SRAM或快閃存儲器等其它裝置。存儲器裝置408可包括根據本發明的一個或一個以上方面形成的存儲器。 圖21說明本發明的示范性電子系統700的各種實施例的高級組織的簡化方框圖。 系統700可對應于(例如)計算機系統、過程控制系統或任何其它采用處理器和相關聯 的存儲器的系統。電子系統700具有功能元件，其中包含處理器或算術/邏輯單元(ALU) 702、控制單元704、存儲器裝置單元706以及輸入/輸出(I/O)裝置708。 一般來說， 電子系統700將具有一組原生的指令，其指明將要由處理器702對數據執行的操作及處 理器702、存儲器裝置單元706和I/O裝置708之間的其它交互。控制單元704通過連 續循環遍歷致使從存儲器裝置706獲取指令并執行所述指令的一組操作，來協調處理器 702、存儲器裝置706和I/O裝置708的所有操作。在各種實施例中，存儲器裝置706 包含(但不限于)隨機存取存儲器(RAM)裝置、只讀存儲器(ROM)裝置以及例如 軟盤驅動器和光盤CD-ROM驅動器的外圍裝置。所屬領域的技術人員在閱讀和理解本 揭示內容之后將明白，任何所說明的電組件均能夠制造成包含根據本發明各個方面的存 儲器構造。圖22是示范性電子系統800的各種實施例的高級別組織的簡化方框圖。系統800包含存儲器裝置802，所述存儲器裝置802具有存儲器單元陣列804、地址解碼器806、行存取電路808、列存取電路810、用于控制操作的讀取/寫入控制電路812以及輸入/輸出電路814。存儲器裝置802進一步包含功率電路816和傳感器820，例如用于確定 存儲器單元是處于低閾值導通狀態還是處于高閾值非導通狀態的電流傳感器。所說明的功率電路816包含電源電路880、用于提供參考電壓的電路882、用于向第一字線提供 脈沖的電路884、用于向第二字線提供脈沖的電路886以及用于向位線提供脈沖的電路 888。系統800還包含處理器822或用于存儲器存取的存儲器控制器。存儲器裝置802經由配線或金屬化線從處理器822接收控制信號。存儲器裝置802 用來存儲經由1/0線存取的數據。所屬領域的技術人員將了解，可提供額外的電路和控 制信號，且存儲器裝置802已經過簡化以便有助于集中于本發明。處理器822或存儲器 裝置802中的至少一者可包含本揭示內容中先前描述的類型的存儲器構造。本發明的各種所說明的系統意在提供對本發明的電路和結構的各種應用的一般了 解，且并不期望用作對使用根據本發明各方面的存儲器單元的電子系統的所有元件和特 征的完整描述。所屬領域的技術人員將了解，各種電子系統可制造在單個封裝的處理單 元中，甚至在單個半導體芯片上，以便減少處理器與存儲器裝置之間的通信時間。存儲器單元的應用可包含用于存儲器模塊、裝置驅動器、功率模塊、通信調制解調器、處理器模塊和專用模塊的電子系統，且可包含多層、多芯片模塊。此電路可進一步 是各種電子系統的子組件，所述電子系統例如為鐘、電視機、手機、個人計算機、汽車、 工業控制系統、飛機等。
權利要求
1.一種半導體構造，其包括半導體襯底；延伸到所述襯底中的溝槽；所述溝槽包括較窄底部和較寬上部，所述較寬上部位于所述底部上方且在臺階處接合所述底部；以及大致固態的電絕緣材料，其大致填充所述溝槽。
2. 根據權利要求1所述的構造，其中所述上部至少是所述底部的約兩倍寬。
3. 根據權利要求1所述的構造，其中所述底部具有大致垂直的側壁，且其中所述臺階 大致垂直于所述側壁而延伸。
4. 根據權利要求1所述的構造，其進一步包括位于所述大致固態的絕緣材料內的空 洞；所述空洞至少大致完全位于所述溝槽的所述底部內。
5. 根據權利要求4所述的構造，其中所述空洞是氣態區。
6. 根據權利要求4所述的構造，其中所述空洞完全位于所述溝槽的所述底部內。
7. 根據權利要求1所述的構造，其中所述電絕緣材料包括二氧化硅。
8. 根據權利要求l所述的構造，其中所述上部延伸到所述襯底內至少約l微米的深度。
9. 根據權利要求l所述的構造，其中所述上部延伸到所述襯底內小于約l微米的深度。
10. —種半導體構造，其包括多個帶溝槽區，所述帶溝槽區具有較窄底部和位于所述底 部上方的較寬上部，所述帶溝槽區還具有至少大致完全保留在所述底部內的空洞。
11. 根據權利要求IO所述的構造，其中所述帶溝槽區的形狀大致彼此相同。
12. 根據權利要求IO所述的構造，其中所述帶溝槽區中的一者或一者以上相對于所述 帶溝槽區中的至少另一者在形狀上不同。 根據權利要求IO所述的構造，其中所述空洞是氣態區。其中所述帶溝槽區是帶溝槽隔離區。其進一步包括鄰近于所述隔離區的晶體管裝置。 其中至少一些所述晶體管裝置具有在立面上覆蓋所
13、
14. 根據權利要求IO所述的構造:
15. 根據權利要求14所述的構造:
16. 根據權利要求15所述的構造述空洞的源極/漏極區。
17. 根據權利要求16所述的構造 緣材料。
18. 根據權利要求17所述的構造 中大致同質。其中所述隔離區包括位于所述頂部和底部內的電絕 其中所述電絕緣材料的成分在整個所述頂部和底部
19. 根據權利要求IO所述的構造，其中所述空洞完全保留在所述底部內。
20. 根據權利要求IO所述的構造，其中各個底部具有大致垂直的側壁，且其中各個上 部通過大致垂直于所述側壁延伸的臺階接合所述各個底部。
21. 根據權利要求20所述的構造，其中所述上部至少是所述底部的約兩倍寬。
22. 根據權利要求IO所述的構造，其中各個底部具有彎曲的側壁。
23. —種存儲器陣列，其包括位于半導體襯底上方的多個晶體管，所述晶體管包括柵極和鄰近于所述柵極的源 極/漏極區；多個電荷存儲裝置，其與一些所述源極/漏極區電耦合；以及 多個隔離區，其在所述襯底內延伸且為至少一些所述晶體管提供電隔離；至少一 些各個feg區包括在臺階處接合到較寬上部的較窄下部，包括位于所述較窄部分和 較寬部分內的大致固態的絕緣材料，且包括大致完全包含在所述較窄部分內的空 洞。
24. 根據權利要求23所述的存儲器陣列，其中所述存儲器陣列的至少大多數所述晶體 管柵極是可編程存儲器裝置的浮動柵極。
25. 根據權利要求23所述的存儲器陣列，其中所述存儲器陣列的至少大多數所述晶體 管柵極不是可編程存儲器裝置的浮動柵極。
26、根據權利要求23所述的存儲器陣列，其中至少一些所述較寬上部至少是其所接合 的所述較窄底部的約兩倍寬。
27、根據權利要求23所述的存儲器陣列，其中至少一些所述較窄底部具有大致垂直的 側壁，且其中至少一些所述臺階大致垂直于此類側壁延伸。
28、根據權利要求23所述的存儲器陣列，其中所述大致固態的電絕緣材料包括二氧化 硅。
29、根據權利要求23所述的存儲器陣列, 內至少約1微米的深度。
30、根據權利要求23所述的存儲器陣列， 洞且在立面上覆蓋此類各個空洞。
31、根據權利要求23所述的存儲器陣列，
32、根據權利要求23所述的存儲器陣列，
33、一種電子系統，其包括 處理器；其中至少一些所述較寬上部延伸到所述襯底其中至少 一些所述源極/漏極區鄰近于各個空其中所述電荷存儲裝置是電容器。 其中所述空洞是氣態區。存儲器裝置，其與所述處理器數據連通；且其中所述存儲器裝置和所述處理器中的至少一者包含一個或一個以上電隔離區， .所述電隔離區包括較窄下部，所述較窄下部在臺階處接合到較寬上部，包括位于所 述較窄部分和較寬部分內的非氣態材料，且包括大致完全包含在所述較窄部分內的 空洞。
34. 根據權利要求33所述的電子系統，其中所述空洞是氣態區。
35. 根據權利要求33所述的電子系統，其進一步包括鄰近于至少一些所述電隔離區的 晶體管。
36. 根據權利要求33所述的電子系統，其進一步包括鄰近于至少一些所述電隔離區的 可編程存儲器裝置。
37. 根據權利要求33所述的電子系統，其中至少一些所述較寬上部至少是其所接合的 所述較窄底部的約兩倍寬。
38. 根據權利要求33所述的電子系統，其中至少一些所述較窄底部具有大致垂直的側 壁，且其中至少一些所述臺階大致垂直于此類側壁延伸。
39. 根據權利要求33所述的電子系統，其中所述非氣態材料是大致固態的電絕緣材料。
40. 根據權利要求39所述的電子系統，其中所述大致固態的電絕緣材料包括二氧化硅。
41. 一種形成半導體構造的方法，其包括提供半導體襯底；形成延伸到所述襯底中的第一開口，所述第一開口具有第一寬度； 形成從所述第一開口向下延伸到所述襯底中的第二開口 ，所述第二開口具有小于所述第一寬度的第二寬度；以及在所述第一和第二開口內形成電絕緣材料，所述電絕緣材料大致填充所述第一開口且在所述第二開口內留下空洞。
42. 根據權利要求41所述的方法，其中所述第一寬度至少是所述第二寬度的約兩倍寬。
43. 根據權利要求41所述的方法，其進一步包括在所述第一開口內形成遮蔽材料以便 為所述第二開口界定位置，且其中在所述遮蔽材料位于所述第一開口內時形成所述 第二開口。
44. 根據權利要求41所述的方法，其中所述電絕緣材料包括二氧化硅。
45. 根據權利要求41所述的方法，其中將所述第一開口形成到所述襯底內至少約1微 米的深度。
46. —種形成半導體構造的方法，其包括提供半導體襯底；形成延伸到所述襯底中的一對開口，所述各個開口具有第一寬度的上部和小于所 述第一寬度的第二寬度的下部，且所述第一和第二寬度部分在臺階處接合；所述開 口通過所述半導體襯底的一個區彼此隔開；在所述開口內形成電絕緣材料；所述電絕緣材料大致填充所述開口的所述上部， 且在所述開口的所述下部內留下空洞；以及形成柵極位于所述半導體襯底的所述區上方的晶體管。
47. 根據權利要求46所述的方法，其中所述晶體管柵極是浮動柵極，且進一步包括在 所述浮動柵極上方形成控制柵極。
48. 根據權利要求46所述的方法，其中所述開口的所述上部至少是所述下部的約兩倍寬o
49. 根據權利要求46所述的方法，其中所述下部具有大致垂直的側壁，且其中所述臺 階大致垂直于此類側壁延伸。
50. 根據權利要求46所述的方法，其中所述電絕緣材料包括二氧化硅。
全文摘要
本發明包含具有帶溝槽隔離區的半導體構造。所述帶溝槽隔離區的溝槽可包含較窄底部和位于所述底部上方的較寬上部。電絕緣材料可填充所述較寬上部，同時在所述較窄底部內留下空洞。所述底部可具有大致垂直的側壁，并且可在從所述側壁大致垂直地延伸的臺階處接合到所述上部。所述帶溝槽隔離區可并入到存儲器陣列中，且/或可并入到電子系統中。本發明還包含形成半導體構造的方法。
文檔編號H01L21/762GK101253617SQ200680026433
公開日2008年8月27日 申請日期2006年7月10日 優先權日2005年7月19日
發明者古爾特杰·S·桑胡, 馬克·D·杜爾詹 申請人:美光科技公司