源晶體管配置和控制方法

專利名稱：：源晶體管配置和控制方法
技術(shù)領(lǐng)域：
：本發(fā)明一般地涉及集成電路，更具體地涉及用于抑制泄漏電流的晶體管源配置和控制方法。
背景技術(shù)：
：泄漏電流是在制造超深亞微米VLSI(超大規(guī)模集成電路)設(shè)計中被控制和管理的關(guān)鍵^。例如，對于0.09微米技術(shù)，預(yù)期泄漏電流包括總的芯片功耗的大約3040%。對于在源晶體管中的泄漏抑制技術(shù)產(chǎn)生的一個問題是當(dāng)芯片從待機(standby)模式改變到活動(active)模式時虛擬功率線(powerline)電平的快速恢復(fù)，以便不在芯片操作中引發(fā)附加的延遲。在如何按照芯片操作模式正確地控制源晶體管上，也產(chǎn)生其他問題。圖1A和圖IB分別示出用于MTCMOS和自反向偏置方案的現(xiàn)有源晶體管配置。圖2示出圖1A-1B的MTCOMS和自反向偏置方案的時序圖。自反向偏置方案相對于MTCMOS方案的優(yōu)點是通過在源晶體管(sourcetransistor)(MNS2)和邏輯晶體管(MPL2)之間形成自反向偏置條件而更好地抑制泄漏電流。例如，可以使用自反向偏置方案將泄漏電流抑制大約三個數(shù)量級，而使用MTCMOS方案可以抑制大約一個數(shù)量級。對于在圖1A的活動模式中所示的MTCMOS方案，SB1和Sl的電平分別是VSS和VDD，虛擬功率(virtualpower)(VVDD1)的電平是VDD，如圖2所示。當(dāng)芯片處于待機模式時，SB1轉(zhuǎn)到VDD,并且MPS1截止。VVDD1的電平由于泄漏電流MPL1的流動而被降低VD1。當(dāng)所述芯片返回到活動模式時，SB1轉(zhuǎn)到VSS，并且當(dāng)在SB1的電平低于VDD-VTP(MPS1)后源晶體管被導(dǎo)通時，降低的虛擬功率線電平(VVDD1)被恢復(fù)到VDD，其中VTP(MPS1)是晶體管MPS1的門限電壓。對于在圖1B中所示的自反向偏置方案(其類似于MTCMOS方案)，由于流過邏輯晶體管MPL2的泄漏電流，功率線的電壓電平(VVDD2)被降低VD2。當(dāng)源晶體管MNS2接通時，虛擬功率線的電平恢復(fù)到VDD。當(dāng)信號S2達到VDD-VD2+VTN(MNS2)的電平時，源晶體管導(dǎo)通，其中VTN(MNS2)是源晶體管MNS2的門限電壓。即使可以通過使用所述自反向偏置方案更好地抑制泄漏電流，這也延遲了當(dāng)源晶體管被導(dǎo)通以將功率線電平恢復(fù)到VDD時的定時(超過MTCMOS方案如圖2所示的tD的量)。注意，在MTCMOS方案中，源晶體管在VDD-VTP(MPS1)的電平導(dǎo)通，而在自反向偏置方案中，源晶體管在VDD-VDD2+VTN(MNS2)的電平導(dǎo)通。作為在導(dǎo)通源晶體管中的該延遲的結(jié)果，會需要另外的功率線恢復(fù)時間，這導(dǎo)致芯片操作延遲。因此，需要能夠?qū)崿F(xiàn)虛擬功率電平的快速恢復(fù)和具有最小的泄漏電流的正確操作的源晶體管配置和控制方法。這些需要和其他需要在本發(fā)明中被滿足，本發(fā)明克服了以前開發(fā)的電路配置和方法的缺陷。
發(fā)明內(nèi)容描述了基于源晶體管配置和控制方法降低泄漏和提高集成電路的速度的電路和方法。堆疊式晶體管的配置提供源控制，并且降低在待,式中的泄漏，同時加速在活動模式中的放電。本發(fā)明的一個方面是響應(yīng)于芯片操作模式而控制晶體管泄漏電流。本發(fā)明的另一個方面是提供在電路配置和方法中的快速虛擬功率恢復(fù)。本發(fā)明的另一個方面是提供虛擬功率線電平的快速恢復(fù)。本發(fā)明的另一個方面是與降低泄漏電流的電路組合地提供自反向偏置技術(shù)。在下面的說明書部分中給出本發(fā)明的其他方面，其中，詳細(xì)說明用于充分地公開本發(fā)明的優(yōu)選實施例，而不對其施加限定。通過參照下面的附圖可更全面地理解本發(fā)明，所述附圖僅僅是用于說明的目的圖1A是傳統(tǒng)的MTCMOS泄漏電流抑制技術(shù)的示意圖。圖1B是傳統(tǒng)的自反向偏置泄漏電流抑制技術(shù)的示意圖。圖2是圖解在圖1A-1B中所示的傳統(tǒng)MTCMOS和自反向偏置配置中響應(yīng)于模式改變的定時延遲的時序圖。圖3是按照本發(fā)明的一個方面的晶體管配置(其被稱為配置類型1)的示意圖。圖4是圖3的類型1配置的控制信號和節(jié)點電壓電平的時序圖。圖5是按照本發(fā)明的一個方面的關(guān)于圖3的混合IMt模式配置的控制信號和節(jié)點電壓電平的時序圖。圖6是按照本發(fā)明的一個方面的晶體管配置(其被稱為配置類型2)的示意圖。圖7是按照本發(fā)明的一個方面的晶體管配置(其被稱為配置類型3)的示意圖。圖8另:按照本發(fā)明的一個方面的關(guān)于圖6和7的混合^^t模式配置的控制信號和節(jié)點電壓電平的時序圖。圖9是按照本發(fā)明的一個方面的晶體管配置(其被稱為配置類型4)的示意圖。圖10A-10D是其控制信號示出在表l中的晶體管源配置情況的示意圖。圖ll是示出按照本發(fā)明的一個方面的、用于降低在活動-待M式中的泄漏電流的晶體管的方向布置(directionalplacement)的示意圖。圖12是示出按照本發(fā)明的一個方面的、用于降低在活動和活動-待機模式中的泄漏電流的晶體管的方向布置的示意圖。圖13是示出按照本發(fā)明的一個方面的用于提高在活動模式中的放電率的晶體管的方向布置的示意圖。圖14是按照本發(fā)明的一個方面的依賴于顯示快速恢復(fù)的定時容限的示意源晶體管配置。圖15是按照本發(fā)明的一個方面的使用芯片控制信號來控制源晶體管的時序圖。圖16-17是按照本發(fā)明的一個方面的用于避免信號變形的早啟動(enable)和晚禁止(disable)控制方案的示意圖。圖18A-18B是按照本發(fā)明的一個方面的用于不同目的的源晶體管布置的示意圖。圖19A-19B是按照本發(fā)明的一個方面的使用預(yù)先啟動信號的示意圖。圖20A-20C示出按照本發(fā)明的一個方面的存儲體交織(bankinterleaving)的示意圖。具體實施方式更具體地參見附圖，為了說明的目的，本發(fā)明被體現(xiàn)在一般地如圖3-圖20C所示的裝置中。應(yīng)當(dāng)明白，在不脫離在此公開的基本構(gòu)思的情況下，所述裝置可以在配置和元件的細(xì)節(jié)上不同，并且所述方法可以在具體步驟和次序上不同。圖3示出按照本發(fā)明的一個方面的源晶體管電路配置的一個實施例，用于解決功率線電平的緩慢功率線恢復(fù)時間的問題。該配置的一個實施例的構(gòu)成是堆疊式源晶體管，比如晶體管MNS31和MPS31以及晶體管MNS32和MPS32。圖4示出針對不同的操作模式所提出的電路的控制信號和節(jié)點電壓電平。在活動模式中，為了傳送全部的VDD和VSS電平而沒有任何Vt電壓降，柵極信號S31和SB31分別被升壓到電平VDD+V1和電平VSS-V2。因為對于PMOS和NMOS晶體管在傳送全部VDD和VSS電平中沒有電壓降，因此信號SB32和S32分別具有電平VSS和VDD。因此，在活動模式中的功率線電壓分別由VDD和VSS給定?；顒哟龣C模式需要更短的時間來返回到正常的活動模式，而這種操作模式的電流消耗7jc平通常比所謂的深度省電模式的電流消耗水平大得多。在這種模式中，雖然保持了NMOS功率晶體管(MNS31)和PMOS接地晶體管(MPS32)的導(dǎo)通狀態(tài)，但是其他的功率源晶體管(比如MPS31和MNS32)被截止以阻擋泄漏電流。在這種配置中，由于像在MTCMOS方案中那樣流過MPS31的泄漏電流，虛擬功率線電壓(VVDD3)被降低V31，并且類似地VVSS3被提高V32。注意，在這種配置中，因為僅僅邏輯晶體管枕良向偏置，因此電壓降低和提高的量相對較小。在深度省電模式中，S31和SB31分別轉(zhuǎn)到VSS和VDD，以便截止MNS31和MPS32以分別通過如圖4所示的V311和V321將所有的晶體管反向偏置。應(yīng)當(dāng)明白，與深度省電模式相關(guān)聯(lián)的供應(yīng)電壓偏移大于在活動-待機模式中的供應(yīng)電壓偏移，因為在深度省電模式中，所有的晶體管收良向偏置，而在待M式中，僅僅邏輯晶體管救良向偏置。圖5示出針對混合操作模式電路的控制信號和節(jié)點電壓電平。參見附圖，在周期2中，因為信號組合用于活動-待機模式，因此虛擬功率線分別降低和提高V31和V32。當(dāng)芯片模式在周期3中從活動-待M式向活動模式改變時，因為晶體管MNS31和MPS32被導(dǎo)通并且晶體管MPS31和MNS32必然被導(dǎo)通，因此當(dāng)SB32達到電壓VDD-VTP(MPS31)時，晶體管MPS31開始導(dǎo)通，并且將較低的電壓電平從VDD-V31恢復(fù)到VDD。類似地，當(dāng)信號S32達到電壓VTN(MNS32)時(其中VTN(MNS32)是晶體管MNS32的門限電壓)，VVSS3被恢復(fù)到VSS。當(dāng)芯片在周期4中iiA深度省電模式時，虛擬功率線電壓分別降低和提高過渡電壓V311和V321。在周期5中，當(dāng)芯片從深度省電模式返回到活動模式時，在S31達到電壓VDD-V2+VTN(MNS31)時，MNS31開始導(dǎo)通，并且虛擬功率線可以被恢復(fù)到VDD。與活動-待,式不同，當(dāng)芯片操作從深度省電模式改變到活動模式時異類源晶體管(在功率節(jié)點的NMOS源晶體管和在接地節(jié)點的PMOS源晶體管)被導(dǎo)通比芯片^Mt從活動-待,式向活動模式改變時同類源晶體管(在功率節(jié)點的PMOS源晶體管和在接地節(jié)點的NMOS源晶體管)被導(dǎo)通要晚。圖6示出按照本發(fā)明的另一種實現(xiàn)方式的堆疊式源晶體管的另一種配置，用于加速同類源晶體管的激活。圖7示出按照本發(fā)明的一種實現(xiàn)方式的另一種堆疊式源晶體管配置，用于通過僅僅當(dāng)在活動模式時激活異類源晶體管(比如晶體管MNS53和MPS52)來提高在活動模式中的電流驅(qū)動能力。圖8示出在圖7中所示的配置的時序圖。圖9示出使用同類晶體管和不同的控制信號的堆疊式源晶體管配置。這種配置的一個優(yōu)點是通過將同一類型的晶體管布置在功率線和虛擬功率線之間來容易地布局所述配置。圖10A-10D示出^^用不同的源晶體管配置來實現(xiàn)如在下面的部分中所述的初f極。表1示出用于不同類型的源晶體管的虛擬功率線分離和控制方法的示例。圖10A和圖10B結(jié)合圖1A、1B和2示出傳統(tǒng)的源晶體管配置。在圖10A中，針對前兩個信號列S和SB。在圖10B中，針對前四個信號列S、SB、PA和NA。圖IOC和圖IOD示出按照如上所述本發(fā)明的各個方面的源晶體管配置和控制信號。表1提供了按照這些不同的電路模式的控制信號電平的列表。在圖10C中，情況3表示關(guān)于類型1、類型2和類型3和圖3、6和7所述的本發(fā)明的情況3。圖IOD示出關(guān)于類型4和圖9所述的情況4。表1的所有的6列針對情況3和情況4。假定虛擬功率線被劃分為三組BUF(緩沖器)、RAS(行地址選通)和CAS(列地址選通)。在圖10C中所示的組合源晶體管配置連接到虛擬功率線。在表l的第二列所示的活動模式中，單個NMOS和PMOS功率和接地源晶體管(MNS10C1和MPS10C1)的柵極電壓分別是VPPZ和VBBZ，其中，VPPZ和VBBZ分別是比芯片功率和接地電壓更高和更低的電壓，以便分別向虛擬功率線和接地線完全地傳送芯片功率和接地電壓。晶體管MPS10C2的柵極控制信號(PA)的電平可以在電平VBBZ或者VSS，并且晶體管MNS10C2的柵極控制信號(NA)的電平可以在電平VPPZ或者VDD。晶體管MPS10C3的柵極控制信號(PB)的電平可以在電平VBBZ或者VSS，并且晶體管MNS10C3的柵極控制信號(NB)的電平可以在VPPZ或者VDD。類似地，在活動省電模式中，連接到BUF組的虛擬功率線的源晶體管的柵極信號S、SB、PA、NA、PB和NB可以分別具有電壓電平VSS、VDD、VDD、VSS、VDD和VSS。連接到RAS組的虛擬功率線的源晶體管的柵極信號可以分別具有電壓VPPZ、VBBZ、VBBZ(或者VSS)、VPPZ(或者VDD)、VBBZ(或者VSS)和VPPZ(或者VDD)。連接到CAS組的虛擬功率線的源晶體管的柵極信號分別可以具有電壓電平VSS、VDD、VDD、VSS、VDD和VSS。應(yīng)當(dāng)明白，不同的源晶體管配置和控制方法可以包括獨立的或者各種組合的下述各個方面(a-e)。(a)虛擬功率線電壓可以被控制來獲得用于不同的操作模式的不同電壓電平，包括在活動模式中的全VDD電壓、在活動-待M式中的特定電壓電平(用于提供更快的恢復(fù)時間)和在深度省電模式中的另一個電平(用于大幅度地抑制泄漏電流)。(b)可以與虛擬功率線類似地控制虛擬接地線電壓。(c)可以在活動模式中導(dǎo)通全部源和邏輯晶體管，在活動-待M式中僅僅導(dǎo)通同類源晶體管，在深度省電模式中截止同類和異類源晶體管兩者。(d)可以堆疊和控制不同類型的源晶體管(同類和異類)以獲得快速的恢復(fù)時間。(e)可以通過升壓來控制同類源晶體管，并且可以^使用厚或者薄的氧化物晶體管來制造所述同類源晶體管?？梢葬槍Σ煌男酒僮髂Ｊ胶蛻?yīng)用實現(xiàn)多種不同的源晶體管配置和控制方法，例如，在DRAM操作中，在RAS(行地址選通)電路完成它們的功能后，激活通?？刂茝拇鎯卧蛐酒敵鼍彌_器的數(shù)據(jù)傳送的CAS(列地址選通)鏈電路。因此，在RAS和CAS電路的激活中存在一些定時間隔。使用源晶體管的一種技術(shù)問J^i當(dāng)芯片操作模式從待機或者活動-待機模式改變到活動模式時快速恢復(fù)諸如在圖1A中的VVDD1和VVSS1的虛擬功率線，而不引起任何芯片速度延遲。因此，虛擬功率線的負(fù)載容量的減少對于縮短恢復(fù)時間是重要的。因此，本發(fā)明的一個特征是按照諸如RAS、CAS鏈、緩沖器、時鐘等的操作路徑來分離或者劃分虛擬功率線。因為緩沖器電M供了用于接收外部數(shù)據(jù)和將外部信號電平轉(zhuǎn)換為芯片上的信號電平的接口，因此這樣的電路應(yīng)當(dāng)被分離以向虛擬功率線提供最小的負(fù)載容量。也應(yīng)當(dāng)明白，可以對具有一條操作路徑的存儲體劃分和分離這些虛擬功率線，因為存儲體可以在不同的時間操作，并且虛擬功率線的分離有益于支持高速存儲操作。用于DC發(fā)生器以便控制虛擬功率線的控制信號的使用是本發(fā)明的另一個方面。注意可以在功率線上獨立地或者組合地使用不同類型的堆疊的或者組合的源晶體管的布置，或者同類或者異類晶體管將被布置在功率線上以提高在活動模式中的電流驅(qū)動能力。可以根據(jù)功能使用不同的組來實現(xiàn)在DRAM中的功率線分離的另一個示例。舉例而非限制，第一組可以包括包^令和地址緩沖器的電路，第二組可以包括CKE(時鐘啟動)緩沖器，第三組包括RAS鏈電路，第四組包括CAS鏈和Din電路，等等。圖11示出本發(fā)明的一個方面，其被稱為將晶體管的方向布置用來減少在活動-待M式中的泄漏電流，同時改善電路速度。各種組合的晶體管，諸如單晶體管、堆疊式晶體管或者源晶體管的組合(比如低Vt晶體管MNSZ11和MPSZ11)可以用于改善速度。假定輸入(INZ1)和內(nèi)部節(jié)點(NZ11)的狀態(tài)在活動模式中為高。因此，源晶體管MNSZ11和MPSZ11以及邏輯晶體管MPLZ11和MNLZ12導(dǎo)通。注意，在活動模式中導(dǎo)通的晶體管具有低門限電壓以改善速度。當(dāng)芯片在活動模式中并且因為芯片的輸入保持相同而沒有芯片操作時，認(rèn)為處于活動-待,式中。經(jīng)常地，流過截止的晶體管的泄漏電流在活動-待機模式中是一個問題。按照本發(fā)明的模式，對于在活動-待機模式中截止的那些晶體管使用較高的門限電壓以減少該泄漏電流。在待機模式中，因為源晶體管和邏輯晶體管截止，因此可以將泄漏電流抑制在活動-待M式的泄漏電流之下。因此，可以獲得較高的速度，同時通過使用在此所述的邏輯晶體管與源晶體管的方向布置來抑制泄漏電流。圖12示出使用晶體管的方向布置的本發(fā)明的另一個方面。在該方面，低VtNMOS源晶體管MNSZ21在活動模式和活動-待機模式中導(dǎo)通。當(dāng)輸入時，INZ2低，輸出OUTZ2高，并且在活動i2M圣中的低Vt邏輯晶體管的使用能夠改善速度。但是，流過截止的邏輯晶體管MNLZ21的泄漏電流是一個問題。因此，對于MNLZ21，使用較高的Vt邏輯晶體管對于抑制泄漏電流是有效的。在本發(fā)明中，與邏輯晶體管堆疊并且連接到所述輸入或者被另一個信號控制的另一個晶體管MNSZ22的4吏用可以抑制在活動模式和活動-待機模式中的泄漏電流。這樣的附加晶體管可以獨立地與邏輯晶體管鏈接、可以被其他的邏輯晶體管共享、或者可以被實現(xiàn)為具有不同的門限電壓。這種結(jié)構(gòu)的一個可能的問M隨著預(yù)先充電速度而產(chǎn)生延遲。在芯片操作模式從活動模式和預(yù)先充電模式改變后，輸入INZ2變高，并且邏輯晶體管MNLZ21導(dǎo)通。如果晶體管MNSZ22具有較小的電流驅(qū)動能力和較高的Vt，則可以延遲所述預(yù)先充電速度。圖13示出在使用源晶體管的電路結(jié)構(gòu)中的不同類型的晶體管的方向布置的另一個實施例，用于減少放電間隔，因此提高放電速度。在活動模式中，接通源晶體管MNSZ31。應(yīng)當(dāng)明白，可以使用不同類型的單個、堆疊或者組合的同類和異類源晶體管來提高放電速度。當(dāng)輸入INZ3為低時，邏輯晶體管MPLZ31導(dǎo)通，并且輸出OUTZ3為高。為了抑制泄漏電流，放電晶體管MNLZ31的大小需要較小。在預(yù)先充電周期中，要求輸出OUTZ3M電到低。但是，因為放電晶體管的電流驅(qū)動能力小，因此放電iOL比對所述輸出進行充電的速度慢得多。在本發(fā)明中，與源晶體管MPSZ31連接的另一個放電路徑用于提高放電速度。當(dāng)未啟動所a電路徑時，MPSZ31被截止，并且信號PRECHARGE的電平為低，因此，形成MNPZ31和MPSZ31之間的自反向偏置條件，并且大大地抑制泄漏電流。當(dāng)使用所it^電路徑來放電時，在放電路徑中的具有大的電流驅(qū)動能力的晶體管導(dǎo)通，并且可以改善放電速度?？梢愿鶕?jù)芯片操作來有效地控制連接到虛擬節(jié)點的源晶體管。因為CAS鏈電路比RAS鏈電路更晚地被激活，因此可以通過具有RAS鏈的特定操作已經(jīng)完成的信息的信號來控制CAS鏈電路。也可以根據(jù)不同的芯片操作模式來控制源晶體管。例如，在待機模式中，可以分別將虛擬功率和接地線電平比當(dāng)在活動-待,式中時的降低和提高。使用組合源晶體管的另一個示例是在用于DRAM芯片的位線讀出放大器內(nèi)。異類源晶體管(例如連接到NMOS邏輯晶體管的PMOS源晶體管)可以用于DRAM位線讀出放大器中以被控制而具有用于不同的操作模式的不同的虛擬接地電平。在自刷新模式中，所述異類接地源晶體管取代同類接地源晶體管導(dǎo)通，以將所述虛擬接地電平提高Vtp，并且其使得DRAM存儲單元訪問晶體管的柵極-源極電壓對于具有數(shù)據(jù)1的存儲單元被Vtp反向偏置，并且抑制流過所述訪問晶體管的泄漏電流，因此，可以提高存儲單元保持時間。在DRAM位線讀出放大器中使用的這樣的配置中，同類NMOS源晶體管的柵極可以具有提高的電壓電平，以提高電流驅(qū)動能力。類似地，NMOS異類和PMOS同類源晶體管可以用于功率源晶體管，并且可以按照芯片操作模式而被不同地控制。在活動模式中，NMOS和(或)PMOS源晶體管可以被導(dǎo)通以提高源晶體管的電流驅(qū)動能力。在自刷新模式中，僅僅NMOS異類源晶體管導(dǎo)通，并且虛擬功率線的電平可以被降低Vtn，其中，Vtn是NMOS異類源晶體管的門限電壓。通過降低虛擬功率線電平，可以通過降低電壓擺動來降低由于位線充電和放電導(dǎo)致的功耗。圖14示出根據(jù)定時容限(比如喚醒時間)來使用不同的源晶體管配置。對于要求快速恢復(fù)的電路(比如緩沖器電路)，可以使用組合源晶體管配置，其包括單個功率源晶體管MNSZ41以及堆疊的功率源晶體管MNSZ42和MPSZ41。但是，對于具有定時容限的電路(比如地址解碼電路)，可以使用簡單的單個功率源晶體管MNSZ43。可以控制大于芯片操作電壓的柵極控制信號來提供多個狀態(tài)。例如，在圖10C中的控制信號S可以被不同的電壓源從接地電壓VSS提高到功率電壓VDD和升高的電壓VPPZ。類似地，可以控制小于芯片操作電壓的柵極控制信號來提供多個狀態(tài)。例如，在圖10C中的控制信號SB可以被不同的電壓源從功率電壓VDD降低到接地電壓VSS和降低的電壓VBBZ。在設(shè)計芯片以有效地使用在此所述的源晶體管時，優(yōu)選的是，在不同的芯片操作模式的設(shè)計過程早期，使用不同的設(shè)計方法來確定源晶體管大小和類型。本發(fā)明的另一個特征是用于通過使用異步命令信號來迅速地導(dǎo)通源晶體管并且不引發(fā)任何芯片速度延遲的電路和方法。圖15和圖20A示出用于控制源晶體管以便不降低芯片速度并且避免由于頻繁的源晶體管柵極電容充電和放電而引起的不必要的功耗的時序圖和電路實現(xiàn)方式。AAC(異步活動命令)信號用于啟動源晶體管。當(dāng)AAC為高時，節(jié)點A和D分別變低和變高。當(dāng)源晶體管控制信號STDC需要升高的電壓^Mt免NMOS功率源晶體管的電壓降低Vtn時，節(jié)點D的電壓被電平轉(zhuǎn)換器提高。因此，可以比在圖15中所示的系統(tǒng)時鐘CLK更早地啟動源晶體管。要求在AAC變高后通過利用信號延遲Dl保持被啟動的源控制信號，直到接收到與時鐘iCLK內(nèi)部同步的另一個信號以確定其有效性。在具有多個存儲體組織的存儲器中，需要精確地控制源晶體管以不引起任何速度延遲，并且消除由于源晶體管柵極電容的頻繁充電和放電而引起的任何不必要的功耗。LDi和LDj(晚確定)信號用于確定是否激活了存儲體。當(dāng)至少一個存儲體被激活時，所述信號的任何一個變高，并且節(jié)點C變低，源晶體管控制信號STDC被啟動。圖20B示出在圖20A中的晚確定電路LDi和LDj的實現(xiàn)方式。該輸出Out被與時鐘SAC(同步的活動命令)同步的活動信號啟動。當(dāng)SAC高時，Out變高。因此，在圖20A中的節(jié)點C變低。當(dāng)SAC變低時，節(jié)點A變高。當(dāng)信號iras一dly(其是用于告知完成了RAS鏈操作的延遲信號)變低時，節(jié)點B變高，并且節(jié)點C變低以將Out復(fù)位到低。圖20C示出了在圖20B中的D-F/F的實現(xiàn)方式。當(dāng)同步信號(在圖20B中的SAC和在圖20C中的elk)變低時，信號TG1截止，并且信號TG2導(dǎo)通。當(dāng)信號rst變低時，節(jié)點A變高，并且輸出Q變低，節(jié)點B變低，以將節(jié)點A保持為高。因此，可以在電^作開始將虛擬功率線電平恢復(fù)到VDD或者VSS之前更早地啟動源晶體管，其中，可以消除由于頻繁的啟動和禁止源晶體管控制信號而導(dǎo)致的不必要的功耗。諸如DC發(fā)生器的特殊電路的有效控制對于存儲器芯片設(shè)計是重要的。通過早先到達的信號在實際操作之前更早地啟動用于其他部分的DC發(fā)生器。例如，當(dāng)激活行控制信號時激活用于CAS鏈的DC發(fā)生器，并且通過CAS控制信號來激活在隨后的周期中使用的用于RAS鏈控制的DC發(fā)生器。圖16和圖17示出早先啟動和禁止控制方案，其中，使用具有附加的控制路徑的方向晶體管配置來避免信號變形。當(dāng)SignalO為低并且MNP2截止時，節(jié)點B為高，并且MNP1導(dǎo)通，并且輸出STD為高。當(dāng)SignalO變高時，立即啟動MNP2,并且在導(dǎo)通NMOS晶體管INV3之前將輸出STD放電到低。結(jié)果，通過使用NMOS晶體管INV2和具有比PMOS晶體管INV2的電流驅(qū)動能力強的PMOS晶體管INV3和NMOS晶體管INV3，可以改善啟動速度，并且通過4吏用由MNP1和MNP2構(gòu)成的附加的放電路徑，也可以改善禁止速度。圖18A和圖18B示出使用相同的控制信號用于獨立的源晶體管控制信號發(fā)生器STDA、STDB和STDC、或者使用用于源晶體管控制的相同的源晶體管控制信號發(fā)生器和驅(qū)動器的源晶體管控制方案的布置。圖19A和圖19B示出用于抑制DRAM芯片中的IO線的泄漏電流以將發(fā)生器VBL的電壓減半的電路。在沒有裝置MP4的情況下，存在到DC發(fā)生器VBL的電流路徑，電流泄漏流過MP2和MN2或者MP3和MN3。通過布置開關(guān)裝置MP4(其在比如深度省電模式的操作模式期間被截止)，形成在NMOS晶體管MN2和MN3和MP4之間的自反向偏置條件，并且可以大大地抑制泄漏電流。因為存在多個這樣的裝置(比如在DRAM中的IO預(yù)先充電電路)，因此從上^徑流出的泄漏電流很大。通過形成自反向偏置條件，可以抑制在整個DRAM芯片中的泄漏電流。所述開關(guān)裝置可以在每條位線被布置，或者被多條位線共享，或者在每個塊被布置，等等。在圖19B中示出了用于減少DRAMIO預(yù)先充電電路中的泄漏電流的電路的另一個實現(xiàn)方式?？梢愿鶕?jù)如上所述的教導(dǎo)來實現(xiàn)多種電路配置和方法。下面以匯總的形式提供了關(guān)于陣列和外圍功率電平的調(diào)整、虛擬功率線的分離和源晶體管控制方法的信息。1.響應(yīng)于模式的功率調(diào)整用于不同的操作模式的陣列和外圍功率電平的調(diào)整。例如，當(dāng)芯片進入自刷新模式時，相對于通常的操作模式，外圍電路的功率降低，并且陣列的功率提高?？梢葬槍Σ煌牟僮髂Ｊ秸{(diào)整DC發(fā)生器的輸出電壓電平。2.虛擬功率線的分離可以以多種方式來分離虛擬功率線，可以獨立地實現(xiàn)并且/或者在一些情況下組合地實現(xiàn)。U)按照操作路徑(RAS鏈、CAS鏈、緩沖器、時鐘)來劃分或者分離功率線。(b)在操作5M圣內(nèi)劃分或者分離存儲體的功率線。(c)獨立地或者組合地使用控制信號DC發(fā)生器，以控制被劃分或者分離的虛擬功率線。(d)對于大驅(qū)動器電路，存在DC發(fā)生器，或者分離功率線。(e)在功率線上獨立地或者組合地布置堆疊和/或組合的源晶體管。(f)活動模式中，在功率線上布置異類或者同類的晶體管，以提高電流驅(qū)動能力。(g)晶體管的方向布置。由圖ll、圖12和圖13例示。(h)使用RAS活動信息的列路徑源晶體管的控制。(i)用于每個電流模式的源晶體管的獨立控制。3.源晶體管控制方法U)針對在分離的或者合并的功率線結(jié)構(gòu)中由CKE限定的每個功能的源晶體管的控制。(b)針對在分離的或者合并的功率線結(jié)構(gòu)中由RAS限定的每個功能的源晶體管的控制。(c)針對在分離的或者合并的功率線結(jié)構(gòu)中由CAS限定的每個功能的源晶體管的控制。(d)功率線分離如下i.命令+地址緩沖器ii.CKE緩沖器iii.RAS鏈iv.CAS鏈+din(e)按照諸如喚醒時間(圖14)的信號定時容限的不同源晶體管配置和相關(guān)控制方法。(f)具有多個狀態(tài)的源晶體管控制方法，示例根據(jù)操作模式和定時容限，Vss+vdd+vppz(升高的電壓)。(g)設(shè)計方法-首先通過IMt模式來確定源晶體管大小并設(shè)計具有不同的vts的晶體管的邏輯電路(首先將源晶體管定大小，然后將邏輯晶體管定大小)。(h)電路設(shè)計風(fēng)格的一個示例，包括具有保持器(keeper)和放電路徑的源晶體管和動態(tài)邏輯。保持器的晶體管大小和放電路徑可以不同。在圖15中示出了功率源控制方法，以及相關(guān)的邏輯實現(xiàn)。(i)在存儲體交織中，示出了一種方法，用于防止其中需要切換(toggle)諸如STDC的控制信號但沒有激活DC發(fā)生器的情況，如圖20A-20C中所示。(j)晚確定，如下i.在RAS命令關(guān)閉后延遲一段時間關(guān)閉源晶體管；ii.一種用于避免在頻繁的操作期間由于頻繁重復(fù)的源晶體管控制而導(dǎo)致的不必要的和過量的功耗的方法；以及iii.一種用于避免針對連續(xù)的行命令所不必要的頻繁源晶體管控制的方法。(k)早先使能和晚禁止控制方案具有附加控制路徑的方向晶體管配置用于避免信號變形，由圖16和圖17例示。(l)由更早來的信號在實際操作之前更早地啟動用于其他部分的DC發(fā)生器。一個示例是用于CAS鏈的DC發(fā)生器在激活行控制信號時被激活，而用于隨后的周期中所使用的RAS鏈控制的DC發(fā)生器則由CAS控制信號激活。(m)針對由不同的信號組合限定的操作模式和控制路徑，在虛擬功率線上的偽電容的布置。(n)用于當(dāng)前規(guī)范的源晶體管的布置。(o)位線讀出放大器結(jié)構(gòu)和控制方法，如下i.按照當(dāng)前規(guī)范在待機和自刷新模式中智能地使用與位線讀出放大器連接的異類源晶體管；ii.LAPG發(fā)生器提供升高的電壓，即VPPZ/VBBZ;以及m.深度省電。(p)NMOS子字線驅(qū)動器方案(q)在行解碼器中的同類源晶體管的使用。(r)用于產(chǎn)生用于位線讀出放大器的升高的電壓的DC發(fā)生器的獨立控制。(s)在具有可選地(alternatively)連接的同類和/或異類源晶體管的電路結(jié)構(gòu)中的初始信號的使用。(t)用于防止由于分離的功率線而導(dǎo)致的異常電流路徑的設(shè)計流程和方法以及DA工具。(u)用于不同目的的源晶體管控制信號驅(qū)動器的布置，比如用以支持操作模式和當(dāng)前規(guī)范，由圖18例示。(v)電平轉(zhuǎn)換器。)pxid泄漏電流管理。(x)用于通站輸"輸出(IO)預(yù)先充電中形成zlogic糾(自反向偏置條件)來防止泄漏電流的方案，如圖19中的例示。(y)vppz/vbbz泵的位置，諸如i.靠近功率線來提供預(yù)先充電電平；ii.小泵的分布布置。4.布局U)在功率和路由信號總線下布置源晶體管。(b)使用活動區(qū)域的源晶體管控制信號的路由和在剩余區(qū)域中源晶體管的布置。(c)在功率網(wǎng)格區(qū)域中的源晶體管的布置。(d)上述要素a、b、c的組合。雖然上述的說明包舍〖午多細(xì)節(jié)，但是不應(yīng)理解為限制本發(fā)明的范圍，而僅僅是提供本發(fā)明的一些當(dāng)前優(yōu)選實施例的說明。因此，可以明白，本發(fā)明的范圍完全涵蓋可能對于本領(lǐng)域的4支術(shù)人員變得顯然的其他實施例，并且本發(fā)明的范圍由此由所附的權(quán)利要求限定，其中，對于單數(shù)要素的引用不意欲表示"一個并且僅僅一個"(除非另外明確說明)，而是"一個或多個"。本領(lǐng)域的技術(shù)人員已知的上述優(yōu)選實施例的要素的所有結(jié)構(gòu)和功能等同物通過引用而明確地包含于此，并且意欲由所附權(quán)利要求涵蓋。而且，裝置或者方法不必處理要由本發(fā)明解決的每一個問題，因其被權(quán)利要求所涵蓋。而且，在本公開中的要素、部件或者方法步驟沒有意欲奉獻于公眾，而與是否所述要素、部件或者方法步驟在權(quán)利要求中被明確地描述無關(guān)。表l<table>tableseeoriginaldocumentpage21</column></row><table>權(quán)利要求1.一種用于控制在多個功率模式上進行操作的集成電路內(nèi)的功率的裝置，包括數(shù)字邏輯電路的至少一個晶體管；至少一個虛擬供應(yīng)連接，用于向所述數(shù)字邏輯電路的所述晶體管提供VSS或者VDD；至少一個源晶體管，其被耦接在VSS或者VDD和所述虛擬供應(yīng)連接之間；以及用于響應(yīng)于選擇條件而調(diào)制所述源晶體管的柵極的部件。2.按照權(quán)利要求l的裝置，其中，響應(yīng)于所述集成電路的不同操作模式，所述虛擬供應(yīng)連接被設(shè)置為選擇的電壓電平。3.按照權(quán)利要求l的裝置，其中，在VSS或者VDD與用于VSS或者VDD的所述虛擬供應(yīng)連接之間的電壓差在響應(yīng)于活動-待機漠式時比響應(yīng)于深度省電模式時小。4.按照權(quán)利要求l的裝置，其中，通過所述源晶體管的配置來建立所述虛擬供應(yīng)連接的電壓電平。5.按照權(quán)利要求l的裝置，其中，通過調(diào)制所述源晶體管的柵極電壓來建立所述虛擬供應(yīng)連接的電壓電平。6.按照權(quán)利要求l的裝置，其中，在自刷新模式期間的所述虛擬供應(yīng)連接的電壓電平與在其他模式期間的所述虛擬供應(yīng)連接的電壓電平不同。7.按照權(quán)利要求6的裝置，其中，如果所述虛擬供應(yīng)連接從VDD供電，則所述電壓電平小于VDD,如果所述虛擬供應(yīng)連接從VSS供電，則所述電壓電平大于VSS。8.按照權(quán)利要求7的裝置，其中，所述VSS包括用于位線讀出放大器的VSS信號。9.按照權(quán)利要求l的裝置，其中，所述虛擬供應(yīng)連接被分離為至少兩個虛擬供應(yīng)連接，并且所述虛擬供應(yīng)連接每一個包括至少一個源晶體管，其耦接在VSS或者VDD和所述虛擬供應(yīng)連接之間。10.按照權(quán)利要求9的裝置，其中，獨立地控制所述虛擬供應(yīng)連接的至少一個的電壓電平。11.按照權(quán)利要求9的裝置，其中，通過功能、存儲體、操作模式、晶體管大小、DC發(fā)生器配置或者DC發(fā)生器操作來分離所述虛擬供應(yīng)連接。12.按照權(quán)利要求9的裝置，其中，通過功能、存儲體、操作模式、晶體管大小、DC發(fā)生器配置或者DC發(fā)生器^Mt來控制所述源晶體管。13.按照權(quán)利要求9的裝置，其中，所述虛擬供應(yīng)連接被分離為多個虛擬供應(yīng)連接，包括用于地址緩沖器、CAS、RAS或者CKE功能塊的虛擬供應(yīng)連接。14.按照權(quán)利要求13的裝置，其中，用于所述CAS功能塊的所述虛擬供應(yīng)連接的源晶體管的控制信號從所述RAS功能塊接收輸入。15.按照權(quán)利要求13的裝置，其中，根據(jù)定時來進一步分離用于至少一個所述功能塊的虛擬供應(yīng)連接。16.按照權(quán)利要求15的裝置，其中，將用于所述CAS功能塊的所述虛擬供應(yīng)連接分離為用于緩沖器和解碼器、輸入/輸出路徑和數(shù)據(jù)輸出的路徑塊。17.按照權(quán)利要求l的裝置，其中，至少兩個源晶體管串^合在所述VSS或者VDD和所述虛擬供應(yīng)連接之間。18.按照權(quán)利要求17的裝置，其中，獨立地控制所述兩個源晶體管的至少一個。19.按照權(quán)利要求17的裝置，其中，與所述至少兩個源晶體管并聯(lián)地在所述VSS或者VDD和所述虛擬供應(yīng)連接之間耦接至少一個源晶體管。20.按照權(quán)利要求19的裝置，其中，用于所述至少一個源晶體管的控制電壓擺動對于異類源晶體管大于同類源晶體管。21.按照權(quán)利要求19的裝置，其中，在所述至少一個源晶體管中的一個或多個晶體管被配置超過VSS或者VDD供應(yīng)電壓的控制電壓擺動。22.按照權(quán)利要求17的裝置，其中，在所述至少兩個源晶體管中的一個或多個晶體管是同類的，所述同類晶體管與所述邏輯電路的所述至少一個晶體管是相同的類型；以及其中，在所述至少兩個源晶體管中的一個或多個晶體管是異類的，所述異類晶體管與所述邏輯電路的所述至少一個晶體管是不同的類型。23.按照權(quán)利要求17的裝置，其中，所述至少兩個源晶體管中的一個是與VSS或者VDD耦接的異類源晶體管。24.按照權(quán)利要求23的裝置，其中，用于所述異類源晶體管的控制信號的電壓擺動大于用于所述同類源晶體管的控制信號的電壓擺動。25.按照權(quán)利要求17的裝置，其中，所述至少兩個源晶體管中的一個或多個晶體管被配置大于供應(yīng)電壓的控制電壓擺動。26.按照權(quán)利要求l的裝置，其中，當(dāng)所述邏輯電路準(zhǔn)備好執(zhí)行命令時，比對應(yīng)于所述命令的系統(tǒng)時鐘信號更早地接收到用于所述源晶體管的啟動信號，其后，比所述系統(tǒng)時鐘信號更晚地接收到用于所述源晶體管的禁止信號。27.按照權(quán)利要求26的裝置，其中，從與所述命令相關(guān)聯(lián)的異步信號產(chǎn)生所述啟動信號。28.按照權(quán)利要求26的裝置，其中，4被配置用于執(zhí)行所述命令的電路內(nèi)的內(nèi)部延遲信號產(chǎn)生所述禁止信號。29.按照權(quán)利要求26的裝置，其中，當(dāng)激活至少一個存儲體時，啟動所述源晶體管，以及當(dāng)去激活所有的存儲體時，禁止所述源晶體管。30.—種用于控制在多個功率模式上進行操作的集成電路內(nèi)的源晶體管的裝置，包括數(shù)字邏輯電路的至少一個晶體管；第一虛擬供應(yīng)連接，用于向所述邏輯電路的所述晶體管提供VSS;第二虛擬供應(yīng)連接，用于向所述邏輯電路的所述晶體管提供VDD;至少第一和第二晶體管，其以堆疊布置并^ML耦接在VSS和所述第一虛擬供應(yīng)連接之間；至少第三和第四晶體管，其以堆疊布置并被耦接在VDD和所述第二虛擬供應(yīng)連接之間；以及用于響應(yīng)于在活動模式和至少一個省電模式之間改變的所述電路而調(diào)制所述第一、第二、第三和第四晶體管的柵極的部件；其中，按照不同的操作路徑來分離所述第一和第二虛擬供應(yīng)連接；以及其中，所述至少一個省電模式包括活動-待機模式、或者深度省電模式、或者活動-待^式和深度省電模式兩者。31.—種用于控制具有多個功率模式的集成電路中的源晶體管的方法，包括形成到所述電路的第一和第二虛擬供應(yīng)連接；在VSS和所述第一虛擬供應(yīng)連接之間堆疊第一多個晶體管；在VDD和所述第二虛擬供應(yīng)連接之間堆疊第二多個晶體管；以及響應(yīng)于所述電路的功率模式而調(diào)制所述第一和第二多個晶體管的柵極。全文摘要本發(fā)明描述了用于減小集成電路內(nèi)的泄漏和延遲的源晶體管配置。虛擬功率和接地節(jié)點被使用堆疊式晶體管配置來支持，所述堆疊式晶體管配置比如為在第一虛擬供應(yīng)連接和VSS之間以及在第二虛擬供應(yīng)連接和VDD之間的雙晶體管堆疊。響應(yīng)于所述電路的功率操作模式(例如活動模式、活動-待機模式和深度省電模式)使用不同的電壓電平來調(diào)制這些堆疊式晶體管的柵極驅(qū)動。用于驅(qū)動這些源堆疊的部件被描述。在一個實施例中，獨立的虛擬節(jié)點被適配用于不同類型的電路，比如緩沖器、行地址選通和列地址選通。也描述了其他技術(shù)，比如晶體管的方向布置。文檔編號H01L29/00GK101228633SQ200680024364公開日2008年7月23日申請日期2006年7月6日優(yōu)先權(quán)日2005年7月8日發(fā)明者孫成柱,孫正德,尹五相,崔明昌,柳在勛,柳承文,金永泰,韓尚均申請人:茲莫斯技術(shù)有限公司