專利名稱：具有減小的金屬層應力的半導體器件的制作方法
具有減小的金屬層應力的半導體器件技術領域001本發明涉及半導體器件和加工；而更具體地說，涉及在集成電 路加工過程中減小低阻金屬層的應力以防止出現翹曲。
背景技術：
002在集成電路半導體器件中，普遍在外涂保護層之上使用厚的銅 層或類似的導電層，以提供電阻很低的互聯電流通路，同時使管芯尺 寸最小。但是，由于厚金屬與其所附著的下部硅體晶片材料之間熱膨 脹系數的差異，大面積連續的銅區會產生晶片變形。這種變形導致以 彎曲(即弓形)形式出現的翹曲，其可能嚴重到足以阻礙集成電路加 工工藝中的其他步驟。此外，應力的出現使得晶片在后續步驟中更易 破損，特別是在進行切割以便封裝之前對晶片進行減薄處理時。003圖l (現有技術)展示了可能出現所述翹曲的半導體器件100。 器件100包括結合焊盤110和低阻互聯120。圖1圖示說明了通過頂層 金屬化實現的覆蓋范圍，例如通過結合焊盤110和低阻互聯120的組 合。如圖所示，這占了產品整個頂層區域的很大一部分。盡管圖1圖 示覆蓋率大約為60%的器件，但預計未來的器件會通過頂層金屬化利 用80%或更高的覆蓋率。結合焊盤110典型地具有大約60-90 jim的邊 長，而低阻互聯120可以擴展到器件管芯的幾乎整個長度，其可以是 幾百至幾千微米。004由于任何可拉伸層都會對其被加工所在的襯底施加力，所傳送 的力大小會隨覆蓋程度的增大和該層不間斷擴展的延長而增長。因此， 例如，結合焊盤110向襯底傳送的力會小于較大的低阻互聯120傳送 的力。005圖2A和2B (現有技術)展示了具有由于張應力而產生的彎曲 的晶片200。該晶片200含有多個集成電路半導體器件100，如圖1所 示的那些。箭頭描述的是應力矢量210，它可以代表由各個小方塊的頂
層金屬化的組合效應傳送給晶片的凈作用力，各個小方塊包括，例如，結合焊盤110和低阻互聯120。所示應力會導致晶片200的邊緣相對于 其中心的垂直位移，例如，對于總厚度為200 mm的晶片，300 pm的 位移。這一位移足以導致在一些加工設備中出現不可靠的晶片處理。 在分離半導體器件100之前對晶片200進行打薄后，邊緣位移典型地 增大，并會超過3-5mm。這很明顯會增加制造問題的嚴重性并會威脅 到晶片200的結構完整性。006傳統的應力管理方法涉及通過在銅中添加溝槽或其他中斷來對 大金屬區進行分段。但是溝槽，特別是那些垂直于電流方向的溝槽， 與所需的低阻目標相沖突。因此，需要能夠消除應力而不中斷連續的 銅。發明內容007本發明提供半導體器件及其制造方法，其中低阻導電金屬層被 施加減小的應力。008在一個方面，半導體器件具有位于襯底之上的保護層，以及位 于該保護層之上的導電層。減小應力的低模量材料被置于該保護層和 該導電層之間，以消除應力而不中斷金屬的連續性。009在另一個方面，提供了制造半導體器件的方法，其中減小應力 的低模量材料被形成于保護層和覆蓋在其上的導電層之間，以消除應 力而不中斷金屬的連續性。010在下面描述的示例性實施例中，減小應力的低模量材料可以針 對剪切應力發生變形，從而使得導電層和襯底運動；由此減少襯底的 形變。011在下面描述的另一個示例性實施例中，減小應力的低模量材料 被圖案化，從而間隔性地中斷銅互聯層和外涂鈍化層間的粘連，以便 在銅中提供隆起部位，這些隆起部位能夠通過允許在Z方向(離開襯 底)上的銅運動來消除在X-Y方向(沿著襯底)上的應力。通過提供 金屬源(即間隔的銅脊)來吸收(重定向)銅中的張應力，傳送給硅 襯底的應力被減小以避免晶片扭曲(翹曲)。
012圖1 (現有技術)展示了具有大面積不間斷頂層金屬的示例性 半導體器件。013圖2A和圖2B (現有技術)分別是展示由于翹曲而形成晶片的 彎曲的半導體的俯視圖和側視圖。014圖3展示了本發明的示例性實施例，其在導電層下面具有應力 遷移材料的連續層；015圖4展示了本發明的示例性實施例，其在導電層下面具有低模 量應力遷移材料的圖案化層；016圖5是依照要求保護的發明的原理進行加工的圖4實施例的俯 視圖；以及017圖6是合并了半導體元件的集成電路(IC)的截面圖，這些元 件通過接觸、通孔和金屬跡線進行互聯。
具體實施方式
018圖3展示了具有襯底310的半導體器件300，鈍化保護層320 形成在該襯底之上。所示的保護層320是位于襯底310頂表面上的外 涂保護層(PO)，并包括足以為集成電路的下部元件提供機械和環境保 護的材料。用于保護層320的合適材料包括從二氧化硅、氮化硅、氧 氮化硅或其他類似材料組成的組中選出的材料。很明顯保護層320可 以具有很多不同的厚度而仍處于本發明的范圍內，但是， 一個實施例 的保護層320的厚度范圍在約0.5 )am至約2.0 pm。019位于保護層320之上的是導電層330。所示導電層330是低阻 互聯材料，合適的是銅。其他材料也是可能的；并且，在某些情況下， 除一個或多個次要層之外，層330可以包含主導體。020導電層330在室溫下會表現出張應力。除其他因素外，這種應 力可能由與用來形成導電層330的方法相關的材料中的固有缺陷造成， 導致固有應力。這種應力也會由熱因素造成。例如，形成導電層330 后，熱處理步驟會將零應力溫度設置在高于室溫的溫度上。在后一種 情況中，隨著溫度被降低到零應力溫度以下，導電層的張應力會增大， 這是由于與典型為硅的襯底相比，導電層具有較大的熱膨脹系數。這 些效應單獨地或組合起來可以大體上構成導電層300的總張應力。此 外，施加于襯底上的力會典型地隨導電層300厚度的增加而增加。當 由張應力施加的力超過與襯底310的硬度相關的值時，則會導致前面 提到的制造問題。021依照本發明的原理，減小應力的材料340位于導電層330和保 護層320之間。該減小應力的材料340提供導電層330和保護層320 以及因此和襯底310之間的界面。在有利的實施例中，該減小應力的 材料340可以響應剪切應力而發生變形，該剪切應力由可能出現于導 電層330中的張應力引起。因此，該減小應力的材料340允許襯底310 相對于導電層330運動，并由此導致襯底310的彎曲減弱。022該減小應力的材料340可以包括很多不同的材料。在示例性優 選實施例中，其應由彈性模量低于襯底310的彈性模量的材料構成， 且該材料兼容后續的處理和組裝操作。例如，對于具有在約130 GPa 至約200 GPa之間的可接受彈性模量值的硅襯底，合適的材料340可 以是，例如，模量值低于該范圍的材料。對于另一種材料的襯底，該 材料340可以具有不同的彈性模量上限值。023在示例性實施例中，低模量材料是有機材料，并可以通過傳統 技術，例如旋涂或絲網印刷等進行沉積。例如，除其他材料外，Dow Chemical Company生產的聚苯并惡唑(PBO)具有大約17 GPa的模量， 并且可以通過與半導體處理技術相兼容的方式進行制造。其他可用的 材料包括苯并環丁烯(BCB)、聚酰亞胺、有機硅改性聚酰亞胺、柔性 環氧樹脂和硅改性柔性環氧樹脂。同樣重要的是減小應力的低模量材 料340的厚度。因此，在一個優選實施例中，減小應力的低模量材料 340的厚度在約0.5 pm至約2.0 )im范圍內變化。024在圖3所示的實施例中，該減小應力的材料340形成為在保護 層320和導電層330并因此是襯底310和導電層330之間的大體連續 層。這一連續特性可使該減小應力的低模量材料340提供由導電層330 產生的張應力在整個減小應力的低模量材料340上的連續分布。通過 這一分布可以實現本發明的優勢。025圖4展示了本發明的另一個實施例，其中半導體器件400具有 形成于外涂鈍化保護層320之上的導電層330 (即厚的銅層)，介于二
者之間為一層減小應力的材料410。和前面相同，優選選擇該層410， 以具有比體襯底材料(即硅)低的彈性模量。但是，與器件300不同 的是，該層410不形成連續層。相反，材料410被圖案化以產生位于 保護層320和導電層330之間的減小應力的部件。如圖所示，這些部 件間隔性地中斷層330和外涂鈍化層320間的粘連。這在銅中提供了 間隔性的隆起部位，以便能夠通過允許在Z方向(離開襯底)上的銅 運動來消除在X-Y方向(沿著襯底)上的應力。通過提供金屬源(即 間隔的銅脊)來吸收(重定向)銅中的張應力，傳送給硅襯底的應力 被減小以避免晶片扭曲(翹曲)。026在一個結構中，減小應力的低模量材料410可以被圖案化成線 圖案。但是，本發明不限于這樣的結構。 一般地，減小應力的低模量 材料410的幾何形狀可以通過分析導電層330的應力來確定。這種分 析可以是經驗性的，基于設計者的經驗和直覺，或者可以是解析性的， 如通過有限元建模。由這些分析得到的低模量部件的幾何形狀可以包 括直線、曲線以及其他規則的或任意的形狀，包括大體上圓形對稱的 幾何形狀，如未填充圓和填充圓(點)，只要合適即可。此外，具有不 同幾何形狀的低模量部件可以被組合在單個設計中。在一個結構中， 該線圖案的每條線都有一個長軸，每個長軸被設置為大體上垂直于其 位置處的張應力矢量。027在另一個實施例中，在保護層320之上可以形成或圖案化犧牲 材料(sacrificial material )，并在犧牲材料之上形成導電層330。 隨后，通過熱處理或化學處理去除犧牲層，以在導電層330下面留下 空隙，或"空氣間隙"。在這一實施例中，該空隙(或空氣間隙)可以 構成減小應力的低模量材料410。在這一實施例中，導電層330之下缺 少支撐可以加強對空隙的尺寸和形狀的額外設計限制，以確保導電層 330未被支撐的部分與后續處理兼容。028圖5是示例性金屬化方案400的俯視圖。在圖5中，已經通過 合適的裝置沉積或圖案化減小應力的材料410以生成線型圖案。在示 例性實施例中，這個圖案中的線條被大體設置，以使每根線的長軸垂 直于局部應力，該應力由導電層330的不間斷部分的長擴展造成。盡 管這一實施例展示了被設定從而使它們的長軸大體與X-Y坐標系統相
對齊的線條，但本發明也可以被應用以生成具有任意幾何圖形的特征 部件，并以前面提到的分析指示的任何合適方式對它們進行排列。029應用本發明的金屬化方案提供了很多超越現有技術的優點。例 如，對本發明有利的是，應用低模量材料來減少襯底變形為設計者提 供了以前無法獲得的自由度，以補償厚低阻層產生的應力。應用本發 明的金屬化方案，設計者能夠減少使用厚低阻層的影響而不需要去除 可能中斷通過低阻層的電流通路的部分低阻層。030圖6是示例性集成電路(IC) 600的截面圖，該集成電路合并 了依據本發明的原理構建的金屬化方案。該IC 600可以包括MOS、BiMOS 或雙極性元件，且可進一步包括無源元件，如電容、電感或電阻。它 也可以包括光學元件或光電元件。此領域的技術人員熟悉這些各種類 型的元件及其制造。在圖6所示的特定實施例中，該IC 600包括襯底 610，在其上形成了晶體管元件620，再上面是電介質層630。此外， 互聯結構640被置于電介質層630中以互聯各種元件，因此形成運算 集成電路600。保護層650位于襯底610之上，再上面是導電層660。 減小應力的低模量材料670位于保護層650和導電層660之間。IC 600 的互聯體系結構是可以依據本發明的原理進行加工的示例之一。031與本發明相關的領域的技術人員應認識到可以對所述示例性實 施例作出各種添加、刪減、替換和其他修改，而不偏離要求保護的本 發明的范圍。
權利要求
1.一種半導體器件，其包括位于襯底之上的保護層；位于所述保護層之上的導電層；以及減小應力的材料，其位于所述保護層和所述導電層之間。
2. 根據權利要求1所述的器件，其中所述導電層包括銅；其中所 述襯底具有彈性模量；以及所述減小應力的材料具有小于所述襯底的 彈性模量的彈性模量。
3. 根據權利要求1或2所述的器件，其中所述減小應力的材料在 所述導電層之下基本連續。
4. 根據權利要求1或2所述的器件，其中所述減小應力的材料被 圖案化以生成位于所述保護層和所述導電層之間的減小應力的部件。
5. 根據權利要求2所述的器件，其中所述減小應力的材料包含選 自由聚苯并惡唑、苯并環丁烯、聚酰亞胺、有機硅改性聚酰亞胺、柔 性環氧樹脂和硅改性柔性環氧樹脂組成的組中的材料。
6. —種半導體器件，其包括 位于襯底之上的外涂鈍化層；銅互聯層，其位于所述外涂鈍化層之上并與之粘連；所述銅互聯 層和所述外涂鈍化層之間的粘連被間隔性地中斷以提供所述銅互聯層 的隆起部位，所述隆起部位使得銅能夠在相對于所述襯底向外的方向 運動。
7. 根據權利要求6所述的器件，進一步包括位于所述外涂鈍化層 和所述銅互聯層之間的一層材料；所述材料被圖案化以提供所述粘連 的間隔性中斷。
8. 根據權利要求7所述的器件，其中所述材料包含選自由空氣、 聚苯并惡唑、苯并環丁烯、聚酰亞胺、有機硅改性聚酰亞胺、柔性環 氧樹脂和硅改性柔性環氧樹脂組成的組中的材料。
9. 一種制造半導體器件的方法，其包括 在襯底上形成保護層；該襯底具有彈性模量； 在所述保護層之上形成材料；所述材料具有小于所述襯底的彈性模量的彈性模量；在所述保護層之上形成導電層。
10. —種制造半導體器件的方法，其包括 形成外涂鈍化層，其位于襯底之上；形成銅互聯層，其位于所述外涂鈍化層之上且與之粘連；所述銅 互聯層和所述外涂鈍化層之間的粘連被間隔性地中斷以提供所述銅互 聯層的隆起部位，所述隆起部位使得銅能夠在相對于所述襯底向外的 方向運動。
11. 根據權利要求10所述的方法，進一步包括在所述外涂鈍化層 和所述銅互聯層之間形成材料層；以及圖案化所述材料層以提供所述 粘連的間隔性中斷。
12. 根據權利要求10所述的方法，其中所述材料層包含選自由空 氣、聚苯并惡唑、苯并環丁烯、聚酰亞胺、有機硅改性聚酰亞胺、柔 性環氧樹脂和硅改性柔性環氧樹脂組成的組中的材料。
全文摘要
一種半導體器件(400)具有襯底(310)，該襯底具有外涂鈍化保護層(320)以及該保護層之上的銅互聯導電層(330)。位于該保護層和該導電層之間的一層材料(410)向導電層和襯底的不同運動提供應力消除。在優選實施例中，該材料層被圖案化以便間隔性地中斷銅互聯層和外涂鈍化層之間的粘連，據此提供銅的隆起部位，這些隆起部位可以通過相對于襯底的外方向上的運動來提供應力消除。
文檔編號H01L23/12GK101213656SQ200680024362
公開日2008年7月2日 申請日期2006年5月4日 優先權日2005年5月4日
發明者H·特斯特 申請人:德克薩斯儀器股份有限公司