溝柵場效應晶體管及其形成方法

專利名稱：溝柵場效應晶體管及其形成方法
技術領域：
本發明總體涉及功率半導體技術，并且尤其是涉及積累型和增 強型溝柵(trenched-gate )場效應晶體管(FET )及其制造方法。
背景技術：
功率電子應用中的關鍵部件是固態開關。從汽車應用中的點火 控制到電池驅動的電子消費品、再到工業應用中的功率轉換器，都 需要一種最佳;也適合具體應用要求的電源開關。固態開關，例如包
括功率金屬氧化物半導體場效應晶體管(功率MOSFET)、絕緣柵 雙極晶體管(IGBT)和各種類型的半導體閘流管，已經持續發展以 滿足這種要求。在功率MOSFET的情況下，已經開發出很多技術， 其中包4舌例如，具有4黃向溝道(channel)的雙擴散結構(DMOS ) (例如，Blanchard等人的美國專利第4， 682， 405號)、溝斥冊結構 (例如，Mo等人的美國專利第6, 429, 481號)以及用于晶體管
漂移區的電荷平tf的各種4支術(例如，Temple的美國專利第4, 941， 026號；Chen的美國專利第5， 216， 275號；以及Neilson的美國 專利第6, 081， 009號)，以滿足不同的并且經常是有竟爭性的性 能要求。
電源開關的 一 些*見定的性能特性是它的導通電阻 (on—resistance )、 擊穿電壓(breakdown voltage)禾口開關速度(專爭 換速度，switching speed )。才艮據具體應用的需要，不同的重點i文在 各性能指標(性能標準)上。例如，對于大于約300-400伏特的電 源應用來說，與功率MOSFET相比，IGBT顯示出了固有的較低導 通電阻，^f旦是由于其纟爰'度的關閉特性(turn off characteristic )它的
開關速度4支低。因此，對于需要低導通電阻的具有〗氐開關頻率的大
于400伏特的應用來說，IGBT是優選的開關，而功率MOSFET經 常是對于較高頻率應用的精選器件。如果給定應用的頻率要求規定
成。例如，在功率MOSFET的情況下，由于漏才及-源才及導通電阻 RDSon和擊穿電壓之間的比例關系，在保持J氐RDSon的同時4是高 晶體管的電壓特性是具有挑戰性的。已經開發出了晶體管漂移區的 各種電荷平纟軒結構，以不同程度成功地戰勝了這種4兆戰。
兩種不同的場效應晶體管是積累型FET和增強型FET。在傳統 的積累型FET中，由于沒有形成反型溝道(反向溝道，inversion channel),因而溝道電阻消除了， 乂人而改善了晶體管功率處理能力 及其效率。而且，由于沒有pn本體二才及管(體二才及管，body diode ), 減少了同步整流電^^中由pn 二^l管引起的損失。傳統積累型晶體 管的缺點在于漂移區需要是低摻雜(輕摻雜，lightly doped )的以支 持足夠高的反偏壓。然而，低摻雜的漂移區導致了較高的導通電阻 和較低的效率。類似地，在增強型FET中，提高晶體管的擊穿電壓 經常是以較高導通電阻為代價的，反之亦然。
器件性能參數也受制造工藝的影響。已經通過開發各種改進的 處理4支術，來進^于各種嘗"^式，以解決部分這些4兆戰。無i侖是在超輕
<更的消費電子器件(consumer electronic device )中，還是在通4言系 統的路由器和集線器中，電源開關的各種應用隨著電子工業的發展 而增長。電源開關因此屬于具有高開發潛力的半導體器件。

發明內容
本發明針對功率器件以及它們的制造方法提供了各種具體實 施方式。概括地，根據本發明的一個方面，肖特基(Schottky ) 二 才及管優選地與積累型FET或增強型FET集成于單個單元(single cell)內。根據本發明的其它方面，提供了制造具有自對準特征以 及其它優點和特的各種功率晶體管結構的方法。
才艮才居本發明的一種具體實施方式
，單片集成(monolithically integrated )場效應晶體管和肖特基二極管包括延伸到半導體區內的 柵極溝槽。具有基本三角形形狀的源極區位于柵極溝槽的每一側的 側面。接觸開口延伸到相鄰柵極溝槽之間的半導體區域中。導體層 填充4妄觸開口以(a )沿每一 源極區傾4斗側壁的至少 一部分電4妻觸 源極區，以及(b)沿接觸開口的底部電接觸半導體區，其中，導 體層與半導體區形成肖特基接觸。
根據本發明的另 一具體實施方式
，單片集成溝槽(monolithically integrated trench ) FET和肖特基二才及管包括延伸到外延層內且終止 于此的柵極溝槽，所述外延層在基板上延伸。每個柵極溝槽內具有 凹入式才冊才及(recessed gate )，在凹入式斥冊才及頂上有電介質材泮+。夕卜 延層的傳導類型(導電類型，conductivity type)與基板(襯底， substrate )相同，但是摻雜濃度比基板低。源極區位于柵極溝槽的 每一側的側面，且每一源極區的頂面低于電介質材料的頂面。接觸 開口延伸到相鄰才冊才及溝槽之間的夕卜延層內。導體層填充4妾觸開口以
電接觸源極區和外延層，并且與半導體區形成肖特基接觸。外延層 和源才及區包括碳化石圭、氮化鎵、以及砷化4家中的一種。
根據本發明的又一具體實施方式
，單片集成溝槽FET和肖特基 二極管包括延伸到第一傳導型半導體區中的柵極溝槽，每一柵極溝 槽內具有凹入式柵極，并在凹入式柵才及的頂上有電介質材并f 。第一 傳導型源極區位于柵極溝槽的每一側的側面。每一 源極區具有上表 面，其相對于電介質材料的上表面是凹入的，所述電介質材料在相 應的凹入式柵極的頂上。第二傳導型的本體區(body region)沿每 一柵極溝槽的側壁在相應的源極區與半導體區之間延伸。接觸開口 延伸到相鄰柵極溝槽之間的半導體區內。導體層填充接觸開口并電 接觸源極區、本體區和半導體區，并且導體層與半導體區形成肖特 基接觸。
才艮據本發明的另 一具體實施方式
，單片集成溝槽FET和肖特基 二極管包括延伸到半導體區內的柵極溝槽，每一柵極溝槽內具有柵 才及，且在4冊才及的頂上有電介質材沖+。半導體源4及間隔體(source spacer )位于4冊纟及溝槽的每一側的側面，以4吏〗立于每兩個相鄰4冊才及 溝槽之間的每一對相鄰的半導體源極間隔體之間形成接觸開口 。導 體層填充接觸開口并且接觸半導體源極間隔體和半導體區，而且與 半導體區形成肖特基接觸。
根據本發明的另一具體實施方式
，單片集成溝槽FET和肖特基 二極管包括延伸到第一傳導型半導體區內的柵極溝槽。第一傳導型 的源極區位于柵極溝槽的每一側的側面。屏蔽電極沿每一柵極溝槽 的底部方文置，并且通過屏蔽電介質層與半導體區絕緣。4冊極位于每 一溝4曹中的屏蔽電才及上方，并JU冊才及和屏蔽電才及之間具有電介質 層。電介質帽(電介質蓋，dielectric cap )位于柵極上方。導體層接 觸源極區和半導體區，使得導體層與半導體區形成肖特基接觸。以下結合附圖，對本發明的這些和其它方面進4亍更詳細i也描述。


圖1是根據本發明示例性具體實施方式
的具有集成的肖特基的
溝斗冊積累(accumulation ) FET的簡化才黃截面 一見圖2A-21是根據本發明示例性具體實施方式
的簡化橫截面視 圖，其示出了用于形成圖1中的集成的FET肖特基二極管結構的各 工藝步驟；
圖3A-3E是才艮據本發明另一示例性具體實施方式
的簡化一黃截 面視圖，其示出了圖2G-2I所示工藝步驟中的后一部分的步驟的替 代工藝步驟；
圖3EE是替代具體實施方式
的簡化橫截面視圖，其中，圖3A-3E 工藝步驟中的電介質間隔體在形成頂側導體層之前,皮移除了 ；
圖4是圖3EE中結構的變型的簡化一黃截面圖，其中，屏蔽電^L 在才冊4及的下方形成；
圖5是圖3E中結構的變型的簡化橫截面圖，其中，接觸開口 延伸至與柵極溝槽大約相同的深度；
圖6是圖5中積累FET-肖特基二極管結構的增強型變型的簡化 才黃截面^見圖7A示出了模擬(仿真)結果，其中，示出了兩個SiC基積 累FET的電場線， 一個比另一個具有庫交深的肖特基4妄觸凹入(4妄觸 凹陷，contact recess );
圖7B是關于4交深和壽交淺肖特基4妾觸凹入的兩種情況的漏才及電
流與漏才及電壓的4莫擬曲線圖8是才艮據本發明示例性具體實施方式
的具有多晶珪源極間隔 體的溝柵積累FET的簡化橫截面視圖9A-9H、圖91-1、以及圖9J-1是根據本發明示例性具體實施 方式的簡化橫截面視圖，示出了用于形成圖8中的FET-肖特基二極 管結構的各工藝步驟；
圖91-2和圖9J-2是簡化橫截面視圖，示出了對應于圖91-1和 圖9J-1的步驟的替代工藝步驟，其產生了圖8中FET-肖特基二極 管結構的變型；
圖10和圖11是簡化橫截面視圖，分別示出了圖9J-1和圖9J-2 中FET-肖特基結構的變型，其中，屏蔽電才及在4冊極的下面形成；
圖12是根據本發明另一具體實施方式
的具有屏蔽電極位于柵 極之下的溝柵積累FET-肖特基結構的簡化橫截面視圖13是簡化橫截面視圖，其示出了圖1具體實施方式
的變型， 其中，改變了相鄰溝槽之間的肖特基區以形成MPS結構；
圖14示出了圖1中FET-肖特基結構的漏極電流-漏極電壓特性 圖(左圖)和柵極電壓-柵極電荷(右圖)圖15A-15H是根據本發明另一具體實施方式
的簡化橫截面視 圖，示出了用于形成具有自對準特性的溝4冊FET的各個工藝步驟；
圖16示出了才艮據本發明另一具體實施方式
的具有非平面頂面 (在頂部金屬形成之前)的p-溝道溝柵FET的等比例碎見圖17A、圖17B-1和圖17B-2是用于形成圖16中FET的兩個
簡化工藝步驟的才黃截面視圖18是根據本發明具體實施方式
的橫截面視圖，示出了用于 形成自^t準源才及和重本體區(重體區，heavy body region )的才支術；
中所示的溝柵FET的不同工藝步驟的斗黃截面^見圖19A-19H是才艮據本發明另一示例性具體實施方式
的工藝步 驟中不同工藝步驟的片黃截面—見圖，其中，形成了非表面多晶石圭，并 且與圖18A-181的工藝相比，掩才莫的凄t量減少了；
圖20A-20G是根據本發明又一示例性具體實施方式
的橫截面 碎見圖，其示出了另一工藝步4聚，其中，與圖18A-181中的相比，才務 才莫的數量減少了；
圖21A-21H是根據本發明示例性具體實施方式
的橫截面視圖， 其示出了用于形成溝斥冊FET (該溝柵FET類似于由圖18A-181得到 的，除了肖特基二極管與FET集成之外)的工藝步驟；
圖22A-22F是根據本發明另一具體實施方式
的橫截面視圖，其 示出了用于以減少的掩模數量來形成溝柵FET的又一工藝步驟；
圖23A-23I是才艮據本發明又一具體實施方式
的用于形成具有自 對準特征的溝柵FET的不同工藝步-腺的橫截面碎見圖；以及
圖24 A-241示出了才艮據本發明又一具體實施方式
的用于形成具 有自對準特征的溝柵FET的不同工藝步驟的橫截面視圖。
圖18A-
衫成圖18
具體實施例方式
電源開關可以由功率MOSFET、 IGBT、各類型的半導體閘流 管等中任一種來實現。為了^兌明的目的，在此所呈現的許多新:技術 以功率MOSFET的情形進行描述。然而應該理解，在此描述的本 發明的各具體實施方式
并不限于功率MOSFET且可以應用于i午多 其它類型的電源開關技術，例如包括IGBT和其它類型的雙極性開 關。而且，為了"i兌明的目的，所示出的本發明的具體實施方式
包括 特定的p型區和n型區。本領域技術人員應當理解，此處的教導可 等價應用于各區傳導性相反的器件。
圖1示出了根據本發明示例性具體實施方式
的優選與肖特基二 極管集成于單個單元的溝柵積累場效應晶體管(FET)的簡化橫截 面視圖。低摻雜的n型外延層104在高度摻雜的n型基板102上延 伸且與之4妾觸。沖冊才及溝槽106延伸到外延層104中且終止于此。每 一才冊才及溝槽106沿其側壁和底部一十(4非列，line)有電介質層108, 且包4舌凹入式4冊才及(recessed gate ) 110以及在凹入式4冊才及110頂上 的絕緣材料112。n型傳導性的三角形源極區114位于溝槽106每一 側的側面。源才及區114沿垂直方向交疊多晶石圭斥冊才及110。在4乍為高 電壓FET的這種應用中，該交疊不是必須的，其中，^^少交疊會對 晶體管導通電阻Rdson產生極小的影響。缺少柵極-源極交疊大大影 響J氐電壓晶體管中的Rdson,因而在這才羊的晶體管中它的出王見是有 利的。
外延層104的凹入部分和源極區114 一起形成具有圓形底部的 V形，接觸開口 118。肖凈爭基勢壘金屬(barrier metal) 120在結構上 延伸且填充4妾觸開口 118以沿源才及區114的傾斜側壁與源極區ll4 接觸，且在其凹入部分與外延層104相接觸。由于源極區114是高 摻雜的并且外延層104是低摻雜的，從而頂側導體層120與源極區 114形成歐姆4妻觸且與外
施方式中，肖特基勢壘金屬120包括鈦。背側導體層122，例如包 括鋁(或鈦)，接觸基板102。
與增強型晶體管不同，圖1結構100中的積累型晶體管不包括 其中形成有傳導溝道(conduction channel)的本體區或阻斷阱(閉 塞阱，blocking well)(在本實例中是p型)。替代的是，當積累層 在外延層104中沿溝槽側壁形成時，形成導電通道。才艮據溝道區的 摻雜濃度和柵極110的摻雜類型，結構100中的晶體管正常地打開 (導通)或關閉(截止)。當溝道區完全耗盡且稍微反向時，晶體 管關閉。同才羊，由于^1形成反型溝道(反向溝道，inversion channel )， 因此消除了溝道電阻，從而提高了晶體管功率處理能力及其效率。 而且，由于沒有pn體二才及管，所以消除了由pn二才及管在同步整流 電i 各中引起的損失。
在圖1的具體實施方式
中，結構100中的FET是垂直溝柵積累 MOSFET，其具有形成源極導體的頂側導體層120和形成漏極導體 的底側導體層120。在另一具體實施方式
中，基才反102是p型的， 乂人而形成積、累IGBT。
圖，示出了用于形成圖1中的集成的FET-肖特基二極管結構100的 各工藝步莩《。在圖2A中，^吏用傳鄉克方法，下外延層204和上外延 層205在n型基板202上順序形成。可替換地，可以使用包括外延 層204、 205臺々一刀4會曰曰曰片才才4牛(wafer material )。上n型夕卜延層205 比下n型外延層204具有更高的4參雜濃度。在圖2B中，利用已知 技術，使用掩模(未示出)來限定和蝕刻硅以形成溝槽206，該溝 槽206穿過上外延層205且終止于下外延層204。在形成溝槽的過 程中可以-使用傳統的干或濕蝕刻。在圖2C中，在結構上生長或沉 積例如包4舌氧化物的電介質層208， 乂人而溝槽206的側壁和底部襯 有電介質層208。
在圖2D中，隨后使用傳統技術沉積多晶硅層209以填充溝槽 206。多晶硅層209可以原位摻雜來獲得所需的柵極摻雜類型和濃 度。在圖2E中，使用傳統的技術，深刻蝕(回蝕刻，etch back) 多晶石圭層209且凹入溝槽206中以形成4冊才及210。凹入式4冊才及210 (recessed gate )沿垂直方向交疊上外延層205。如上所述，4艮據應 用目標和設計目的，凹入式柵極210無需交疊上外延層205 (即， 工藝步驟和最終結構不必受到該交疊的限制)。在其它具體實施方 式中，4冊才及210包4舌多晶-灰化》圭(多晶礎J友化物，polysilicon carbide ) 或金屬。
在圖2F中，在結構上形成例如由氧4b物形成的電介質層211 并且隨后4吏用傳統的技術進行平坦化。在圖2G中，至少在器件的 有源區(active area )上實施平坦4t的電介質層211 (在有源區(active region))的趁式蝕刻(氈式蝕刻，blanket etch),以暴露上外延層 205的表面區域，同時電介質層211的部分212保留在凹入式柵極 210中。在圖2H中，利用傳統的l支術，至少在有源區中實施趙式 令頁存牛(blanket angled )石圭々蟲凌'j (侈'H口 ，在有源區的千々蟲刻)，以開j成 具有圓底的V形接觸開口 218。接觸開口 218延伸完全通過上外延 層205,從而在每兩個相鄰的溝槽之間形成兩個源極區214。接觸 開口 218伸入且終止于下外延層204的上半部分。
在圖21中，頂側導體層220 ^吏用傳統4支術形成。頂側導體層 220包括肖特基勢壘金屬。如圖所示，頂側導體層220填充接觸開 口 218,以1更沿著源才及區214的傾斜側壁與源才及區214 4妻觸，并且 沿著4妻觸開口 218的底部與下外延層204^姿觸。由于源才及區214是 高^參雜的且下外延層204是低一參雜的，因此頂側導體層220與源相_ 區214形成歐姆接觸，且與下外延層204形成肖特基接觸。如可以 看到的，源極區214和肖特基接觸對于(關于)溝槽206是自對準 的。
圖3A-3E是才艮據本發明另一示例性具體實施方式
的簡化4黃截 面圖，示出了由圖2G-2I所示的工藝步-驟的后一部分工藝步^驟的^^ 代工藝步驟。因此，在本具體實施方式
中，實施由圖2A-2G所示的 相同的工藝步驟，并轉到由圖3B所示的步驟(圖3A所示的步驟與 圖2G所示的步驟相同)。在圖3B中，上外延層305 一皮深蝕刻，以 足夠地暴露電介質材料312的上側壁，用于容納隨后形成的電介質 間隔體316。在一種具體實施方式
中，第二外延層305 ,皮深蝕刻 0.05-0.5 pm范圍的量。在圖3C中，使用傳統技術，間隔體316鄰 近于已暴露的電介質材料312的上側壁而形成。間隔體316是用不 同于電介質材料312的電介質材料制成的。例如，如果電介質材料 312是由氧化物制成的，則間隔體316可以由氮化物制成。
在圖3D中，上外延層305的已暴露表面區凹入并完全通過外 延層305,從而形成伸入下外延層304的4婁觸開口 318。通過凹入 并完全通過上外延層305,僅上外延層305的直接位于間隔體316 之下的部分314保留了。部分314形成晶體管的源極區。如可以看 到的，4妻觸開口 318以及如此形成的源才及區314X十于溝沖曹306是自 對準的。在圖3E中，頂側導體層320和底側導體層322使用傳統 技術形成。導體層320包括肖特基勢壘金屬。如圖所示，頂側導體 層320填充4妻觸開口 318，以1更沿源才及區314的側壁與源才及區314 接觸，并且與下外延層304的凹入部分接觸。由于源才及區314是高 沖參雜的而下外延層304是<氐纟參雜的，因此頂側導體層320與源極區 314形成E欠姆沖妻觸，并且與下外延層304形成肖^爭基4妻觸。
在圖3EE所示的替代具體實施方式
中，在形成頂側導體層之 前，電介質間隔體316被移除了 ，從而暴露源才及區314的頂面。頂 側導體層321由此沿源極區314的頂面和側壁進行接觸。從而減小 了源極接觸電阻。在上述各具體實施方式
的可替換變型中，使用了 已知技術以在形成柵極之前沿各溝槽的底部形成厚底電介質(thick
bottom dielectric )。 厚底部電介質降4氐了米勒電容(miller capacitenc6 )。
乂人此處所述的各具體實施方式
中可以看出，肖特基二極管優選 地與FET集成于單個單元，在這樣的單元的陣列中多次重復此梯: 作。同樣，肖特基接觸和源極區對于溝槽是自對準的。另外，肖特 基接觸導致了低導通電阻Rdson，從而導致了低導通損失，并且還 改善了晶體管的反向恢復特性。在不需要密集單元間距的情況下， 還獲得了良好的阻斷能力(阻塞能力,blocking capability )。
在圖2A-2I和圖3A-3E所示的示例性工藝步驟中，沒有使用擴 散或注入(才直入，implantation )。雖然可以用傳統的晶體硅材料來 進行這些工藝步驟，但是它們尤其適合于使用另一類型的材料，諸 如碳化硅(SiC)、氮化鎵(GaN)、以及砷化鎵(GaAs),其中，擴 散、注入和摻雜劑活化工藝是很難完成和控制的。在這樣的具體實 施方式中，基板、下外延層和上外延層、以及晶體管的其它區可以 包含SiC、 GaN、以及GaAs中的一種。另外，在傳統的石灰4匕石圭基 增強型FET中，反型溝道對導通電阻的貢獻尤其大。相反，對于圖 21和圖3E中的積累晶體管的碳化硅具體實施方式
中的積累溝道的 導通電阻貢獻相當小。
圖4示出了本發明另一具體實施方式
的橫截面視圖。在圖4中， 屏蔽電才及424在4冊才及410之下形成。屏蔽電極424通過屏蔽電介質 425與下夕卜延層404纟色纟彖，且通過電才及間電介質(iner-electrode dielectric) 427與交疊的柵-才及410絕*彖。屏蔽電4及424有助于4吏米 勒電容減小至可以忽略的量，從而劇烈地減小晶體管的開關損耗。 盡管沒有在圖4中示出，但屏蔽電極424還電連接至源極區414, 或者連4妻至地電位，或者4艮據i殳計和性能需求^見定而電連4妄至其它 電位。如果需要的話，可以在各4冊才及410之下形成偏壓于相同或不 同電位的一個以上的屏蔽電極。用于形成這樣的屏蔽電極的一種或
多種方法4皮露在上面所^是及的普通4爭讓(commonly assigned )申讀-第11/026， 276中。而且，在申請第11/026， 276號中所4皮露的其 它電荷平4軒結構也可以與在此所披露的各具體實施方式
相結合，以 進一步改善器件的性能特性。
某些傳統的碳化硅基溝柵晶體管的缺點是一冊極氧化物擊穿電 壓低。根據本發明，通過將肖特基接觸凹入更深地延伸至，例如， 大于柵極溝槽深度一半的深度來解決該問題。圖5示出了示例性具 體實施方式，其中，肖特基接觸凹入延伸至與4冊才及溝槽506近似相 同的深度。深肖特基接觸用來將柵極氧化物508與高電場屏蔽，從 而改善4冊4及氧4t物的擊穿。這可以/人圖7A中看出，該圖示出了兩 個SiC基積累FET的才莫擬結果，其中之一具有4交深的肖特基接觸凹 入。沿帶有較淺的肖特基接觸凹入的晶體管(右圖)的溝槽的底部 出現的電場線在帶有較深的肖特基接觸凹入情況的晶體管(左圖) 中消除了。右圖中柵極溝槽之下的電場線反應(反射，reflect) 了 乂人底部到頂部增力口的電場。即，最4氐的電場線只于應于最高的電場而 最高的電場線^f應于最4氐的電場。
深肖特基4妻觸凹入的另 一優點是在阻斷狀態下的晶體管泄漏 減少了。這在圖7B的模擬結果中更清楚地示出，其中針對較深的 肖特基接觸凹入和較淺的肖特基接觸凹入，繪出了漏極電流對漏極 電壓的曲線。正如可以看到的，當漏才及電壓乂人0 V增加到200 V時， 在較淺的肖特基接觸凹入的情況下，漏極電流連續上升，而對于較 深的肖特基接觸凹入來說，漏極電流保持平穩。因此，通過將肖特 基^t妻觸深深地凹入到外延層504中，晶體管泄漏獲得了實質性減小 并且獲得了 4交高的4冊才及氧化物擊穿。
深凹入的肖特基接觸結構(例如，圖5中的)尤其適合于碳化 晶體管的一樣。這允許較淺的肖特基接觸凹入(其較易于限定和蝕
刻)。然而，對于使用其它類型材料(如SiC、 GaN、以及GaAs) 的類似結構，可以獲得4冊才及氧化物擊穿和晶體管泄漏方面的類似改善。
圖6示出了圖5結構中積累FET的增強型FET變型。在圖6 中，p型本體區613沿每一溝槽側壁在相應源極區614的正下方延 伸。如圖所示，深4妻觸開口 618在本體區613的底面之下延伸，以 使在頂側導體層620與N-外延層604之間形成肖特基接觸。與傳統 的MOSFET —樣，當圖6中的MOSFET在導通狀態時，電流流過 沿本體區613的每一溝槽側壁延伸的溝道。在圖具體實施方式
的 變型中，移除了間隔體616，,人而頂側導體層620沿其頂面與源^L 區614相接觸。
圖8示出了沖艮據本發明另一示例性具體實施方式
的帶有間隔體 源極區的積累型FET的橫截面視圖，該間隔體源極區優選地與肖特 基二才及管集成為單個單元。n型外延層1104在n型基一反1102上延 伸并與之^妾觸。^冊才及溝槽1106伸入外延層1104且終止于此。每一 4冊才及溝槽1106沿其側壁和底面襯有電介質層1108,且包括棚-纟及1110 以及在4冊極1110頂部上的絕緣材料1112。 n型材料(例如n型多晶 石圭)的間隔體源4及區1114在外延層1104之上且位于溝槽1106的每 一側的側面。
間隔體源才及區1U4形成4妻觸開口 1118，穿過該開口，頂,'J導 體層1120同時電4妾觸外延層1104和源才及區1114。頂側導體層1120 包括肖特基勢壘金屬。由于外延層1104低摻雜，因此頂側導體層 1120與外延層1104形成肖特基4妄觸。
如前述具體實施方式
中的一樣，結構1100中的積累型晶體管 不包4舌其中形成有傳導溝道(conduction channel)的本體區或阻斷 阱(在此實例中為p型)。替代地，當積累層沿溝槽側壁形成在外
延層1104中時，形成了導電溝道。結構1100中的FET的正常打開 (導通)或關閉(截止)取決于溝道區的摻雜濃度和柵極1110的摻 雜類型。當溝道區完全耗盡且稍微反相時，其關閉。同樣，由于沒 有形成反型溝道，因此溝道電阻消除了， 乂人而4是高了晶體管的功率 處理能力及其效率。另外，由于不是pn本體二極管，因此由pn二 極管在同步整流電路中引起的損耗被;肖除了 。
在圖8的具體實施方式
中，結構1100中的FET是垂直的溝-柵積累MOSFET,其中，頂側導體層1120形成源才及導體并且底側 導體層(未示出)形成漏才及導體。在另一具體實施方式
中，基板1102 可以是p型以形成積累IGBT。
圖9A至圖9H、圖91-1以及圖9J-1示出了根據本發明具體實 施方式的不同工藝步驟的沖黃截面一見圖，該工藝步驟用于形成圖8中 集成的FET/肖特基二極管結構1100。在圖9A中，n型外延層1204 在n型基板1202上使用傳統技術形成。可替換地，可以使用包括 外延層1204的初始晶片。在圖9B中，使用傳統技術，掩模(未示 出)用于限定和蝕刻^圭以形成溝才曹。在形成溝沖曹的過禾呈中，可以4吏 用傳統的干蝕刻或濕蝕刻。溝一曹1206伸入外延層1204且纟冬止于此。 在圖9C中，在結構上生長或沉積電介質層1208(例如包含氧4匕物)， 以使溝槽1206的側壁和底部襯有電介質層1208。
在圖9D中，使用傳統技術沉積多晶硅層1209以填充溝槽1206。 多晶硅層1209可以原位摻雜以獲得期望的柵極摻雜型和濃度。在 圖9E中，4吏用4專統4支術深蝕刻多晶石圭層1209并且在溝沖曹1206內 凹入以形成凹入式對冊才及1210。
在圖9F中，電介質層1211 (例如包含氧化物)在結構上形成 并且隨后4吏用傳統才支術平坦化。在圖9G中，在平坦化的電介質層 1211 (至少在有源區)上實施趙式蝕刻，以暴露外延層1204的表
面區，同時電介質層1211的部分1212在斥冊才及1210上保留下來。 在圖9H中，外延層1204被深蝕刻，足夠地露出電介質材料1212 的側壁以容納隨后形成的源極間隔體1214。在圖91-1中，沉積了 導電層(例如多晶硅)且隨后使其被深蝕刻以鄰接電介質材料1212 的露出側壁形成高摻雜源極間隔體1214。在多晶珪用于形成源極間 隔體1214的情況下，多晶硅可以原位摻雜以獲得高摻雜源極間隔 體。在圖9J-l中，頂側導體層1220用傳統技術形成。導體層1220 包括肖特基勢壘金屬。在一種具體實施方式
中，導體層1220包括 鈦。如圖所示，源極間隔體1214形成接觸開口 1218，通過該開口， 頂側導體層1220 4妻觸外延層1204。導體層1220也4妻觸源才及間隔體 1214。由于源極間隔體1214是高摻雜的且外延層1204是低摻雜的， 因此頂側導體層1220與源極間隔體1214形成歐姆^^觸且與外延層 1204形成肖凈爭基一妻觸。
圖91-2和圖9J-2是4黃截面一見圖，示出了圖91-1和圖9J-1所示 步驟的替代工藝步驟，其產生了圖8中結構的變型。與圖91-1的步 驟相反(其中多晶硅蝕刻在外延層1204的表面露出時被停止)，在 圖91-2所示的步驟中，多晶硅蝕刻連續以凹入源極間隔體之間的露 出的外延層區。如可以看到的，由于該額外的蝕刻，圖9I-2中的源 極間隔體1215小于圖91-1中的源極間隔體1214。在圖9J-2中，頂 側導體層1221在結構之上用傳統沖支術形成。頂側導體層1221與源 極間隔體1215形成歐姆接觸，并且與外延層1204在區1219中形 成肖特基接觸。
可以看出，肖特基接觸和源極間隔體關于溝槽1406是自對準 的。另外，肖特基接觸產生較低的導通電阻Rdson,從而是較低的
導通狀態損失，并且還改善了晶體管的反向恢復特性。并且，在無 需緊湊單元間距的情況下獲得了良好的阻斷能力。而且，如結合圖
7曲線圖所描述的一樣，圖91-2、圖9J-具體實施方式
的凹入肖特 基接觸的進一步優點是阻斷狀態(阻塞狀態，blocking state)的
晶體管泄漏減小了。而且，多晶石圭源才及間隔體占用的面積小于傳統 擴散源極區。該優點產生了更大的肖特基接觸面積。
圖10示出了圖8具體實施方式
的變型的一黃截面碎見圖，其中屏
蔽電才及1324在4冊才及1310之下形成。屏蔽電4及1324有助于將米勒 電容減小至可以忽略的量，從而劇烈地減小晶體管的開關損耗。可 以4吏屏蔽電才及1324電偏壓于與源才及間隔體相同的電4立，或電偏壓 于地電位、或者電偏壓于3要i殳計和性能要求所爿見定的其它電〗立。如 果需要的話，偏壓于相同或不同電位的一個以上屏蔽電極可以在各 才冊才及1310之下形成。用于形成這樣的屏蔽電4及的一種或多種方法 才皮露在上面所引用的普通轉讓申請第11/026， 276號中。
<吏用凹入肖特基4妄觸中的以及<吏用屏蔽電極中的優點可以通 過在單個結構組合它們來實現，如圖11和圖12的兩實例所示的那 樣。圖11示出了在帶有多晶硅源極間隔體1415的積累型FET中使 用凹入肖特基接觸和屏蔽電極。圖12示出了在帶有源極區1517的 積累型FET中使用凹入肖特基和屏蔽電極，其中，該源極區是使用 傳統的擴散方法形成的。圖13示出了圖ll具體實施方式
的變型， 其中，改變肖特基區<吏其合并p型區1623。 P型區1623可通過在 形成頂側導體層1620之前在肖特基區中注入p型纟參雜物來形成。 這樣，熟知的合并P-i-N肖特基(Merged P-i-N Schottky ) ( MPS ) 結構在相鄰溝槽之間的區域中形成了。事實上，阻擋結引入到積累 晶體管(accumulation transistor)中。嗩口本4貞i或所/i^凍口的，MPS結 構在阻斷狀態時減小晶體管的泄漏。
圖14示出了使用圖1中的結構的沖莫擬結果。使用了 MEDICI 器件模擬器。圖14包括左圖(其中繪出了漏極電流對漏極電壓的 曲線)和右圖(其中《會出了沖冊才及電壓對4冊才及電荷的曲線)。如左圖 所示，獲得了 1 x 10-14A/pm的4氐泄漏電流和高于35 V的BVDSS, 以及如右圖所示，屏蔽電才及有助于消除米勒電容。
在圖9A-9H、圖9I-1、圖9J-1、圖91-2、以及圖9J-2所示的示 例性工藝步驟中以及在圖10和圖11的示例性晶體管結構中，沒有 使用擴散處理或注入處理。雖然可以用傳統的晶體硅材料來使用這 些工藝步驟和結構，但是尤其適合于使用其它類型的材料，諸如碳 化硅(SiC)、氮化鎵(GaN)、砷化鎵(GaAs),在此，擴散、注入 和摻雜劑活化處理是難以實現和控制的。在這樣的具體實施方式
中，基板、基板上的外延層、源極區、以及晶體管的其它區可以由 SiC、 GaN和GaAs中的一種制成。而且，在傳統的碳化硅基增強 型FET中，反型溝道對導通電阻的貢獻尤其大。相反地，對于圖 9J-1、圖9J-2、圖10以及圖11中的積累晶體管的碳化硅具體實施 方式中的累積、溝道(積、累溝道，accumulated channel)的導通電阻 的貢獻基本4艮^氐。
雖然主要利用積累型FET來描述上述具體實施方式
，但是在增 強型FET中也可實現許多上述特征和優點。例如，圖2A-2I和圖 3A-3E中的工藝步-驟可以改變為在形成上外延層205之前在下外延 層204中形成p型阱區。圖9A-9H、圖91_1、圖9J-1和圖9A-9H、 圖91-2以及9J-2中的工藝步艱《也可改變為在形成源才及間隔體1214 和1215之前在外延層1204中形成p型阱區。為了獲得與肖特基二 才及管集成在一起的增強型FET而改變上述結構和工藝步各聚具體實 施方式的許多其它方式在閱覽本4皮露內容的情況下對于本領域技 術人員而言是顯而易見的。
圖15A-15H是根據本發明另一具體實施方式
的用于形成溝-柵 FET的不同工藝步驟的簡化橫截面視圖。在圖15A中，低摻雜的p 型本體區1704在n型區1702中用傳統的注入和驅入(drive )才支術 形成。在一種具體實施方式
中，n型區1702包括高摻雜的基板區， 低摻雜的n型外延層形成在該基板區上。在該具體實施方式
中，本 體區1704在n型外延層中形成。
在圖15B中，包括下電介質層1706、中電介質層1708、以及
上電介質層1710的電介質堆疊(介電疊層，dielectric stack)形成 在本體區1704上。中電介質層需要是不同于上電介質層的電介質 材料。在一種具體實施方式
中，電介質堆疊包括氧化物-氮化物-氧 化物。如將要看到的，中電介質層1708的厚度影響電介質帽1720 (圖15D)的厚度，該電介質帽1720在后來的工藝步芬聚中形成在 柵極上，從而必須仔細選擇中電介質層的厚度。下電介質層相對薄， 以便使在去除下電介質層1702的后續工藝步驟中進行的電介質層 1720厚度減少最小化。如圖所示，電介質堆疊被圖案化且^皮蝕刻， 以限定開口 1712，后來4冊;fe溝槽通過該開口而形成。
在圖15C中，實施傳統的硅蝕刻以形成溝槽1703，該溝槽延 伸通過本體區1704且終止于n型區1702。隨后形成為溝槽側壁和 底部加4于的斥冊才及電介質層1714，隨后^f吏用傳統4支術;咒積多晶石圭層 1716。在圖15D中，多晶石圭層1716凹入溝沖曹中以形成才冊4及1718。 電介質層在結構上形成且隨后^皮深蝕刻，以4吏電介質帽1720在4冊 極1718正上方保留。氮化物層1708在電介質層的深蝕刻過程中用 作蝕刻終止(etch stop)或蝕刻終止檢測層。在圖15E中，氮化物 層1708使用傳統技術選一,性地:被剝離以暴露電介質帽1720的側 壁。從而底部氧化物層1706保留在本體區1704的上方，且電介質 帽1720也原封不動地保留在柵極1718之上。
在圖15F中，在器件的有源區中實施毯式源極注入(blanket source implant),以在本體區1704中、在溝槽1703的4壬一側形成 高4參雜的n型區1722。電介質間隔體1724 (例如，包4舌fU匕物) 隨后沿電介質帽1720的暴露側壁用傳統的技術形成。注入摻雜劑 的活化和驅入(drive-in )可以在工藝步驟的此階段或稍后階段執行。 在圖15G中，實施石圭蝕刻，以凹入n型區1722的暴露表面，4吏其 如所示地完全通過n型區1722并進入本體區1704。在間隔體1724 正下方保留的n型區1722的部分1726形成器件的源極區。重本體
區1728隨后在凹入區中形成。在一種具體實施方式
中，重本體區 1728使用傳統的技術通過填充帶有p+型硅的被蝕刻硅而形成。從 而，重本體區1728和源才及區1726對于溝槽1703自對準。
在圖15H中，電介質帽1720和間隔體1724隨后^t部分地深蝕 刻以暴露源才及區1726的表面區。蝕刻之后，半J求形電介質1703保 留在柵-極1718上。隨后形成頂部導體層1732，以4妄觸源極區1726 和重本體區1728。半^求形電介質1730用來4吏4冊才及1718與頂部導體 層1732電絕緣。在一種具體實施方式
中，n型區1702是低4參雜的 外延層，其中在該外延層之下延伸有高摻雜的n型基板(未示出)。 在該具體實施方式
中，形成背側導體層(未示出)以接觸基板，背 側導體層形成器件的漏極端子。這樣形成了帶有自對準源才及和重本 體區的溝-斥冊FET。
在可替換具體實施方式
中，厚電介質層(例如，包括氧化物) 在形成4冊才及1718之前沿溝槽1703的底部形成。厚底電介質的厚度 大于柵極電介質層1714，且用來減少柵極對漏極的電容，這樣提高 了器件的開關速度。在又一具體實施方式
中，屏蔽電極在柵極1718 之下形成，類似于圖4和圖10-13所示的那些。
在圖15A-15H所示的工藝步"^的又一變型中，在與圖15F相對 應的步驟之后，露出的硅表面沒有凹入，且代替的是實施重本體注 入和驅入工藝以形成重本體區，該重本體區延伸通過n型區1722 并進入本體區1704。獲得了類似于圖15G的橫截面^見圖，不同之 處在于，由于驅入工藝中的側部擴散的纟彖古t，重本體區1728在電 介質間隔體1724下方延伸。電介質間隔體1724需要足夠寬，以確 保n型區1722不會在重本體區的側部擴散過程中被完全消耗掉。 這可以通過選擇較厚的中電介質層1708來實現。 使用電介質堆疊來獲得如圖15A-15H所示的自對準源極和重 本體區的技術可以在類似地此處所4皮露的多個工藝具體實施方式
中實施。例如，在圖3A-3E所示的工藝具體實施方式
中，對應于圖 3A-3B的工藝步驟可以用圖15B-15E所示的工藝步驟來代替，以侵_
獲得如下所述的自對準源才及和肖特基接觸。
在圖3A中用于形成溝槽306的掩模用三個電介質層的電介質 堆疊代替，對其進行圖案化及蝕刻以形成開口 ，通過該開口而形成 溝槽(類似于圖15B和圖15C所示的)。其后，在圖3B中，當在 ONO復合層中的開口^皮:t真充以電介質帽時(類似于圖15D中的電 介質帽1720)，去除ONO復合層的頂層氧化物和中間的氮化物層， 以露出電介質帽的側壁(類似于圖15E所示的)。圖3C-3E所示的 其余處理步驟保持不變。不再需要為暴露電介質312的側壁而在圖 3B中實施的n+外延層305的凹入，并且可以4吏用更薄的外延層 305。
通過用圖15B-15E所示的工藝步驟代替與圖9B-9相對應的工 藝步驟，電介質堆疊技術也可以以類似于上述的方式在圖9A-9J所 示的工藝具體實施方式
中實施。
圖16示出了才艮據本發明另一具體實施方式
的具有非平坦頂面 (在頂部金屬形成之前)的p溝道溝-柵FET的簡化等比例辟見圖。 本發明不局限于p溝道FET。本領域技術人員通過閱覽本公開內容 將會明白如何在n溝道FET或其它類型的功率晶體管中實施本發 明。在圖16中，頂部金屬層1832被剝去以暴露覆層區域(底層區 域，underlying region )。類似地，為了 i兌明的目的，/人右側的兩個 柵極1818的上方部分地去除電介質帽1820。如圖所示，低摻雜的 n型本體區1804在低摻雜的p型區1802上方延伸。在一種具體實 施方式中，p型區1802是形成于高沖參雜p型基々反(未示出)上方的
外延層，且本體區1804通過本領域已知的注入和驅入適當摻雜劑
在外延層1802中形成。
柵極溝槽1806延伸穿過本體區1804且終止于p型區1802。每 一才冊4及溝槽1806襯有柵極電介質1805,并且隨后蜂皮填充有多晶石圭， 其相7寸于相鄰石圭臺面區(mesa region)的頂面是凹入的。電介質帽 1820在各4冊才及1818上方垂直地延伸。高4參雜的p型源才及區1826在 本體區1804中相鄰的溝槽之間形成。如圖所示，電介質帽1820的 頂面處于高于源才及區1826的頂面的平面上，這導致了非平坦頂面。 在一種具體實施方式
中，此非平坦性(平面性，planarity)通過凹 入電介質帽1820之間的石圭臺面而獲得。重本體區1828沿帶狀本體 區1804在相鄰溝槽之間斷續地形成。頂側金屬層1832在結構上方 形成，以同時與源才及區1826和重本體區1828電沖妄觸。該FET結構 的4尤點是，通過沿源才及帶(source stripe )斷續i也形成重本體區而減 少了單元間距，從而獲得了高密度的FET。
將利用圖17A、圖17B-1和圖17B-2來描述形成圖16的FET 的兩種方法。這些圖沒有示出重本體區，因為這些圖對應于沿圖16 的等比例—見圖的前面的4黃截面一見圖。在圖17A中，n型本體區1904 4吏用傳統的注入和驅入4支術在p型外延層1902中形成。溝槽1906、 為溝槽1906力"于的才冊才及絕纟彖體1907、以及凹入的多晶石圭4冊才及1918 用已知的4支術形成。電介質層在結構上方形成，隨后—皮平坦4匕，并 且最終被均勻地深蝕刻直到露出硅表面。位于每一柵極正上方的空 間則-皮填充有電介質帽1920。在一種具體實施方式
中，相鄰電介質 區1920之間的露出石圭臺面表面凹入至介于電介質區1920的頂面和 底面之間的深度，接著進行源極注入以形成p型源極區。在可替換具體實施方式
中，在凹入石圭之前實施源才及的形成。重本體區(未示 出)可以在形成源才及區之前或之后形成。
圖17B-1示出了一種變型，其中實施了石圭凹入(硅凹陷，silicon recess)，以《更電介質區1920的上側壁變4尋暴露(即，源才及區1926 具有平坦的頂面)。圖17B-2示出了另一變型，其中實施了硅凹入， 以1更相鄰溝槽之間的源才及區的頂面為弓形(石宛形，bowl-shaped ) 乂人 而電介質區1920的側壁不暴露。在一種具體實施方式
中，這可以 通過實施各向異性硅蝕刻來實現。圖17B-2變型的優點在于提供了 較大的源極表面區來與頂部導體層1935接觸，從而減小了源極接 觸電阻。并且，通過沿源才及帶斷續i也形成重本體區而獲4尋了更緊;奏 的單元間3巨，由此獲4尋了高密度的FET。
圖18是簡化橫截面，其示出了用于獲得帶有自對準重本體區 和源極區的高度緊湊的溝-柵FET的技術。在圖18中，其中帶有柵 才及2012的初M及溝槽延伸穿過p-阱區2004并終止于n型漂移區2000。 在一種具體實施方式
中，n型漂移區2000是形成于高摻雜n型基板 (未示出)上方的外延層。每一柵極溝槽包括柵極2012上的電介 質帽2014。如圖所示，兩溝槽之間的臺面區是凹入的，使得硅凹入 具有傾存斗的外壁，該外壁乂人電介質帽2014的頂部附近延伸到臺面 槽的底部。
如垂直于臺面槽底表面延伸的實線箭頭2019所指示的，高摻 雜p型重本體區2016通過以0度角實施摻雜劑(例如，BF2)的毯 式注入(blanket implant)而形成。在設定0度角的重本體注入的情 況下，各溝槽側壁的相對的斜面及臺面槽的與其非常接近的外壁以 及精心選4奪的注入纟參雜劑類型和注入變量(諸如注入能量)，保證 了 — 皮注入一參雜劑不會到達沿溝槽側壁在阱區2004中延伸的溝道區。
如兩個成角的虛線箭頭2018所指示的，實施n型4參雜劑的兩 ^各成角的趙式注入，以沿各臺面槽的傾4牛側壁形成源才及區2020。如 圖所示，溝槽的上拐角阻礙了源極注入進入重本體區的中心部分。 可以看出，在重本體區注入或雙流傾斜源才及注入過程中都沒有4吏用
掩才莫。事實上，臺面槽形成了能夠形成自對準重本體區和源才及區的 自然掩模。
自對準重本體區和源極區使單元間距顯著地減小了 ，結果產生 了高密度的單元結構，其繼而有助于減小晶體管的導通電阻。而且，
自只于準重本體區有助于改善未4計位感應開關(undamped inductive switching, UIL )的耐久寸生(mggedness )。 并且，以自只于-,方式開j 成源極區和重本體區減少了掩模數量，從而降低了制造成本，同時 簡化了工藝步驟并提高制造產率。另夕卜，源極區和重本體區的具體 輪廓(profile)的好處在于(i)臺面槽的傾斜外壁提供了大的源 極表面區，其有助于減小源極接觸電阻，以及(ii)重本體區交疊 在源極區之下，其有助于提高晶體管的UIL耐久性。而且，可以看 出，圖18所示的技術適合于許多厚底電介質工藝，且其自身很好 地適用于LOCOS (硅的局部氧化)工藝。
圖18A-181、圖19A-19H、圖20A-20G、圖21A-21H、以及圖 22A-22F示出了各種工藝步驟，其中，圖18所示的技術用于形成具 有自對準特性的各種FET。具有圖18中所描述的和所實施的技術
人員來i兌在閱覽本7>開內容的情況下是可以預見的。
圖18A-18I示出了才艮據本發明另一具體實施方式
的用于形成具 有自對準源才及和重本體區的溝-4冊FET的不同工藝步驟的一黃截面牙見 圖。在圖18A中，傳統的^圭蝕刻和LOCOS工藝用于在終止區 (termination region )形成絕*彖-填充溝槽2001。焊盤氧化物層(未 示出)和氮化物層(未示出)首先在n型珪區2000上形成。隨后 使用第一掩模在端子區限定硅區2000的待去除硅的部分。氮化物 層、焊盤氧化物以及下面的硅區通過第一掩模而去除，以在端子區 形成溝槽2001。隨后實施局部氧化，以用絕緣材料2002填充溝槽 2001。雖然未示出，但起始材料可以包括其上形成(例如，外延地 形成)有n型區2000的高摻雜n型基板。
在圖18B中，實施趁式阱注入和馬區入，以便在硅區2000上形 成p型阱區2004。可替換地，所注入的雜質可以在工藝的后面階段 驅入。在圖18C中，實施第二掩模步驟，以限定和蝕刻溝槽2006, 該溝槽延伸穿過阱區2004并終止于石圭區2000內。溝槽2006的底
部填充有絕緣材料，例如通過沉積高密度等離子體(HDP )氧化物， 并且隨后蝕刻所沉積的HDP氧化物，以形成厚底氧化物2008。
在圖18D中，柵極絕緣層2010沿包括溝槽側壁的所有表面區 形成。隨后沉積多晶石圭并進^^參雜(例如，原位4參雜)。^吏用第三 ^奄才莫來限定和蝕刻多晶珪，以在有源區中形成凹入式4冊才及2012A、 并形成纟冬止溝4曹斥冊才及(termination trench gate) 2012B禾口表面斥冊才及 2012C。在圖18E中，電介質層在結構上形成。接著使用第四掩才莫 來限定有源區的部分和在終止區的開口 2015,在此處，電介質層將 會被深蝕刻。通過掩模開口蝕刻電介質層，直到觸及珪。從而，在 有源區，位于各柵極2012A正上方的空間保留為被填充有電介質材 泮牛2014A,同時開口 2015在終止區形成。如可以看到的，有源區 中阱區2004B以及終止區的阱區2004A的表面一皮暴露。
在圖18F中，實施硅蝕刻步驟以使有源區和終止區中所暴露的
2004B中以及在鄉冬止區的阱區2004A中形成。4妻著，實施0度重本 體注入(例如，BF2),以在有源區的阱區2004B中形成p型重本體 區2016B,以及在會冬止區的阱區2004A中形成重本體區2016A。源 才及區2020如箭頭2018所示隨后利用兩^各成角源才及注入而形成。在 只又；K頃4牛注入(兩^各成角注入，two-pass angled implant)中，n型 雜質以如下角度注入，即，溝沖曹的上拐角阻止重本體區的中心部分 2016B 4妻收注入。源極區2020因而接近溝槽地立即形成，同時重
本體區的中心部分2016B如圖所示原封不動地保留著。由于開口 2015 (圖18E)的縱橫比和兩路源極注入的角度的緣故，終止阱區 2004A沒有接收到源極注入。
在圖18G中，實施注入活化步驟以將注入的4參雜劑驅入。隨后 4吏用第五纟奄才莫來限定和蝕刻絕纟彖層2014C，以形成4冊才及4妄觸開口 2019。在圖18H中，導體層(例如，包括金屬)隨后在結構上形成。 使用第六掩模來限定和蝕刻導體層，以便使源極導體2021A與柵極 導體2021B絕緣。在圖18I中，沉積鈍化層。隨后使用第七4務模來 蝕刻部分鈍化層，從而限定將形成引線接合觸點的源極區和柵極 區。在不需要鈍化層的具體實施方式
中，可省略相應的掩模和工藝 步驟。
可以看出，在形成重本體區2016B和源極區2020的過程中沒 有使用掩模。同樣，重本體區和源極區都與溝槽邊緣是自對準的。 而且，重本體區2016B疊置在源才及區2020之下，但沒有延伸到溝 道區中。乂人而獲得了緊湊的單元間距以及異常彈回(快反向， snapback)和UIL耐久性。小的單元間距有助于獲得4交j氐的Rdson。 同樣，由于源極區2020沿阱區2004B的外彎曲表面形成，因此獲 得了較大的源極接觸面積，從而獲得了較低的源極接觸電阻。另夕卜， 簡單工藝步驟使用了數量減少的掩;漠步驟，適于許多厚底氧化物 (TBO )處理才莫塊，并且其自身4艮好地適用于形成TBO的LOCOS 方法。
圖18A-18I的一黃截面4義示出了示例性工藝步驟和示例性終止結 構。該工藝步驟可以以各種方式優化以便進一步減少掩模數量并且 實3見不同的纟冬止結構，其包4舌下面所描述的圖19A-1H、圖 20A-20G、圖21A-21H、以及圖22A-22F中的工藝步驟所圖解說明 的那些。
圖19A-19H是工藝步驟的橫截面視圖，其中，形成有溝槽的多 晶硅來代替表面多晶硅，與圖18A-18I的工藝步驟相比，該有溝槽 的多晶硅使掩模的數量減少了一個。與圖19A-19C對應的工藝步驟 類似于圖18A-18C所對應的那些，因而將不作解釋。在圖19D中， 形成柵極絕緣體2110并且隨后沉積多晶硅并進行摻雜。對沉積的 多晶硅進行毯式蝕刻，以使在溝槽中保留了凹入式柵極2112。這里， 前述具體實施方式
的圖18D中的柵極掩模被省略了。在圖19E中， 實施類似于圖18E中的工藝步驟順序的工藝步驟，以使位于各柵極 2112正上方的空間一皮填充電介質材料2114A，同時開口 2115在電 介質層中在終止p-阱2014A上形成。在圖19F中，實施類似圖18F 中工藝步-驟順序的工藝步4聚，以形成自^亍準重本體區2116A和 2116B和自3于準源才及區2120。
在圖19G中，使用柵極接觸掩模(第四掩模)而在電介質層中 在遠離的左4冊才及溝才曹上限定和蝕刻沖冊4 L接觸開口 2113， 4妄著進4亍注 入摻雜劑的活化。柵極接觸開口 2113提供通向有溝槽的多晶硅柵 極的電通道(electrical),所述有溝槽的多晶硅柵極沿圖19G中未示 出的第三維度互連。在可—務換具體實施方式
中，允許終止p-阱2104A 漂移，由此省去了對纟冬止源才及導體2121A的需要。
在圖19H中，沉積導體層(例如，包括金屬)，接著是掩模步 驟(第五)，以限定源才及導體部分2121A并4吏源才及導體部分2121A 與才冊才及導體部分2121B絕*彖。可以看出，在圖19A-19H所示的工 藝中僅使用了五個掩模。直接位于柵極導體層和源極導體層下方的 薄層是可選的勢壘金屬。
圖20A-20G是另一工藝步驟的橫截面視圖，該工藝步驟與圖 18A-18I所示的工藝相比4吏用的4務才莫4交少。圖20A-20D所x寸應的工 藝步驟類似于圖18A-18D所對應的工藝步驟，因此將不作解釋。圖 20E所對應的工藝步驟類似于圖18E所對應的工藝步驟，所不同的
是，使用第四掩模在終止電介質層中在表面多晶硅2212C上形成額 外的開口 2217。圖20F所只于應的工藝步駛《類似、于圖18F所只于應的工 藝步驟。然而，由于表面多晶石圭2212C上的開口 2217 (在圖20E 中)的緣故，用于凹入暴露的臺面的硅蝕刻也蝕刻了表面多晶硅 2212C的已暴露部分，乂人而產生開口 2218。表面多晶石圭的側壁則通 過4妻觸開口 2218而變得暴露。才艮據有源區中臺面槽的深度和表面 多晶石圭2212C的厚度，臺面槽蝕刻可以完全蝕刻并穿過表面多晶石圭 2212C或沿開口 2218的底部留下多晶石圭的薄層。在一種具體實施 方式中，形成開口 2218，以致它的縱—黃比使兩個成角的源才及注入 2218到達表面多晶珪部分2213A和2213B的側壁。這有利地4吏后 來形成的初H及導體層2221B (圖20G )與表面多晶石圭部分2213A和 2213B之間的接觸電阻最小化。
除了圖20G的工藝步專聚包4舌只于注入區的活^f匕以外，圖20G所 對應的工藝步4聚類似于圖18H所對應的工藝步-驟。同樣，不i"象圖 18H (其中柵才及導體2021B 4妄觸多晶娃2012C的頂面)，圖20G中 的柵極導體2221B通過開口 2218接觸表面多晶硅的側壁。如果在 圖20F中的硅凹入步驟之后表面多晶硅2212C沒有完全蝕穿(即， 它的一部分沿開口 2218的底部保留著)，那么柵極導體2021B將同 樣4妻觸開口 2218中留下的多晶硅的表面區。
在圖20G中，直4妄位于源極導體層和柵極導體層之下的薄層是 可選的勢壘金屬。該具體實施方式
的優點在于，類似于圖19A-19H 的具體實施方式
，在形成頂側導體的整個步驟中<義<吏用五個掩才莫， 而且還通過省4卓包圍周邊4冊才及導體層2121B (圖19H)的源才及導體 層2121A (圖19H)而4呆存了表面區。
圖21A-21H是不同工藝步驟的橫截面視圖，該工藝步驟用于形 成類似于圖18A-181所示的工藝得到的溝-柵FET的溝-柵FET,不 同之處在于，肖特基二^l管與FET集成。圖21A所對應的工藝步
驟類似于圖18A所對應的工藝步驟，因而將不再解釋。在圖21B 中，使用p-阱屏蔽掩模(blocking mask)(第二掩模)來注入和驅 入p型雜質，以在n型^圭區2300中形成阱區2304。可^l換地，所 注入的雜質可在工藝步驟的稍后階段被驅入推阱。p-阱屏蔽掩模阻 止p型雜質i皮注入到石圭區2300的(如所示)形成肖特基區的部分 2303中。
在圖21C和圖21D中，實施類似、于圖18C和圖18D的一糸匕工 藝步驟，因此將不再描述。在圖21E中，實施與圖18E相類似的工 藝步驟，但是還實施接觸掩模(第五)和電介質平坦化步驟，以使 絕緣層的部分2314D保留在肖特基區2303上，以防止該區域在稍 后的源極和重本體注入步驟(圖21F)過程中接收摻雜劑。圖21F 所對應的工藝步驟類似于圖18F所對應的工藝步驟，因此將不再描 述。
在圖21G中，實施注入活化步驟以驅入被注入的摻雜劑。隨后 使用第六掩模，以在肖特基區2303上限定和蝕刻絕緣區2^4D并 且在表面4冊才及2312C上形成4冊才及4妻觸開口 2319。圖21H所對應的 工藝步備聚與圖18H所對應的相同，不同之處在于，在與源才及和重本 體區相接觸之外，源極導體2321A還與肖特基區2303相接觸，以 與硅區2300形成肖特基接觸，該硅區例如使用硅化鈦作為勢壘金 屬。這樣就形成了具有集成肖特基二極管的溝-柵FET。
雖然圖21A-21H示出了如何利用圖18A-18I所示的工藝步架艮集 成肖特基二極管，但是可以類似地改變圖19A-19H、圖20A-20G、 圖21A-21H、圖22A-22F、圖23A-231、以及圖24A-24I各自所示
的工藝步-驟以集成肖特基二才及管。
圖22A-22F是根據具體實施方式
的用于形成溝-柵FET的另一 工藝步驟的橫截面視圖，其中，在頂側源極和柵極導體的整個形成200680018774.0
說明書第30/33頁
過程中的掩^^數量減少至四個。在圖22A中，焊盤氧化物層(未示 出)形成于n型硅區2400上。p型傳導性的摻雜劑被注入并驅入(推 阱)，以在n型硅區2400中形成p-阱區2404。可替換地，所注入的 雜質可以在工藝步驟的稍后階段被驅入。使用第 一掩模以在有源區 限定和蝕刻溝槽2406并且在終止區限定和蝕刻寬溝槽2401。隨后， 使用LOCOS厚底氧化物(TBO )工藝沿有源溝槽2406和寬終止溝 沖曹(termination trench) 2401兩者的底部以及相4卩溝才曹之間石圭臺面 (silicon mesa )的丁貞面上開j成纟色纟彖才才泮牛2402的層。
圖22C所對應的工藝步驟類似于圖20D所對應的工藝步驟， 然而，在圖22C中，代替圖20D中形成平坦的表面多晶硅2212C 的是，多晶硅2412C在終止p-阱2204A上延伸并且下降到寬溝槽 2401中。圖22D、圖22E和圖22F各自所對應的工藝步驟分別類似 于圖20E、圖20F、和圖20G各自所對應的工藝步驟，因而將不再 描述。如在圖22F中可以看到的，4冊才及導體2421B與終止區寬溝槽 內的柵才及2412D的側壁4妄觸。如在圖20A-20G具體實施方式
中的 一樣，如果在圖22E的石圭凹入步驟之后，終止多晶石圭2412C沒有完 全蝕穿(即，它的一部分沿多晶珪2412C的開口 2218的底部保留)， 那么柵極導體2021B也將接觸開口 2218中的殘留多晶娃的頂面區。 總共1"吏用了四個4奄才莫，其與鈍化焊盤4奄才莫一起(例如，像在圖181 所對應的工藝步驟中所確定的一樣)合計5個纟奈才莫。
圖23A-23I是4艮據本發明又一具體實施方式
的用于形成具有自 對準特征的溝-柵FET的不同工藝步驟的橫截面視圖。圖23A-23D 所對應的工藝步驟類似于圖18A-18D所對應的那些，因此將不再描 述。在圖23E中，電介質層在結構上形成。隨后，使用第四掩模來 覆蓋終止區，這是因為在有源區中實施電介質的平坦化蝕刻以使電 介質帽2514A保留在各溝槽柵極2512A上。在圖23F中，實施臺 面才曹々蟲刻，以^吏p型阱區2504B凹入電介質帽2514A的頂面之下， 從而電介質帽2514A的上側壁變得暴露。隨后實施摻雜劑(例如砷)
55
的趙式注入，以在相鄰溝槽之間的阱區2504B中形成n+區2517。 隨后，1吏用傳統4支術在n+區2517上沿電介質帽2514A的露出側壁 形成氮化物間隔體2518。在圖23G中，4吏相鄰間隔體2518之間所 暴露的硅臺面凹入到阱區2504B內的深度。硅凹入去除了 n+區2517 的中間部分(圖23F),留下了 n+區2517的在完整的間隔體2518 正下方延伸的外部2520。部分2520形成晶體管的源極區。隨后， 注入p型雜質纟參雜劑，以形成重本體區2516。
在圖23H中，4吏用傳統4支術去除氮4匕物間隔體2518。隨后， 在終止區使用第五3務才莫，以在電介質區2514B中產生開口 2515和 2519。在圖231中，源極導體和柵極導體以類似于圖181中的方式 形成。這樣總計使用了六個掩模。該工藝步驟尤其適合于形成具有 寬間距本體的溝柵FET。而且，該工藝步驟有利地產生對于溝槽來 說是自對準的源極區和重本體區的形成。
圖24A-24I是根據本發明又一具體實施方式
的用于形成溝-柵 FET的不同工藝步多聚的一黃截面 一見圖。圖24A-24D所對應的工藝步艱《 類似于圖19A-19D所對應的那些，因此將不再描述。在圖24E中， 電介質層形成在結構上。隨后，使用第三掩才莫來覆蓋終止區，這是 因為在有源區中實施電介質平坦化蝕刻，以便在各溝槽柵極2612 上形成電介質帽2614A。圖24F和圖24G所對應的工藝步驟分別類 似于圖23F和圖23G所對應的那些，因此將不再描述。
在圖24H中，^吏用傳統:技術來去除氮^b物間隔體2618。隨后 在終止區中使用第四"^奄模，以在電介質區2614B (圖24G)中產生 開口2615。在圖24I中，金屬層在結構上形成，并且使用第五掩模 來限定源極導體2621A和柵極導體2621B。如圖所示，源極導體 2621A沿其頂面和側壁與重本體區2616和源才及區2620相4妻觸。終 止阱區2604B電漂移。可替換地，阱區2604B可通過沿進入紙面的 方向所進4于的電4妻觸而偏壓。
與圖23A-23I所表示的具體實施方式
類似，本具體實施方式
適 合于形成具有寬間距本體的溝柵FET，并且本具體實施方式
具有相 對于溝槽是自對準的源才及和重本體區。然而，有利i也，本具體實施 方式需要比圖23A-23I具體實施方式
所需要的掩模少一個的掩模。
雖然由圖18A-18I、圖19A-19H、圖20A-20G、圖21A-21H、 圖22A-22F、圖23A-23I、以及圖24A-241所表示的各工藝步驟是以 單個4冊才及溝槽結構為背景示出的，4旦對于本領i或沖支術人員而言在閱 讀本公開內容的情況下，對這些工藝步驟進行修改以包括柵極之下 的屏蔽電極(類似于圖10中的屏蔽柵極1324)將是顯而易見的。
本發明的各種結構和方法可以與上面所參照的普通轉讓申請 第11/026, 276號中所披露的一種或多種大量電荷擴散技術結合， 以獲得更低的導通電阻、更高的阻斷能力和更高的效率。
不同具體實施方式
的沖黃截面一見圖可以不4安身見定比例，并且同樣 地并不意p未著在相應結構布圖設計中限制可能的變型。并且，各種 晶體管可以在開》支單元結構(例如，帶)中或封閉單元結構(例如， 六邊形或方形單元)中形成。
雖然以上示出和描述了大量的具體具體實施方式
， <旦本發明的具體實施方式
不限于此。例如，應當理解，在不背離本發明的情況 下，已示出和描述的結構的纟參雜才及性可以反向，和/或各要素
(element)的摻雜濃度可以改變。作為另一實例，上述的各種示例 性的積累型和增強型垂直晶體管(縱向晶體管)具有終止于漂移區
(在基板上延伸的低摻雜的外延層)的溝槽，但是它們也可以終止 于高摻雜的基板。同樣，在不背離本發明的范圍的情況下，本發明 的一個或多個具體實施方式
的特征可以與本發明其它具體實施方 式的一個或多個特^E組合。由于這才羊和那4^的原因，因此，以上描 述不應該理解為限制本發明的范圍，本發明的范圍由所附權利要求 所限定。
權利要求
1.一種結構，包括單片集成溝槽FET和肖特基二極管，所述結構進一步包括柵極溝槽，所述柵極溝槽延伸到半導體區中；源極區，位于所述柵極溝槽的每一側的側面，所述源極區具有基本三角形的形狀；接觸開口，所述接觸開口延伸到相鄰柵極溝槽之間的所述半導體區；以及導體層，所述導體層填充所述接觸開口以(a)沿每一源極區的傾斜側壁的至少一部分電接觸所述源極區，以及(b)沿所述接觸開口的底部電接觸所述半導體區，所述導體層與所述半導體區形成肖特基接觸。
2. 根據權利要求1所述的結構， 區包括硅、碳化珪、氮化鎵、
3. 根據權利要求1所述的結構， 溝槽是自對準的其中，所述半導體區和所述源才及 以及砷化4家中的一種。其中，所述源極區對于所述柵極
4. 才艮據權利要求1所述的結構，其中，所述半導體區和源極區是 第一傳導型的，所述半導體區包括具有的摻雜濃度低于所述源 極區的第 一石圭區，其中，所述接觸開口延伸到所述第 一硅區中， 以4吏所述導體層與所述第 一石圭區形成肖特基4妾觸。
5. 根據權利要求4所述的結構，其中，所述場效應晶體管是積累 場效應晶體管，并且所述第 一硅區是在所述源極區和所述第一 傳導型基板之間延伸的外延層，所述外延層具有的摻雜濃度低 于所述基才反。
6. 根據權利要求1所述的結構，其中，每一柵極溝槽包括厚底電介質，填充所述柵極溝槽的底部；才冊才及電介質，為所述才冊才及溝槽的所述側壁力口襯，所述厚 底電介質厚于所述柵極電介質；以及凹入式棚-才及，在所述厚底電介質上方。
7. 根據權利要求1所述的結構，其中，每一柵極溝槽包括屏蔽電極，在所述柵極溝槽的底部，所述屏蔽電極通過 屏蔽電介質層與所述半導體區絕緣；以及凹入式4冊4及，在所述屏蔽電才及上方，所述凹入式4冊才及和 所述屏蔽電極之間具有電介質層。
8. —種形成單片集成溝槽FET和肖特基二極管的方法，所述方 法包括形成4冊纟及溝槽，所述4冊4及溝槽延伸穿過上半導體層并終 止于下半導體層內，所述下半導體層具有的摻雜濃度低于所述 上半導體層；在每一對相鄰的才冊才及溝槽之間，形成具有傾殺牛側壁和圓 底的纟妻觸開口 ，所述々妄觸開口延伸穿過所述上半導體層并纟冬止 于所述下半導體層內，以1"吏所述上半導體層的剩余部分形成位 于所述斥冊才及溝沖曹的側面的源才及區；以及形成頂側導體層以(a )沿每一源極區的傾斜側壁電接觸 所述源才及區，和(b)沿所述4妄觸開口的底部電4妻觸所述下半
9. 根據權利要求8所述的方法，其中，所述下半導體層和上半導 體層在基才反上外延地形成，所述基板以及所述上半導體層和下 半導體層是相同傳導型的，所述下半導體層具有的摻雜濃度低 于所述基氺反。
10. 根據權利要求8所述的方法，其中，所述上半導體區和下半導 體區包括硅、碳化珪、氮化鎵、以及砷化鎵中的一種。
11. 根據權利要求8所述的方法，其中，在形成所述單片集成溝槽 FET和肖特基二極管的過程中沒有使用摻雜劑的注入。
12. 根據權利要求8所述的方法，其中，所述源極區對于所述柵極 溝槽是自對準的。
13. 才艮據—又利要求8所述的方法，進一步包4舌沿每一柵極溝槽的底部形成厚底電介質；形成為每一一冊極溝槽的所述側壁加襯的4冊極電介質；以及在每一柵極溝槽中的所述厚底電介質上形成凹入式柵 極，其中，所述厚底電介質厚于所述柵極電介質。
14. 根據權利要求8所述的方法，進一步包括沿每一斥冊才及溝槽的底部形成屏蔽電極； 在每一屏蔽電極上形成電介質層；以及在所述電介質層上形成凹入式斥冊極。
15. —種結構，包括單片集成溝槽FET和肖特基二極管，所述結 構進一步包4舌柵極溝槽，延伸到在基板上延伸的外延層內并終止于此， 每一棚-才及溝槽內具有凹入式棚-才及，其中電介質材沖十位于所述凹 入式柵極的頂上，所述外延層與所述基板是相同傳導型的，但 是具有的摻雜濃度低于所述基板；源才及區，位于所述4冊極溝槽的每 一 側的側面，每 一 源;f及 才妻觸開口 ，延伸到相鄰沖冊4及溝槽之間的所述外延層中；以及導體層，i真充所述4妻觸開口，以電^妻觸所述源才及區和所所述外延層和所述源極區包括碳化硅、氮化鎵、以及砷化鎵中 的一種。
16. 根據權利要求15所述的結構，其中，所述接觸開口延伸到所 述半導體區的深度大于所述一冊極溝槽的所述深度的一半。
17. 根據權利要求15所述的結構，進一步包括位于每一源極區和 覆層導體層之間的電介質間隔體。
18. 根據權利要求15所述的結構，其中，所述導體層沿每一源極 區的頂面和側壁電4妻觸所述源極區。
19.才艮據4又利要求15所述的結構，其中，所述源才及區對于所述才冊 極溝槽是自對準的。
20. 根據權利要求15所述的結構，其中，每一柵極溝槽進一步包 括柵極電介質，為所述斥冊極溝槽的側壁加襯；以及厚底電介質，填充所述棚4及溝槽的位于所述凹入式沖冊才及 之下的底部，所述厚底電介質厚于所述柵極電介質。
21. 根據權利要求15所述的結構，其中，每一柵極溝槽進一步包 括在所述凹入式棚-才及下面的屏蔽電才及，所述凹入式 一冊才及和 所述屏蔽電極之間具有電介質層；以及屏蔽電介質，使所述屏蔽電極與所述外延層絕緣。
22. —種形成單片集成溝槽FET和肖特基二4及管的方法，所述方 法包括形成柵極溝槽，所述柵極溝槽延伸穿過上半導體層并以 預定深度終止于下半導體層中，所述下半導體層具有的摻雜濃 度低于所述較高的半導體層；在每一棚-才及溝槽中形成凹入式4冊才及；在每一 凹入式4冊才及的頂上形成電介質材料；使所述上半導體層凹入以暴露在所述凹入式柵極頂上的 所述電介質材料的上側壁；沿所述電介質材的每 一 暴露的上側壁形成電介質間隔 體，以使開口形成在兩相鄰電介質間隔體之間，所述電介質間 隔體位于每兩個相鄰柵極溝槽之間；通過每兩個相鄰電介質間隔體之間的所述開口使所述上 半導體區和下半導體區凹入，4吏得V又保留所述上半導體層的位于所述電介質間隔體正下方的部分，所述上半導體層的^f呆留部分形成源一及區；以及形成頂側導體層，以4妾觸所述源才及區和所述下半導體層， 所述頂側導體層與所述下半導體層形成肖特基接觸。
23. 才艮據—又利要求22所述的方法，其中，所述肖特基接觸在大于 所述棚4及溝槽的所述預定深度的 一半的深度處形成。
24. 根據權利要求22所述的方法，其中，所述上半導體區和下半 導體區包括硅、碳化硅、氮化鎵、以及砷化鎵中的一種。
25. 根據權利要求22所述的方法，其中，所述下半導體層和上半 導體層在基一反上外延i也形成，所述基纟反以及所述上半導體層和 下半導體層是相同傳導型的，所述下半導體層具有的摻雜濃度^氐于所述基+反。
26. 根據權利要求22所述的方法，進一步包括在形成所述頂側導 體層之前去除所述電介質間隔體，以使所述頂側導體層接觸每 一源才及區的頂面。
27. 根據權利要求22所述的方法，其中，在形成所述單片集成溝 槽FET和肖特基二極管的過程中沒有使用摻雜劑的注入。
28. 根據權利要求22所述的方法，其中，所述源極區對于所述柵 極溝槽是自對準的。
29. 根據權利要求22所述的方法，進一步包括在形成所述凹入式4冊才及之前，沿每一一冊才及溝槽的底部形 成厚底電介質；以及在形成所述凹入式柵4及之前，形成為每一棚^及溝槽的所 述側壁加襯的柵極電介質，其中，所述厚底電介質厚于所述棚-極電介質。
30. 根據權利要求22所述的方法，進一步包括在形成所述凹入式4冊極之前，沿每 一一冊才及溝槽的底部形 成屏蔽電才及；以及在形成所述凹入式斥冊才及之前，在每一屏蔽電才及上形成電 介質層。
31. —種結構，包括單片集成溝槽FET和肖特基二極管，所述結 構進一步包括才冊極溝槽，延伸到第一傳導型的半導體區內，每一柵極 溝槽內具有凹入式^W極，在所述凹入式沖冊極的頂上具有電介質 材料；第 一傳導型源極區，位于所述柵極溝槽的每一側的側面， 每一源極區具有上表面，所述上表面相對于相應的凹入式4冊極 頂上的所述電介質材料的上表面是凹入的；第二傳導型本體區，沿每一沖冊才及溝槽的側壁在相應源;f及 區與所述半導體區之間延伸；<接觸開口 ，延伸到相鄰棚^及溝槽之間的所述半導體區內；以及導體層，i真充所述4妄觸開口，以電4妻觸所述源才及區、所 述本體區以及所述半導體區，所述導體層與所述半導體區形成 肖特基接觸。
32. 根據權利要求31所述的結構，其中，所述接觸開口延伸至所 述本體區的底面以下的深度。
33. 根據權利要求31所述的結構，進一步包括在每一源極區與覆 層導體層之間的電介質間隔體。
34. 根據權利要求31所述的結構，其中，所述導體層沿每一源極 區的頂面和側壁電接觸所述源4及區。
35. 根據權利要求31所述的結構，其中，所述源極區對于所述柵 極溝槽是自對準的。
36. 根據權利要求31所述的結構，其中，每一柵極溝槽進一步包 括片冊才及電介質，為所述才冊才及溝槽的側壁力口一十；以及厚底電介質，填充在所述凹入式4冊^及下面的所述柵才及溝 才曹的底部，所述厚底電介質厚于所述槺極電介質。
37. 根據權利要求31所述的結構，其中，每一棚-極溝槽進一步包 括在所述凹入式4冊一及下面的屏蔽電4及，所述凹入式一冊4及和 所述屏蔽電才及之間具有電介質層；以及屏蔽電介質，使所述屏蔽電極與所述半導體區絕緣。
38. —種結構，包括單片集成溝槽FET和肖特基二極管，所述結 構進一步包4舌4冊極溝槽，延伸到半導體區內，每一4冊才及溝槽內具有柵 極，在所述柵極的頂上具有電介質材料；半導體源極間隔體，位于所述一冊極溝槽的每一側的側面， 以使位于每兩個相鄰斥冊極溝槽之間的每一對相鄰的半導體源 極間隔體之間形成接觸開口；以及導體層，填充所述接觸開口，以^接觸所述半導體源才及間 隔體和所述半導體區，所述導體層與所述半導體區形成肖特基接觸。
39. 4艮據權利要求38所述的結構，其中，所述接觸開口延伸到所 述半導體區內，以^吏所述肖特基4妻觸在所述半導體源才及間隔體 之下形成。
40. 根據權利要求39所述的結構，進一步包括具有與每兩個相鄰型的第 一 區，所述導體層通過所述4妄觸開口 4妾觸所述第 一 區。
41. 根據權利要求38所述的結構，其中，所述半導體區包括硅、 碳化硅、氮化鎵、以及砷化鎵中的一種。
42. 根據權利要求38所述的結構，其中，所述半導體源極間隔體 包括多晶硅和多晶碳化硅中的一種。
43. 根據權利要求38所述的結構，其中，所述場效應晶體管是積體和基板之間延伸的外延層，其中，所述外延層、所述半導體 源極間隔體以及所述基板是相同傳導型的，并且所述外延層具 有的摻雜濃度低于所述基板。
44. 根據權利要求38所述的結構，其中，每一柵極溝槽包括厚底電介質，其填充所述柵極溝槽的在所述柵極之下的 底部；斥冊極電介質，為所述一冊極溝槽的側壁加襯，所述厚底電 介質厚于所迷柵極電介質；以及凹入式4冊才及，在所述厚底電介質之上。
45. 根據權利要求38所述的結構，其中，每一柵極溝槽包括沿所述柵-極溝槽的在所述棚-極之下的底部的屏蔽電極， 所述屏蔽電々及通過屏蔽電介質層而與所述半導體區絕纟彖；以及在所述屏蔽電才及之上的凹入式棚-才及，所述凹入式棚-才及和 所述屏蔽電極之間具有電介質層。
46. 根據權利要求38所述的結構，其中，所述半導體源極間隔體 對于所述柵極溝槽是自對準的。
47. —種形成單片集成溝槽FET和肖特基二才及管的方法，所述方 法包括形成延伸到半導體區內的柵極溝槽，每一柵極溝槽內具 有才冊才及，在所述一冊才及的頂上具有電介質才才升+;-使所述半導體區凹入以暴露所述柵極頂上的所述電介質 材料的側壁；沿所述電介質材料的所述暴露的側壁形成半導體源極間 隔體，以使位于每兩個相鄰溝槽之間的每一對相鄰的半導體源 極間隔體之間形成接觸開口 ；以及形成頂側導體層，以通過所述4妾觸開口4妄觸所迷半導體 區并且接觸所述半導體源極間隔體，所迷頂側導體層與所述半 導體區形成肖特基接觸。
48. 根據權利要求47所述的方法，其中，所述形成所述半導體源 極間隔體的步驟包括在所述柵極溝槽和所述半導體區上形成多晶硅層；以及實施間隔體蝕刻以形成位于所述纟冊極溝槽的每一側的側 面的多晶石圭間隔體。
49. 根據權利要求48所述的方法，其中，所述間隔體蝕刻還在每 一對相鄰的多晶硅間隔體之間的所述半導體區中形成凹入，以 使所述肖特基4妾觸在所述多晶硅間隔體之下形成。
50. 根據權利要求47所述的方法，其中，所述半導體區包括硅、 碳化硅、氮化硅、以及砷化鎵中的一種。
51. 根據權利要求47所述的方法，其中，所述半導體源極間隔體 包括多晶硅和多晶碳化硅中的 一種。
52. 根據權利要求47所述的方法，其中，所述半導體區在基板上 外延地形成，所述基板和所述半導體層是相同傳導型的。
53. 根據權利要求47所述的方法，其中，在形成所述單片集成溝 槽FET和肖特基二極管的過程中沒有使用摻雜劑的注入。
54. 根據權利要求47所述的方法，其中，所述半導體源極間隔體 對于所述4冊極溝槽是自對準的。
55. 根據權利要求47所述的方法，進一步包括在形成所述柵極之前，沿每一柵極溝槽的底部形成厚底 電介質；以及在形成所述柵極之前，形成為每一柵極溝槽的所述側壁 力口襯的柵極電介質，其中，所述厚底電介質厚于所述柵極電介質。
56. 根據權利要求47所述的方法，進一步包括在形成所述柵極之前，沿每一柵極溝槽的底部形成屏蔽 電才及；以及 在形成所述棚-極之前，在每一屏蔽電極之上形成電介質層。
57. —種結構，包括單片集成溝槽FET和肖特基二極管，所述結 構進一步包括延伸到第 一傳導型的半導體區中的4冊極溝槽；所述第 一 傳導型的源極區，位于所述柵極溝槽的每 一 側 的侗J面；沿每一柵極溝槽的底部的屏蔽電極，所述屏蔽電極通過 屏蔽電介質層與所述半導體區絕緣；在每一溝槽中的所述屏蔽電極之上的柵極，所述柵極和 所述屏蔽電極之間具有電介質層；在所述4冊才及上的電介質層；以及導體層，所述導體層4妄觸所述源才及區和所述半導體區， 以使所述導體層與所述半導體區形成肖特基接觸。
58. 根據權利要求57所述的結構，其中，所述半導體區和所述源 極區包括硅、碳化硅、氮化鎵、以及砷化鎵中的一種。
59. 根據權利要求57所述的結構，其中，接觸開口延伸到每兩個 相鄰源才及區之間的所述半導體區中，所述導體層通過所述4妻觸 開口 ^妻觸所述半導體區。
60. 根據權利要求57所述的結構，其中，所述半導體區是在所述 源極區與所述第 一傳導型的基板之間延伸的外延層，所述外延 層具有的4參雜濃度低于所述基4反和所述源才及區。
61. —種形成場歲文應晶體管的方法，包4舌在硅區上形成上電介質層、中電介質層和下電介質層的質層和下電介質層；在所述電介質堆疊中形成多個開口 ，以〗更通過每一開口 暴露所述;圭區的表面區域；4吏通過每一開口暴露的所述石圭區的所述表面區域凹入至 所述石圭區中的預定深度，,人而形成多個4冊才及溝槽；在每一4冊才及溝沖曹中形成凹入式4冊才及；在每一凹入式4冊極的頂上形成電介質材并+;以及同時蝕刻所述電介質堆疊的所述上電介質層和在每一凹 入式柵極頂上的所述電介質材料，以使在每一 凹入式柵極頂上 的所述電介質材料的剩余部分的頂面與所述電介質堆疊的所 述中電介質層的頂面共面。
62. 根據權利要求61所述的方法，進一步包括去除所述中電介質層，從而暴露每一凹入式柵極頂上的 所述電介質材^f的所述剩余部分的側壁；以及沿每一 凹入式柵極頂上的所述電介質材料的所述剩余部 分的每一暴露的側壁形成電介質間隔體，以使開口在位于每兩間隔體之間^^成。
63.才艮據權利要求61所述的方法，其中，所述硅區包括第一傳導 型的本體區，所述方法進一步包4舌去除所述中電介質層，從而暴露每一凹入式柵極頂上的 所述電介質材料的所述剩余部分的側壁； 向所述本體區內注入^參雜劑，/人而形成在每兩個詳目4卩溝槽之間的所述本體區中延伸的第二傳導型的第 一 區；以及沿每 一 凹入式柵才及頂上的所述電介質材料的所述剩余部 分的每一暴露的側壁形成電介質間隔體，以使開口形成在位于電介質間隔體在相應第一區的一部分的正上方延伸。
64. 根據權利要求63所述的方法，進一步包括4吏通過在兩個相鄰電介質間隔體之間形成的所述開口所 暴露的所述第一區的表面區i或凹入，以1吏在每兩個相鄰4冊才及溝 槽之間延伸的所述第 一 區的僅在相應電介質間隔體正下方延 伸的部分保留下來，每 一 第 一 區的所述保留部分形成源極區。
65. 根據權利要求64所述的方法，其中，所述使通過在兩個相鄰 電介質間隔體之間形成的所述開口所暴露的所述硅區的表面體區的表面，所述方法進一步包4舌用所述第一傳導型的石圭材沖+填充所述凹入，所述凹入由 所述使通過兩個相鄰電介質間隔體之間形成的所述開口所暴 露的所迷石圭區的表面區域凹入的步各聚形成，所述第 一傳導型的 所述硅材料形成具有高于所述本體區的4參雜濃度的重本體區； 以及形成頂側導體層，以-接觸所述源4及區和所述重本體區。
66. 根據權利要求64所述的方法，其中，所述源極區對于所述多 個4冊纟及溝槽是自對準的。
67. 才艮據片又利要求63所述的方法，進一步包4舌通過在兩個相鄰電介質間隔體之間形成的所述開口向所 述第 一 區注入4參雜劑，以形成延伸完全穿過所述第 一 區并終止 于所述本體區的所述第二傳導型的重本體區，使得在每兩個相 鄰4冊才及溝槽之間延伸的所述第 一 區的 <義在相應電介質間隔體 正下方延伸的部分保留下來，每一第一區的所述保留部分形成 源極區。
68. 根據權利要求63所述的方法，其中，所述本體區形成于在基 板上延伸的外延層中，所述外延層和所述基^反是第二傳導型 的。
69. 才艮據權利要求61所述的方法，其中，所迷中電介質層厚于所 述上電介質層和下電介質層。
70. 根據權利要求61所述的方法，其中，所述頂電介質層和底電 介質層中的每一個包含氧化物，而所述中電介質層包含氮化物。
71. 根據權利要求61所述的方法，其中，在同時發生的蝕刻步驟 中，所述中電介質層^皮用作蝕刻纟冬止。
72. 4艮才居斗又利要求61所述的方法，進一步包4舌在形成所述凹入式棚4及之前，沿每 一棚-才及溝槽的底部形 成厚底電介質；以及在形成所述凹入式柵極之前，形成為每一柵極溝槽的所 述側壁加襯的柵極電介質，其中，所述厚底電介質厚于所述柵 極電介質。
73. 才艮據斥又利要求61所述的方法，進一步包4舌在形成所述凹入式棚-極之前，沿每一柵4及溝槽的底部形 成屏蔽電4及；以及在形成所述凹入式一冊才及之前，在每一屏蔽電才及上形成電介質層。
74. —種形成場步丈應晶體管的方法，所述場,文應晶體管包4舌有源區 和圍繞所述有源區的終止區，所述方法包括形成延伸到第一傳導型的硅區內的柵才及溝槽；在所述硅區中形成第二傳導型的阱區；在每一一冊才及溝槽中形成凹入式4冊才及；在每一纟冊極上形成電介質帽；4吏所述阱區的所有暴露的表面凹入，以在每兩個相鄰溝 槽之間的所述阱區內形成凹入，以、吏所述凹入具有傾斜壁以及 位于所述電介質帽的頂面與所迷凹入式4冊才及的頂面之間的底 部；以及在無需對所述有源區的任何部分進行掩才莫的情況下，實 施零度趙式注入，以在每兩個相鄰溝槽之間的所述阱區內形成 第二傳導型的重本體區，乂人而所述重本體區對于所述柵才及溝槽 是自對準的。
75. 根據4又利要求74所述的方法，進一步包4舌實施進入每一凹入 的所述傾^f"壁的^又流傾i纖注入，/人而形成鄰近所述電介質帽的 所述第 一傳導型的源一及區，所述凹入的所述傾4斗壁形成每一源 極區的外壁，所述源才及區對于所述溝槽是自對準的。
76. 根據權利要求75所述的方法，進一步包括形成源極導體，所 述源一及導體4姿觸每一源4及區的所述外壁并且沿所述凹入的所 述底部4妄觸所述重本體區。
77. 才艮據一又利要求74所述的方法，進一步包才舌在所述終止區內形成寬溝槽；以及 用LOCOS填充所述寬溝槽。
78. 根據權利要求74所述的方法，進一步包括在所述柵極溝槽中 形成所述凹入式4冊才及的同時在所述終止區中形成表面4冊才及。
79. 根據權利要求78所述的方法，進一步包括在所述表面4冊4及上形成開口；以及 形成通過所述開口接觸所述表面柵極的柵極導體。
80. 根據權利要求74所述的方法，進一步包括在形成所述柵才及溝槽的同時在所述終止區中形成終止溝槽；在所述柵才及溝槽內形成所述凹入式4冊才及的同時在所述終 止溝沖曹內形成凹入式4冊才及；及形成4冊4及導體，所述4冊4及導體通過所述開口4妻觸所述終 止溝槽內的所述凹入式才冊才及。
81. 根據權利要求78所述的方法，進一步包括在所述表面柵極上形成開口；以及 在^f吏所述阱區的所有暴露表面凹入的同時，通過所述開 口 ^f吏所述表面棚4及凹入，,人而通過所述開口暴露所述表面4冊才及的4則壁；以及用柵極導體填充所述開口，所述柵極導體沿所述表面柵 才及的所述暴露的側壁4妾觸所述表面4冊才及。
82. 才艮據4又利要求74所述的方法，進一步包括在形成所述柵極溝槽的同時，在所述終止區內形成寬溝 槽；以及用LOCOS填充所述寬溝槽和每一柵極溝槽的底部。
83. 根據權利要求82所述的方法，進一步包括在所述柵極溝槽中 形成所述凹入式柵4及的同時，形成纟冬止4冊才及，所述纟冬止柵-才及部 分地在所述寬溝槽內延伸并且部分地在鄰近所述寬溝槽的臺 面區上延伸。
84. 根據權利要求83所述的方法，進一步包括在所述寬溝槽中的所述終止柵極的上方形成接觸開口 ；以及在使所述阱區的所有暴露的表面凹入的同時，通過所述 開口 ^吏所述終止4冊4及凹入，/人而通過所述開口暴露所述終止才冊 才及的側壁；以及用柵極導體填充所述開口，所述柵極導體接觸所述終止 沖冊才及的所述暴露的側壁。
85. 才艮據權利要求74所述的方法，進一步包括在形成所述凹入式4冊4及之前，沿每一4冊纟及溝槽的底部形 成厚底電介質；以及 在形成所述凹入式柵極之前，形成為每一柵極溝槽的所 述側壁加襯的柵極電介質，其中，所述厚底電介質厚于所述柵 極電介質。
86. 根據權利要求74所述的方法，進一步包括在形成所述凹入式棚4及之前，沿每 一 一冊極溝槽的底部形 成屏蔽電極；在形成所述凹入式柵-4及之前，在每一屏蔽電才及上形成電介質層。
87. —種形成集成在芯片中的場效應晶體管和肖特基二極管的方 法，所述場效應晶體管和肖特基二極管包括有源區和圍繞所述 有源區的纟冬止區，所述方法包4舌在硅區的待形成所述場效應晶體管的第 一部分中而不是 在所述硅區的待形成所述肖特基二極管的第二區域中形成阱 區，所述硅區和阱區是相反傳導型的；形成延伸到所述硅區內的柵極溝槽；在每一4冊極溝槽內形成凹入式4冊才及；在每一柵極上形成電介質帽；使所述阱區的所有暴露的表面凹入以在每兩個相鄰溝槽 之間的所述阱區中形成凹入，以一使所述凹入具有傾存+壁以及位 于所述電介質帽的頂面和所述凹入式 一冊才及的頂面之間的底部； 以及在無需對所述有源區的任何部分進行掩模的情況下，實 施零度毯式注入，以在每兩個相鄰溝槽之間的所述阱區中形成 第二傳導型的重本體區，從而所述重本體區對于所述柵極溝槽是自對準的。
88. 根據權利要求87所述的方法，進一步包括實施進入每一凹入 的所述傾凍牛壁的雙流傾殺牛注入，,人而形成鄰近所述電介質帽的 所述第 一傳導型的源才及區，所述凹入的所述傾斜壁形成每一源 才及區的外壁，所述源極區對于所述溝槽是自對準的。
89. 根據權利要求88所述的方法，進一步包括形成源極導體，所 述源極導體接觸每一源極區的所述外壁并且沿所述凹入的所 述底部4妻觸所述重本體區，所述源才及導體也4妾觸所述》圭區的所 述第二部分的頂面，從而在它們之間形成肖特基接觸。
90. 才艮據一又利要求87所述的方法，進一步包4舌在所述纟冬止區中形成寬溝沖曹；以及 用LOCOS ^真充所述寬溝槽。
91. 根據權利要求87所述的方法，進一步包括在所述柵極溝槽中 形成所述凹入式4冊才及的同時，在所述終止區中形成表面柵才及。
92. 根據權利要求91所述的方法，進一步包括在所述表面棚-才及上形成開口 ；以及 形成通過所述開口接觸所述表面棚-極的4冊極導體。
93. 才艮據4又利要求87所述的方法，進一步包4舌在形成所述4冊才及溝槽的同時，在所述鄉冬止區內形成全冬止 溝槽；在所述4冊才及溝槽中形成所述凹入式柳H及的同時，在所述 終止溝才曹中形成凹入式片冊才及；在所述終止溝槽中的所述凹入式4冊才及上形成開口 ；以及形成柵一及導體，所述纟冊極導體通過所述開口接觸所述終 止溝槽中的所述凹入式4冊才及。
94. 根據權利要求91所述的方法，進一步包括在所述表面棚-才及上形成開口 ；以及在使所述阱區的所有暴露的表面凹入的同時，通過所述 開口 ^吏所述表面柵-才及凹入，/人而通過所述開口暴露所述表面斥冊 才及的側壁；以及用才冊才及導體;真充所述開口 ，所述一冊才及導體沿所述表面斥冊 極的所述暴露側壁接觸所述表面柵極。
95. 根據權利要求87所述的方法，進一步包括在形成所述4冊才及溝才曹的同時，在所述妾冬止區內形成寬溝 槽；以及用LOCOS填充所述寬溝槽和每一柵極溝槽的底部。
96. 根據權利要求95所述的方法，進一步包括在所述柵極溝槽中 形成所述凹入式斥冊才及的同時形成終止一冊才及，所述終止棚-4及部分 地在所述寬溝槽內延伸并且部分地在相鄰所述寬溝槽的臺面 區上延伸。
97. 根據權利要求96所述的方法，進一步包括在所述寬溝槽中的所述終止柵極上形成接觸開口 ；和在4吏所述阱區的所有暴露的表面凹入的同時，通過所述 開口 ^f吏所述終止4冊才及凹入，/人而通過所述開口暴露所述纟冬止才冊 才及的側壁；以及用柵極導體填充所述開口，所述柵極導體接觸所述終止 柵極的所述暴露側壁。
98. 才艮據一又利要求87所述的方法，其中，所述石圭區的所述第二部 分在所述凹入步驟過程中^皮阻斷，使得在所述硅區的所述第二 部分中不形成凹入。
99. 才艮據權利要求87所述的方法，進一步包括在形成所述凹入式4冊一及之前，沿每一4冊纟及溝槽的底部形 成厚底電介質；以及在形成所述凹入式柵極之前，形成為每一斥冊極溝槽的所 述側壁加襯的柵極電介質，其中，所述厚底電介質厚于所述柵 極電介質。
100. 根據權利要求87所述的方法，進一步包括在形成所述凹入式4冊纟及之前，沿每 一 棚-才及溝沖曹的底部形 成屏蔽電才及；以及在形成所述凹入式4冊才及之前，在每一屏蔽電才及上形成電 介質層。
101. —種形成場效應晶體管的方法，所述場效應晶體管具有有源區 和圍繞所述有源區的纟冬止區，所述方法包4舌在第一石圭區中形成阱區，所述阱區和所述第一石圭區是相 反傳導型的；形成柵極溝槽，所述柵極溝槽延伸穿過所述阱區并終止 于所述第一^^區內；在每一沖冊才及溝槽中形成凹入式棚-才及； 在每一 凹入式一冊才及上形成電介質帽；使相鄰溝槽之間的所述阱區凹入，以暴露每一 電介質帽 的上側壁；實施趁式源才及注入，以在每兩個相鄰溝槽之間的所述凹 入阱區的上部中形成第二硅區，所述第二硅區與第一硅區是相同傳導型的；沿所述電介質帽的每 一 暴露的上側壁形成電力、質間隔 體，位于每兩個相鄰4冊才及溝槽之間的每兩個相鄰電介質間隔體 在所述第二石圭區上形成開口；以及通過在每兩個相鄰電介質間隔體之間的所述開口使所述 第二硅區凹入，以使1義所述第二硅區的在所述電介質間隔體正 下方的部分^f呆留下來，所述第二^圭區的所述保留部分形成源極區。
102. 根據權利要求101所述的方法，進一步包括在形成頂側導體層 之前去除所述電介質間隔體，以〗吏所述頂側導體層4妻觸每一源 才及區的頂面。
103. 才艮據權利要求101所述的方法，進一步包括在形成所迷凹入式4冊纟及之前，沿每一4冊一及溝槽的底部形 成厚底電介質；以及在形成所述凹入式柵極之前，形成為每一柵極溝槽的所 述側壁加襯的柵極電介質，其中，所述厚底電介質厚于所述柵 極電介質。
104. 根據權利要求101所述的方法，進一步包括在形成所述凹入式一冊纟及之前，沿每一棚-一及溝槽的底部形 成屏蔽電4及；以及在形成所述凹入式一冊才及之前，在每一屏蔽電才及上形成電介質層。
105. 才艮據片又利要求101所述的方法，進一步包括在所述鄉冬止區中形成寬溝槽；以及 用LOCOS填充所述寬溝槽。
106. 根據權利要求101所述的方法，進一步包括在所述柵極溝槽中 形成所述凹入式4冊才及的同時，在所述終止區內形成表面4冊才及。
107. 根據權利要求106所述的方法，進一步包括在所述表面4冊才及上形成開口 ；以及形成通過所述開口接觸所述表面柵極的柵極導體。
108. 根據權利要求101所述的方法，進一步包括在形成所述柵極溝槽的同時，在所述終止區內形成終止 溝槽；在所述桐W及溝槽內形成所述凹入式沖冊才及的同時，在所述 終止溝槽中形成凹入式4冊才及；形成一冊一及導體，所述4冊4及導體通過所述開口4妻觸所述終 止溝槽中的所述凹入式4冊極。
全文摘要
一種單片集成場效應晶體管和肖特基二極管，包括延伸到半導體區內的柵極溝槽。具有基本三角形的源極區位于柵極溝槽的每一側的側面。接觸開口延伸到相鄰柵極溝槽之間的半導體區中。導體層填充接觸開口以(a)沿每一源極區的傾斜側壁的至少一部分電接觸源極區，以及(b)沿接觸開口的底部電接觸半導體區，其中，導體層與半導體區形成肖特基接觸。
文檔編號H01L29/812GK101185169SQ200680018774
公開日2008年5月21日 申請日期2006年4月4日 優先權日2005年4月6日
發明者丹尼爾·卡拉菲特, 保爾·托魯普, 克里斯多佛·博古斯洛·科庫, 克里斯托弗·勞倫斯·雷克塞爾, 史蒂文·P·薩普, 哈姆扎·耶爾馬茲, 帝恩·E·普羅布斯特, 羅伯特·赫里克, 貝姬·洛斯伊 申請人:飛兆半導體公司