專利名稱：改進單元穩定性和性能的混合塊soi 6t-sram單元的制作方法
技術領域：
本發明涉及半導體器件，并且更特別地涉及在具有薄的絕緣體 上硅(SOI)和塊Si (bulk-Si)部分的襯底之上形成的集成半導體器 件，比如互補金屬氧化物半導體(CMOS)器件，其中襯底的SOI 和塊Si部分具有相同或者不同的晶體取向。特別地，本發明在半導 體襯底的SOI和塊Si區域上形成nFET和pFET器件，該半導體襯 底具有在(100) 、 (110)或者(111 )晶體平面上的表面。處理襯 底的塊Si區域以提供基本上無浮體效應的器件，該浮體效應通常出 現于以SOI為襯底形成的器件中。更具體而言，本發明涉及具有改 進的穩定性和性能的6T-SRAM (六晶體管靜態隨機存取存儲器)單 元。
背景技術：
絕緣體上硅(SOI)器件提供相較于更多常規半導體器件而言的 數項優點。例如，SOI器件可以具有比執行相似任務的其它類型的器 件更低的功率消耗要求。SOI器件也可以具有比非SOI器件更低的 寄生電容。這轉換成所得電路的更快開關時間。此外，當使用SOI制作工藝來制造電路器件時可以避免互補金屬氧化物半導體(CMOS)器件常常表現出的"閂鎖(latchup)，，現象。SOI器件對于 電離輻射的不利效應也不那么敏感，因此往往在電離輻射可能造成 操作錯誤的應用中更可靠。一些SOI電路中的不足在于浮體效應。由于SOI器件的額外隔 離，所以通常沒有接觸到體或者阱節點。在原理上，可以在SOI CMOS 中利用體連結(body tie)結構以添加到浮體節點的接觸，但是這會 引入寄生電阻和電容，其將消除自適應阱偏置的有利影響。
對于許多數字電路而言能夠忽略這一影響。然而，如常用的6T SRAM單元的某些電路陣列單元的穩定性由于浮體所引起的容差問 題而降級。通常通過增加陣列中FET的線性閾值電壓(Vt)來應對 這一點，但是這通常是以降低整體陣列性能為代價的。一種近來革新的混合取向CMOS技術(HOT)使用SOI nFET 和pFET以及常規塊nFET和pFET (例如參見M. Yang等人在2003 年的正DM第453頁以及美國公開第2004 0256700號(2004年12月23曰)。此外，相同或者不同的晶體取向能夠用于nFET和pFET器件。不 同晶體取向的使用允許獨立地優化nFET (在硅中的nFET在(100)取 向中具有最高的遷移率和性能)和pFET (在硅中的pFET在(110)取 向中具有最高的遷移率和性能)的性能。此外在本領域中已知在(110)晶體平面之上形成的nFET器件已經降低了載流子遷移率和開關速度。 在混合塊SOI CMOS或者混合取向(HOT)塊SOI CMOS可用的情況 下，存在將一些陣列器件放置于塊CMOS中的契機。在所有情況下， 在單元的一部分中消除浮體效應將減少對增加線性Vt的需要并且將提 供更好的單元穩定性和性能。此外，對于一些器件而言到阱區域的 接觸允許使用自適應阱偏置(例如參見J. Tschanz等人在2002年的 J. Solid State Circuits第1396頁中的描述)，借助該自適應阱偏置， 可以通過調節阱節點偏置值來控制這一區域中FET的Vt。能夠按陣 列動態地調節Vt以減少處理器在休眠模式下的功率(通過在這一模 式下提高Vt)或者增強當正在存取陣列時的性能(通過在這一模式 下降低Vt)。鑒于上述，需要提供一種其中利用自適應阱偏置的表現出改進 的單元穩定性和性能的混合塊SOI 6T SRAM單元。發明內容本發明提供一種6T SRAM單元，該6T SRAM單元包括將在具 有能夠被部分或者完全耗盡電荷載流子的器件溝道的SOI襯底區域
上的場效應晶體管(FET)與在基本上消除浮體效應的高度摻雜阱體 接觸的成塊Si區域內的FET相結合，并且提供用以使用自適應阱偏 置的手段，由此提供用以利用在阱端上的施加偏置來控制塊Si區域 FET的閾值電壓的手段。本發明將HOT結構的使用與6T-SRAM陣列中的器件相組合。 針對位于塊Si區域中的器件類型而產生和接觸高度摻雜阱。然后針 對塊Si區域中放置的FET消除浮體效應，并且提高陣列性能和穩定 性，這是因為消除了如常規SOI 6T- SRAM單元中的對提高線性Vt 值的需要。此外，阱或者體節點提供如下手段，該手段用于施加偏 置以針對常規塊CMOS區域中放置的器件實施自適應阱偏置技術。 此外由于阱是單極的，所以對于實施自適應阱偏置而言沒有阱到阱 的泄漏或者不利電容，這是相較于用于自適應阱偏置的常規塊 CMOS方案而言的主要優點。自適應阱偏置能夠用來根據電路應用 的需要而動態地減少陣列的功率消耗或者提高陣列性能。廣而言之，本發明提供一種6T SRAM單元結構，該結構包括 包括SOI區域和塊Si區域的襯底，其中所述SOI區域和所述塊 Si區域具有相同或者不同的晶體取向；將所述SOI區域與所述塊Si區域分離的隔離區域； 位于所述塊Si區域中器件下方的阱區域和到所述阱區域的接 觸，其中所述接觸通過施加偏置電壓來穩定塊Si區域中FET內的閾 ^i電壓；以及器件配置，選自于(a )位于塊Si區域中的兩個旁柵(pass-gate ) nFET器件以及位于SOI區域中的兩個下拉nFET器件和兩個上拉 pFET器件；(b)位于塊Si區域中的兩個旁柵nFET器件和兩個下 拉nFET器件以及位于SOI區域中的兩個上拉pFET器件；(c )位 于塊Si區域中的兩個下拉nFET器件以及位于SOI區域中的兩個旁 柵nFET器件和兩個上拉pFET器件；以及(d)位于塊Si區域中的 兩個上拉pFET器件以及位于S01區域中的下拉nFET和旁柵nFET 。根據本發明，襯底的SOI區域包括具有如下厚度的SOI層，該
厚度在器件被正向偏置時能夠完全或者部分地耗盡電荷載流子。塊 Si區域還可以包括至少一個電阻器、電容器、二極管或者其組合。能夠通過利用一種包括晶片鍵合、掩模、蝕刻以及半導體層再 生長的方法來提供上述結構。具體而言，本發明的方法包括以下步驟提供襯底，該襯底至少包括通過絕緣層來分離的第一半導體層 和第二半導體層，所述第一半導體層和所述第二半導體層具有相同或者不同的晶體取向；保護襯底的一部分以限定SOI區域，而留下 襯底的另一部分不受保護，襯底的所述不受保護的部分限定塊Si區 域；蝕刻襯底的所述不受保護的部分以暴露第二半導體層的表面； 在第二半導體層的所述暴露的表面上再生長半導體材料，所述半導體材料具有所述相同的晶體取向；平坦化包含所述半導體材料的襯 底，使得第一半導體層的上表面與半導體材料的上表面基本上共面； 以及在所述SOI區域中形成至少一個第一器件，而在所述塊Si區域 中在所述半導體材料上形成至少一個第二器件。特別地，處理從上 述組(a) - (d)中選擇的一個器件配置。根據本發明，能夠通過如下步驟來形成在塊Si區域中的第二器 件以第一類型的摻雜劑注入塊Si區域以提供阱區域；在塊Si區域 的表面之上形成至少 一個柵極區域；以第二類型的摻雜劑形成與至 少 一個柵極區域相鄰的源極和漏極區域；以及形成到阱區域的接觸， 其中該接觸穩定浮體效應并且提供可以用來調節塊Si區域中器件闊 值電壓的阱接觸。形成到阱區域的接觸包括蝕刻塊Si區域的表面 的 一部分以提供到阱區域的過孔；以及以導電材料填充到阱區域的 過孔。根據本發明，六晶體管靜態隨機存取存儲器(6T-SRAM)中的 所選器件被放置于塊Si區域中，而將其它晶體管留在SOI區域中。 具體而言考慮四種情況(見上文的(a) - (d))。在第一情況下， 在塊Si區域中放置僅兩個nFET旁柵器件或者存取器件。在第二情 況下，兩個旁斥冊nFET器件和兩個下拉nFET器件均在塊Si區域中。 在第三情況下，僅兩個下拉nFET器件在塊Si區域中。在這三種情
況下，塊區域的晶體取向將最有可能為(100)以得到最優nFET器 件性能。在第四也就是最后的情況下，兩個上拉pFET器件將在塊 Si區域中。在第四情況下，塊區域的晶體取向將最可能為(IIO)或 者(111)以得到硅器件中最優的nFET器件性能。更一般而言，在 其它半導體材料系統(比如其它IV族元素以及III-V和II-VI族化合 物)中，HOT工藝使最優晶體方向能夠用于nFET和pFET器件。針 對浮體SOI比對塊器件而言的相同問題對于這些情況也將適用。
圖1A-1F是圖示了在形成CMOS器件中使用的基本處理步驟的 表示圖(橫截面圖)，該CMOS器件包含具有體接觸的高性能SOI 溝道MOSFET半導體器件。圖2A-2C是可以鍵合在一起并且在圖1A-1F中描述的方法中使 用的各種晶片的表示圖。圖3是SOI襯底中常規6T SRAM單元的示意性表示圖(現有技 術)。用于所有晶體管的體節點是浮動的。所有晶體管通常在(100) 晶體取向硅中。圖4A-4D是本發明的混合塊-SOI 6T單元的示意性表示圖，其中 在示意圖中有到電源電壓(Vdd)接地的阱接觸時示出了塊區域中的 FET器件而在省略這樣的阱接觸時示出了 SOI區域中的浮體器件。
具體實施方式
現在通過參照以下討論以及本發明的附圖來具體地描述本發 明，其提供一種用于相較于常規SOI技術而言提高混合塊SOI技術 中SRAM元件穩定性和性能的方法。在附圖中，相似的和對應的單 元通過相同的標號來指代。注意到出于說明的目的而提供本發明的 附圖，因此這些附圖沒有按比例繪制。圖1A圖示了可以在本發明中利用的襯底10即混合襯底。如圖 所示，襯底10包括表面電介質層18、第一半導體層16、絕緣層14 和第二半導體層12。村底IO的表面電介質層18是通過熱工藝(即氧化、氮化或者氮氧化工藝)或者沉積而在鍵合之前存在于初始晶片之一中或者在晶片鍵合之后形成在第一半導體層16之上的氧化物、氮化物、氮氧 化物或者其它絕緣層。無論表面電介質層18的來源如何，表面電介 質層18都具有從約3nm到約500nm的厚度，其中從約5nm到約20nm 的厚度更為典型。第一半導體層16包括任何半導體材料，該半導體材料例如包括 Si、 SiC、 SiGe、 SiGeC、 Ge合金、GaAs、 InAs、 InP以及其它III-V 或者II-VI族化合物半導體。第一半導體層16也可以包括預形成的 SOI襯底的SOI層或者分層的半導體例如Si/SiGe。在一個非常優選 的實施例中，第一半導體層16包括含Si半導體材料。第一半導體層 16具有與第二半導體層12相同或者不同的晶體取向，該晶體取向優 選地在(100)晶體平面中。雖然優選(100)晶體取向，但是第一 半導體層16可以具有(111 )晶體平面、(110)晶體平面或者其它 晶體平面，只要第一半導體層16不是如下含Si材料，該含Si材料 隨后被處理以在(110)晶體平面上提供nFET器件。第一半導體層16的厚度可以根據用來形成襯底10的初始晶片 而變化。然而通常第一半導體層16具有從約5nm到約100nm的初 始厚度，該厚度然后可以變薄為40nm或者更少的厚度。通過平坦化、 研磨、濕蝕刻、干蝕刻或者其任何組合來使第一半導體層16變薄到 所需厚度。在優選實施例中，通過氧化和濕蝕刻來使第一半導體層 16變薄以實現所需厚度從而針對本發明的目的來提供薄的絕緣體上 硅襯底的上部含Si層。位于第一半導體層16與第二半導體層12之間的絕緣層14具有 視用來產生村底10的初始晶片而定的可變厚度。然而通常絕緣層14 具有從約lnm到約500nm的厚度，其中從約lnm到約50nm的厚度 更為典型。絕緣層14是在鍵合之前形成于一個或者兩個晶片上的氧 化物或者其它相似的絕緣體材料。
第二半導體層12包括可以與第一半導體層16相同或者不同的 任何半導體材料。因此，第二半導體層12可以包括例如Si、 SiC、 SiGe、 SiGeC、 Ge合金、GaAs、 InAs、 InP以及其它III-V或者II-VI族化合物半導體。第二半導體層12也可以包括預形成的SOI襯底的 SOI層或者分層的半導體例如Si/SiGe。在本發明的一個非常優選實 施例中，第二半導體層12包括含Si半導體材料。第二半導體層12 具有與第一半導體層16相同或者不同的晶體取向，優選地在(100) 晶體平面中。雖然優選(100)晶體取向，但是第二半導體層12可 以具有(111)晶體平面、(110)晶體平面或者其它晶體平面，只 要第二半導體層12不是如下含Si材料，該含Si材料隨后被處理以 在(110)晶體表面上提供nFET器件。第二半導體層12的厚度可以根據用來形成襯底10的初始晶片 而變化。然而通常第二半導體層12具有從約5nm到約200nm的厚 度，其中/人約5nm到約100nm的厚度更為典型。圖1A中所示襯底10包括鍵合在一起的兩個半導體晶片。在制 作襯底10中使用的兩個晶片可以包括兩個SOI晶片(見圖2A), 其中表示為1的一個晶片包括第一半導體層16，而表示為2的另一 晶片包括第二半導體層12; SOI晶片(表示為2)和塊半導體晶片(表 示為1;見圖2B);或者SOI晶片(表示為2)和塊晶片(表示為1 )， 該塊晶片包括離子注入區域11,比如H2注入區域，該注入區域可以 用來在鍵合過程中分裂至少一個晶片的一部分。通過先使兩個晶片相互緊密接觸、可選地將外力施加到接觸的 晶片、然后在能夠將兩個晶片鍵合在一起的條件之下加熱兩個接觸 的晶片來實現鍵合。可以在有外力或者沒有外力時執行加熱步驟。 典型地在從約2小時至20小時的時間段中在從約200。C至約1050°C 的溫度下在惰性氛圍中執行加熱步驟。更典型地在從約2小時至20 小時的時間段中在從約200。C至約400。C的溫度下執行鍵合。術語"惰 性氛圍，，在本發明中用來表示其中利用惰性氣體如He、 Ar、 N2、 Xe、 K r或者其混合物的環境。在鍵合過程中使用的優選氛圍是N 2 。
在利用兩個SOI晶片的實施例中，可以利用平坦化工藝如化學機械拋光(CMP)或者研磨和蝕刻，在鍵合之后去除至少一個SOI 晶片的一些材料層。平坦化工藝在達到表面電介質層18時停止。 在其中一個晶片包括離子注入區域的實施例中，離子注入區域在鍵合過程中形成有孔區域，該有孔區域使晶片在離子注入區域以 上的部分脫離，留下例如在圖1A中示出的鍵合晶片。注入區域通常 包括H2離子，其中利用本領域技術人員公知的離子注入條件將這些 離子注入到晶片的表面中。在待鍵合的晶片中不含電介質層的實施例中，可以通過熱工藝 如氧化或者通過常規沉積工藝如化學氣相沉積(CVD)、等離子增 強CVD、原子層沉積、化學溶液沉積以及其它相似的沉積工藝在《建 合晶片之上形成表面電介質層18。現在參照圖IB,然后在圖1A的襯底10的預定部分上形成掩模 20以便保護襯底10的一部分而留下村底10的另一部分不受保護。 襯底10中受保護的部分限定了襯底的SOI區域22,而襯底10中不 受保護的部分限定了塊Si區域24。在一個實施例中，通過將光刻膠 掩模施加到襯底10的整個表面而在表面電介質層18的預定部分上 形成掩模20。在施加光刻膠掩模之后，通過光刻來對掩模進行構圖， 該光刻包括將光刻膠暴露于輻射圖案以及利用抗蝕顯影劑對圖案進 行顯影這些步驟。例如在圖IB中示出了包括在襯底10的預定部分 上形成的掩模20的所得結構。在另 一 實施例中，掩模20是利用光刻和蝕刻來形成和構圖的氮 化物或者氮氧化物層。可以在限定襯底10的塊Si區域24之后去除 氮化物或者氮氧化物掩模20。在襯底10之上形成掩模20之后，對該結構進行一個或者多個 蝕刻步驟以便暴露塊Si區域24中第二半導體層12的表面。具體而 言，在本發明的這一點使用的一個或者多個蝕刻步驟去除了表面電 介質層18中不受保護的部分以及下面的第一半導體層16的部分和 將第一半導體層16與第二半導體層12分離的絕緣層14的部分。可
以利用單個蝕刻工藝來執行蝕刻或者可以利用多個蝕刻步驟。在本 發明的這一點使用的蝕刻可以包括干蝕刻工藝，比如反應離子蝕刻、離子束蝕刻、等離子蝕刻或者激光蝕刻，也可以包括其中利用化學 蝕刻劑的濕蝕刻工藝，或者其任何組合。在本發明的優選實施例中，在有選擇地去除塊Si區域24中表面電介質層18、第一半導體層16 和絕緣層14的未受保護部分時，使用反應離子蝕刻(RIE)。例如 在圖1C中示出了在已經執行蝕刻工藝之后的所得結構。注意到在這 一蝕刻步驟之后暴露受保護的SOI區域22即表面電介質層18、第一 半導體層16和絕緣層14的側壁。如圖所示，層18、 16和14的暴 露側壁與掩模20的最外沿對準。然后利用常規抗蝕劑剝離工藝從圖1C中所示結構中去除掩模 20，然后通常但并非總是在暴露側壁上形成襯墊或者間隔物25。通 過沉積和蝕刻來形成可選的襯墊或者間隔物25。襯墊或者間隔物25 包括絕緣材料如例如氧化物。在形成可選的襯底或者間隔物25之后，在塊Si區域24中的暴 露的第二半導體層12上形成半導體材料26。根據本發明，半導體材 料26具有與第二半導體層12的晶體取向相同的晶體取向。例如在 圖1D中示出了所得結構。半導體材料2 6可以包括能夠利用有選擇的外延生長方法來形成 的任何含Si半導體，比如Si、應變Si、 SiGe、 SiC、 SiGeC或者其 組合。在一些優選實施例中，半導體材料26包括Si。在本發明中， 半導體材料26可以稱為再生長半導體材料26。接著對圖1D中所示結構進行平坦化工藝如化學機械拋光 (CMP)或者研磨，使得半導體材料26的上表面與第一半導體層16 的上表面基本上共面。注意在這一平坦化工藝過程中去除了表面電 介質層18中先前受保護的部分。在提供基本上平坦的表面之后，通常形成隔離區域2 7如淺溝槽 隔離區域以便將SOI區域22與塊Si區域24相隔離。利用本領域技 術人員公知的處理步驟來形成隔離區域27,這些步驟例如包括限定
和蝕刻溝槽、可選地將溝槽與擴散阻擋層排成一行以及用溝道電介 質如氧化物填充溝槽。在溝槽填充之后，可以平坦化該結構以及可 以執行可選的致密化工藝步驟以使溝槽電介質致密化。例如在圖IE中示出了所得的包含隔離區域27的基本上平坦的 結構。如圖所示，圖IE的結構包括在SOI區域22內的暴露的第一 半導體層16以及在塊Si區域24內的再生長的半導體材料26,其中 第一半導體層16和半導體材料26具有相同或者不同的晶體取向。 在本發明的一個實施例中，層16和層26具有相同的晶體取向。在 本發明的一個實施例中，層16和26優選地具有在(100)晶體平面 中的表面。參照圖1F以及在下一工藝步驟中，處理SOI區域22以提供S01 MOSFET以及處理塊Si區域24以提供具有基本上消除浮體效應的 體接觸的器件并且提供用以調節塊Si區域24中FET閾值電壓的手段。在處理SOI區域22和塊Si區域24之前，可以在襯底10內形 成器件隔離區域27，。通過結合常規阻擋掩模來利用常規干蝕刻工藝 如反應離子蝕刻(RIE )或等離子體蝕刻有選擇地蝕刻襯底中的溝槽， 能夠提供器件隔離區域27，。器件隔離區域27，在塊Si區域24和SOI 區域22內提供隔離并且與將塊Si區域24與SOI區域22相分離的 隔離區域27相似。可選地，器件隔離區域27，可以是使用硅局部氧 化工藝來形成的場隔離區域。可以利用常規阻擋掩模技術來單獨地處理SOI區域22和塊Si 區域24。阻擋掩模可以包括常規軟和/或硬掩模材料并且能夠使用沉 積、光刻和蝕刻來形成。在優選實施例中，阻擋掩模包括光刻膠。 能夠通過將勻厚(blanket)光刻膠層施加到襯底10的表面、將光刻 膠層暴露于輻射圖案、然后使用常規抗蝕顯影劑將圖案顯影到光刻 膠層中來產生光刻膠阻擋掩模。可選地，阻擋掩模能夠是硬掩模材料。硬掩模材料包括可以通 過化學氣相沉積(CVD)和有關方法來沉積的電介質。通常，硬掩
模組成包括氧化硅、碳化硅、氮化硅、氮碳化硅和其它相似材料。 旋涂電介質也可以用作硬掩模材料，包括但不限于硅倍半氧烷、硅氧烷和硼磷珪玻璃(BPSG)。可以通過將p型或者n型摻雜劑有選擇地注入襯底10的塊Si 區域24中而在成塊Si區域24中形成阱區域37、 38，其中如上所述 襯底10的SOI區域22可以受阻擋掩模保護。在圖1F中所示例子中， 注入pFET塊Si器件區域35以提供n型阱37而注入nFET塊Si器 件區域36以^提供p型阱38。也可以在SOI區域22中有選4奪地注入SOI層。在圖1F中所示 例子中，注入pFET SOI區域41以提供n型溝道區域而注入nFET SOI 區域42以提供p型溝道區域。然后能夠通過先在襯底表面之上勻厚沉積柵極電介質層、然后 在才冊極電介質層之上沉積4冊極導體層而在SOI區域22和塊Si區域 24內形成柵極導體堆疊28、 29。 4冊極電介質層可以包括任何常規j柵 極電介質材料如Si02或者任何高k柵極電介質材料如Hf02。柵極導 體層可以包括任何導電材料如摻雜多晶硅。然后使用常規沉積、光 刻和蝕刻工藝來蝕刻柵才及導體層和柵極電介質層以在襯底10的SOI 區域22和塊Si區域24內提供柵極導體堆疊28, 29，如圖1F中所 示。可選地，可以使用阻擋掩模來分別在SOI區域22內提供柵極導 體堆疊28而在塊Si區域24內提供柵極導體堆疊29。在圖IF中所示實施例中以及在接下來的一連串工藝步驟過程 中，然后在SOI區域22內有選擇地形成SOI MOSFET器件，而塊 Si區域24受硬或者軟阻擋掩模保護。例如，能夠在注入之前形成構 圖的光刻膠所提供的阻擋掩模以在SOI區域22內為利用 一個摻雜劑 類型進行摻雜的柵極導體和/或源極/漏極擴散區40預先選擇襯底區 域。能夠重復阻擋掩模施加和注入過程以利用不同的摻雜劑類型如n 型或者p型摻雜劑來摻雜柵極導體堆疊28、源極/漏極擴散區域40、 源極/漏極擴展區域或者暈環(halo)區域(未示出)的所選導電材 料。在每次注入之后，可以使用常規光刻膠剝離化學過程來去除阻
擋掩模抗蝕劑。在一個優選實施例中，可以重復構圖和注入工藝步驟以提供至少一個pFET器件41和至少一個nFET器件42,其中通 過隔離區域27，來分離pFET41和nFET器件42。在注入之前，鄰近于柵極導體堆疊28形成間隔物6，其中可以 調節間隔物的寬度以補償p型和n型摻雜劑的不同擴散速率。此外，可以處理在SOI區域22內的pFET和nFET器件以提供硅化物區域 或者在超薄溝道MOSFET中通常利用的任何其它常規結構。在SOI 區域22內形成器件41、 42之后，可以從塊Si區域24剝離硬掩模， 然后在襯底10的SOI區域22之上形成另一硬掩模，留下塊Si區域 24被暴露。然后處理塊Si區域24以在塊Si襯底上才是供與SOI襯底相比具 有增強性能的器件。例如，可以處理塊Si區域24以提供在半導體制 造中通常普遍的器件，比如電阻器；電容器，包括去耦合電容器、 平面式電容器和深溝槽電容器；二極管；以及存儲器器件，比如動 態隨機存取存儲器(DRAM)和嵌入式動態隨機存取存儲器 (eDRAM)。在優選實施例中，塊Si區域24包括體接觸50、 51。 在一個例子中，如圖1F中所示，處理塊Si區域24以提供具有體接 觸50、 51的MOSFET。在圖1F中所示實施例中，處理塊Si區域24以提供各具有體接 觸50、51的至少一個p型MOSFET 35和至少一個n型MOSFET 36, 其中通過器件隔離區域27，將p型MOSFET 35與n型MOSFET 36 相分離。與在SOI區域22內形成的器件相似，可以利用構圖的阻擋 掩模有選擇地注入塊Si區域24以提供p型MOSFET 35和n型 MOSFET 36。在注入之后，然后將體接觸50、 51形成到襯底10的塊Si區域 24內的至少一個器件。到塊Si區域24內各MOSFET器件35、 36 的體接觸50、 51與器件的阱區域電接觸并且通過隔離區域26與 MOSFET的源極和漏極區域40相分離。可以使用光刻、蝕刻和沉積來形成體4妄觸50、 51。更具體地，
可以通過對襯底10中塊Si區域24內的一部分進行構圖并且蝕刻暴 露的表面以形成到至少一個MOSFET35、 36的至少一個阱區域37、 38的過孔來形成體接觸50， 51。蝕刻工藝可以是定向蝕刻如反應離 子蝕刻。在過孔形成之后，然后通過使用常規處理如CVD或者電鍍 將導電材料沉積到過孔中來形成體接觸50、 51。在形成體接觸50、 51中使用的導電材料可以是摻雜多晶硅或者導電金屬。導電金屬可 以包括但不限于鴒、銅、鋁、銀、金及其合金。在優選實施例中， 到nFET SOI器件36的體接觸51是p型摻雜多晶硅而到pFET SOI 器件35的體接觸50是n型摻雜多晶硅。注意到在SOI區域22內形成的器件和在襯底10的塊Si區域24 內形成的器件均形成于具有相同或者不同晶體取向的表面之上。在 一個優選實施例中，在SOI區域22內的器件和在塊Si區域24內形 成的器件均形成于具有(100)晶體平面的表面上。在另一優選實施 例中，在SOI區域22內的nFET和pFET器件形成于具有(100 )晶 體平面的表面上，而在塊Si區域24內形成的pFET器件均形成于具 有(110)晶體平面的表面上。在另一優選實施例中，在SOI區域22 內的pFET器件形成于具有(110)晶體平面的表面上，而在塊Si區 域24內形成的nFET和pFET器件均形成于具有(100)晶體平面的 表面上。考慮類型A混合CMOS以及相反而言的類型B混合CMOS,該 類型A混合CMOS包括塊Si區域24中的nFET器件以及SOI區域 22中的pFET器件，該類型B混合CMOS包括塊Si區域24中的pFET 器件以及SOI區域22中的nFET器件，其中所有器件處于(100)晶 體取向。也考慮類型A HOT CMOS以及相反而言的類型B HOT CMOS,該類型A HOT CMOS包括塊Si區域24中的(100)晶體取 向的nFET器件以及SOI區域22中的(110)或者(111 )晶體取向 的pFET器件，該類型BHOTCMOS包括塊Si區域24中的(110) 或者(111)晶體取向的pFET器件以及SOI區域22中的(100)晶 體取向的nFET器件。圖3示出了其中所有體(或者阱)節點不被接觸并且因此浮動 的常規SOI 6T-SRAM單元的示意圖。在圖4A-4D中示出了將在圖 1F中概括的物理結構中實施的本發明的四種最有可能的6T-SRAM 單元情況。注意到使用上述處理步驟來實現在圖4A-4D中示意性示 出的單元布局。在上文中，在SOI區域22和塊Si區域24內的FET 包括共計六個晶體管，這些晶體管的配置將在下文中更具體地加以 描述。圖4A示出了類型A混合CMOS中6T-SRAM單元的示意圖。 nFET Nl和N3放置于塊CMOS區域24中。所有晶體管放置于100 硅中。由于在旁柵中不再有浮體效應，所以這一配置具有穩定性益 處。此外，成塊放置旁柵(nFETN2和N3)增加了 pFET下拉與nFET 旁柵電流驅動之比(卩)，因為體效應增加了旁柵Vt。在SOI區域中 維持nFET下拉為這些器件維持了 SOI的速度優點。圖4B示出了類型A混合CMOS或者類型A HOT CMOS中 6T-SRAM單元的示意圖。nFETNl、 N2、 N3和N4放置于塊CMOS 中。nFET都在(100)晶體取向的硅中，pFET可以是(110)或者 (100)晶體取向的硅。由于在旁柵和下拉nFET器件中沒有浮體效 應，所以這一實施例具有最好的單元穩定性。更快的pFET(來自SOI 或者歸因于(110)晶體取向的硅遷移率提高)也提高了穩定性并且 對單元讀性能幾乎沒有影響。圖4C示出了類型A混合CMOS中6T-SRAM單元的示意圖。下 拉nFET N2和N4放置于塊CMOS中。所有晶體管在(100)晶體取 向的硅中。利用塊下拉nFET，消除了造成SOI中Vt問題的主要因 素，但是旁柵仍然有助于維持SOI速度優點，因為旁柵上的減少結 電容減少了位線電容。圖4D示出了類型A混合CMOS或者類型A HOT CMOS中 6T-SRAM單元的示意圖。pFET PI和P2放置于塊CMOS中并且可 以是100或者110硅。盡管最可能相較于先前列舉的實施例而言對 單元穩定性有不那么明顯的影響，但是塊放置pFET上拉器件將提高 穩定性。在圖4A-4D中呈現的所有實施例中，阱節點可以附加到可以動態地調節阱偏置值的偏置電源。這允許使用自適應阱偏置方案。通過施加阱偏置，塊區域中器件的Vt是可調的。這一Vt控制是一種 用以針對更高的性能(低Vt)或者優化的功率消耗(高Vt)有選擇 地調節電路的很有用的技術。盡管已經參照其優選實施例特別地示出和描述了本發明，但是 本領域技術人員將理解可以在不脫離本發明的精神和范圍的情況下 做出形式和細節上的前述以及其它變化。因此本意在于使本發明不 限于描述和圖示的準確形式及細節而落入所附權利要求的范圍內。
權利要求
1.一種6T-SRAM單元半導體結構，包括包括SOI區域和塊Si區域的襯底，其中所述SOI區域和所述塊Si區域具有相同或者不同的晶體取向；將所述SOI區域與所述塊Si區域分離的隔離區域；位于所述塊Si區域中器件下方的阱區域和到所述阱區域的接觸，其中所述接觸穩定浮體效應并且提供用于通過施加偏置電壓來調節所述塊Si區域中FET內閾值電壓的手段；以及器件配置，選自于(a)位于所述塊Si區域中的兩個旁柵nFET器件以及位于所述SOI區域中的兩個下拉nFET器件和兩個上拉pFET器件；(b)位于所述塊Si區域中的兩個旁柵nFET器件和兩個下拉nFET器件以及位于所述SOI區域中的兩個上拉pFET器件；(c)位于所述塊Si區域中的兩個下拉nFET器件以及位于所述SOI區域中的兩個旁柵nFET器件和兩個上拉pFET器件；以及(d)位于所述塊Si區域中的兩個上拉pFET器件以及位于所述SOI區域中的下拉nFET和旁柵nFET。
2. 根據權利要求1所述的6T-SRAM單元半導體結構，其中存 在器件配置(a)。
3. 根據權利要求2所述的6T-SRAM單元半導體結構，其中所 述塊Si區域和所述SOI區域具有相同的晶體取向。
4. 根據權利要求3所述的6T-SRAM單元半導體結構，其中所 述相同的晶體取向是(100)。
5. 根據權利要求2所述的6T-SRAM單元半導體結構，其中所 述塊Si區域和所述SOI區域具有不同的晶體取向。
6. 根據權利要求5所述的6T-SRAM單元半導體結構，其中所 述不同的晶體取向包括(100) 、 (110)或者(111 )。
7. 根據權利要求2所述的6T-SRAM單元半導體結構，其中所 述塊Si區域和所述SOI區域包括相同或者不同的半導體材料。
8. 根據權利要求7所述的6T-SRAM單元半導體結構，其中所 述半導體材料是含Si的半導體材料。
9. 根據權利要求1所述的6T-SRAM單元半導體結構，其中存 在器件配置(b)。
10. 根據權利要求9所述的6T-SRAM單元半導體結構，其中所 述塊Si區域和所述SOI區域具有相同的晶體取向。
11. 根據權利要求10所述的6T-SRAM單元半導體結構，其中 所述相同的晶體取向是(100)。
12. 根據權利要求9所述的6T-SRAM單元半導體結構，其中所 述塊Si區域和所述SOI區域具有不同的晶體取向。
13. 根據權利要求12所述的6T-SRAM單元半導體結構，其中 所述不同的晶體取向包括(100) 、 (110)或者(111 )。
14. 根據權利要求9所述的6T-SRAM單元半導體結構，其中所 述塊Si區域和所述SOI區域包括相同或者不同的半導體材料。
15. 根據權利要求14所述的6T-SRAM單元半導體結構，其中 所述半導體材料是含Si的半導體材料。
16. 根據權利要求1所述的6T-SRAM單元半導體結構，其中存 在器件配置(c)。
17. 根據權利要求16所述的6T-SRAM單元半導體結構，其中 所述塊Si區域和所述SOI區域具有相同的晶體^f又向。
18. 才艮據權利要求17所述的6T-SRAM單元半導體結構，其中 所述相同的晶體取向是(100)。
19. 根據權利要求16所述的6T-SRAM單元半導體結構，其中 所述塊Si區域和所述SOI區域具有不同的晶體取向。
20. 根據權利要求19所述的6T-SRAM單元半導體結構，其中 所述不同的晶體取向包括(100) 、 (110)或者(111 )。
21. 根據權利要求16所述的6T-SRAM單元半導體結構，其中 所述塊Si區域和所述SOI區域包括相同或者不同的半導體材料。
22. 根據權利要求21所述的6T-SRAM單元半導體結構，其中所述半導體材料是含Si的半導體材料。
23. 根據權利要求1所述的6T-SRAM單元半導體結構，其中存 在器件配置(d)。
24. 根據權利要求23所述的6T-SRAM單元半導體結構，其中 所述塊Si區域和所述SOI區域具有相同的晶體取向。
25. 根據權利要求24所述的6T-SRAM單元半導體結構，其中 所述相同的晶體取向是(100)。
26. 根據權利要求23所述的6T-SRAM單元半導體結構，其中 所述塊Si區域和所述SOI區域具有不同的晶體取向。
27. 根據權利要求26所述的6T-SRAM單元半導體結構，其中 所述不同的晶體取向包括(100) 、 (110)或者(111 )。
28. 根據權利要求23所述的6T-SRAM單元半導體結構，其中 所述塊Si區域和所述SOI區域包括相同或者不同的半導體材料。
29. 根據權利要求28所述的6T-SRAM單元半導體結構，其中 所述半導體材料是含Si的半導體材料。
30. —種半導體結構，包括位于混合襯底上的6T-SRAM單元，所述混合襯底包括SOI區域 和塊Si區域，其中所述SOI區域和所述塊Si區域具有相同或者不同 的晶體取向；以及位于所述塊Si區域中器件下方的阱區域和到所述阱區域的接 觸，其中所述接觸穩定浮體效應并且提供用于通過施加偏置電壓來 調節所述塊Si區域中FET內閾值電壓的手段。
全文摘要
本發明提供一種6T-SRAM半導體結構，包括具有SOI區域和塊Si區域的襯底，其中SOI區域和塊Si區域具有相同或者不同的晶體取向；將SOI區域與塊Si區域分離的隔離區域；以及位于SOI區域中的至少一個第一器件和位于塊Si區域中的至少一個第二器件。SOI區域具有在絕緣層之上的硅層。塊Si區域還包括在第二器件下方的阱區域和到阱區域的接觸，其中該接觸穩定浮體效應。阱接觸也用來控制塊Si區域中FET的閾值電壓以優化從SOI和塊Si區域FET的組合中構建的SRAM單元的功率和性能。
文檔編號H01L29/94GK101160667SQ200680011974
公開日2008年4月9日 申請日期2006年3月27日 優先權日2005年4月15日
發明者J·W·斯萊特, L·錢格, N·J·羅勒, S·納拉西姆哈 申請人:國際商業機器公司