專利名稱：用于集成電路的受應力作用的層間電介質的制作方法
技術領域：
本發明涉及集成電路，尤其是涉及具有受到應力作用以改善集成 電路性能的層間電介質的集成電路。
背景技術：
已在開發的用于改善晶體管遷移率的技術之一是應變硅。典型
地，硅層受到拉伸應力作用以改善N溝道遷移率。這已被擴展到使用 層間電介質(ILD)，即夾在導電層之間的電介質層，其受到選擇的 應力作用來改善晶體管性能。對于N溝道晶體管而言這意味著使用拉 伸應力，而對于P溝道晶體管而言這意味著使用壓縮應力。
下文中結合下列附圖對本發明優選實施方案的詳細描述將向本 領域技術人員闡明本發明前述的和將述的和更多的具體目標和優點
圖1為處于根據本發明的多個實施方案所述的處理過程中某一 階段的半導體結構的截面圖2為處于根據本發明第一、第二、第三、第四實施方案所述的 處理過程中后續階段的圖1的半導體結構的截面圖3為處于根據本發明第一和第四實施方案所述的處理過程中 后續階段的圖2的半導體結構的截面圖4為處于根據本發明第一和第四實施方案所述的處理過程中 后續階段的圖3的半導體結構的截面圖5為處于根據本發明第一和第四實施方案所述的處理過程中 后續階段的圖4的半導體結構的截面圖6為處于根據本發明第一實施方案所述的處理過程中后續階段的圖5的半導體結構的截面圖7為處于根據本發明第二和第三實施方案所述的處理過程中 后續階段的圖2的半導體結構的截面圖8為處于根據本發明第二和第三實施方案所述的處理過程中 后續階段的圖7的半導體結構的截面圖9為處于根據本發明第二實施方案所述的處理過程中后續階 段的圖8的半導體結構的截面圖10為處于根據本發明第二實施方案所述的處理過程中后續階 段的圖9的半導體結構的截面圖11為處于根據本發明第二實施方案所述的處理過程中后續階 段的圖IO的半導體結構的截面圖12為處于根據本發明第二實施方案所述的處理過程中后續階 段的圖11的半導體結構的截面圖13為處于根據本發明第三實施方案所述的處理過程中后續階 段的圖8的半導體結構的截面圖14為處于根據本發明第三實施方案所述的處理過程中后續階 段的圖13的半導體結構的截面圖15為處于根據本發明第四實施方案所述的處理過程中后續階 段的圖5的半導體結構的截面圖16為處于根據本發明第四實施方案所述的處理過程中后續階 段的圖15的半導體結構的截面具體實施例方式
一方面，對于同時具有邏輯和靜態隨機存取存儲器(SRAM)陣 列的集成電路，通過對SRAM陣列的層間電介質(ILD )進行有別于 邏輯的處理來改善其性能。N溝道邏輯和N溝道SRAM晶體管均具 有ILD，該ILD具有壓縮應力；P溝道邏輯晶體管的ILD具有壓縮應 力；而P溝道SRAM晶體管至少具有小于P溝道邏輯晶體管的壓縮 應力，即P溝道SRAM晶體管可以是壓縮性的但其小于P溝道邏輯晶體管的壓縮應力的大小、或可以是松弛性的、或者可以是拉伸性的。
這有利于使得集成電路的P溝道SRAM晶體管具有比P溝道邏輯晶 體管更低的遷移率。具有更低遷移率的P溝道SRAM晶體管會使得 寫入性能更好；在低功耗電源電壓下無論是寫入時間還是寫入余量均 能更佳。這通過參照附圖和下列說明會更好地理解。
如圖l所示，半導體器件IO中使用了 SOI襯底，該SOI襯底包 括相對較厚的絕緣層12和半導體層14。半導體層14優選地為硅但也 可為諸如錯娃(silicon germanium )或娃碳(silicon carbon )之類的 其他半導體材料。絕緣層12優選地為氧化物，但也可為其他絕緣材 料。半導體器件10內置有邏輯部分16和SRAM陣列區域18。如圖1 所示，邏輯部分16包括N溝道晶體管20和P溝道晶體管22。晶體 管20和22代表出現于一般的集成電路中用于形成邏輯功能電路諸如 邏輯門、寄存器、處理單元、以及其它邏輯功能電路的許多其他的N 溝道和P溝道晶體管， 一般為數以百萬計。類似地，如圖1所示，SRAM 陣列部分18包括N溝道晶體管24和P溝道晶體管26。晶體管24和 26同樣也代表形成SRAM陣列的許多其他的N溝道和P溝道晶體管， 一般為數以百萬計。邏輯晶體管20和22由形成于半導體層14中的 隔離區28、30和32相互隔離開并與其它的晶體管隔離開。同樣，SRAM 晶體管24和26由隔離區34、36和38相互隔離開并與其它SRAM晶 體管隔離開。
圖2所示為在將電介質層40沉積于邏輯部分16和SRAM陣列 部分18上之后的半導體器件10。電介質層40以具有拉伸應力的方式 被沉積。電介質層40的示范材料為通過等離子增強化學氣相沉積法 (PECVD)沉積的氮化硅。拉伸應力的量是可以根據沉積參數進行 選擇的。電介質層40的厚度大約為晶體管20、 22、 24和26的柵的 高度的一半。在本例中，這會使電介質層40的厚度為大約500埃。
圖3所示為在從晶體管22有選擇地去除了電介質層之后的半導 體器件10，其中晶體管22為P溝道晶體管，其利用拉伸應力作用減 小了遷移率。圖4所示為在邏輯部分16和SRAM陣列部分18之上沉積了電 介質層42之后的半導體器件10。電介質層42以具有壓縮應力地方式 被沉積并且其厚度與電介質層40大致相同。電介質層42也優選地為 通過PECVD沉積的氮化硅但是所選用的參數要使其具有壓縮性。
圖5所示為在有選擇地蝕刻了電介質層42以使電介質層42只保 留在晶體管22上并少量地與電介質層40重疊之后的半導體器件10。 該蝕刻雖然是用掩模步驟來完成的，但還是導致電介質層40在電介 質層42 ^皮蝕穿之后被暴露于蝕刻。因為電介質層40和42都為相似 成分，是用不同參數形成的氮化硅，所以兩層之間具有小的選擇性 (selectivity)。因此，優選地進行定時蝕刻(timed etch)。可以優 選地形成厚度略大于電介質層42的電介質層40以解決一些進入到電 介質層40中的過蝕刻。這時的結果就是N溝道晶體管20和24具有 拉伸性的ILD， SRAM P溝道具有拉伸性的ILD,而邏輯P溝道具有 壓縮性的ILD。這可以增強晶體管20、 22和24的遷移率并減少晶體 管26的遷移率。晶體管26，作為SRAM陣列中的P溝道晶體管，被 用作上拉晶體管。這種具有更低遷移率的上拉晶體管改善了寫入性 能。該寫入性能既可以是對于低功耗電源電壓應用中的寫入余量也可 以是對于更快的寫入。
圖6所示為在形成電介質層44之后的半導體器件10，電介質層 44完成了在晶體管20、 22、 24和26之上的ILD的形成。電介質層 44優選地為諸如TEOS的氧化物或者諸如摻雜玻璃的其他氧化物或 者其他絕緣型材料。電介質層44優選地由能被平坦化并且具有松弛 性或者幾乎松弛性的應力的材料制成。在完成電介質層44之后，可 以形成金屬層以用于向集成電路提供互連。
圖7所示為圖2的半導體器件10在經過從晶體管26和晶體管 22上去除電介質層的蝕刻之后得到的半導體器件45。圖7中與圖1 到6類似的特征都被保留下來。
圖8所示為在沉積電介質層42之后的半導體器件45，其中沉積 與圖4所示相同，位于晶體管20、 22、 24和26之上。
9圖9所示為從晶體管20、 24和26之上有選擇地去除電介質層 42之后的半導體器件45。電介質層42的部分去除與圖5相同地進行。 這樣的結果就是晶體管26不具有晶體管20、 22和24所具有的那樣 的電介質層。
圖10所示為在邏輯部分16和SRAM陣列部分18之上沉積電介 質層46之后的半導體器件45。該電介質層也具有與電介質層40和 42大致相同的厚度并且同樣為通過PECVD沉積的氮化硅。這種情況 下選擇沉積參數以使電介質層46的壓縮性至少小于電介質層42.這 意味著電介質層46是壓縮性的但是壓縮性小于電介質層42、或松弛 性的、或者拉伸性的中的一種。如果為拉伸性的，則其拉伸的量優選 地不同于電介質層40的拉伸量。
圖11所示為在有選擇地從晶體管20、 22和24之上去除了電介 質層46之后的半導體器件45。這導致N溝道半導體20和24具有拉 伸性的ILD、 P溝道晶體管22具有壓縮性的ILD、而P溝道晶體管 46所具有的ILD的壓縮性至少小于晶體管42的ILD的壓縮性。SRAM 單元因此具有了遷移率小于集成電路邏輯部分中所用的P溝道晶體管 的上拉晶體管。這有利于SRAM單元并且能夠改善寫入余量或者寫 入速度。
圖12所示為半導體器件45，具有已完成的ILD，表示了位于晶 體管20、 22、 24和26之上的平坦的電介質層44的形成。在電介質 層44之上可以形成金屬互連。
圖13所示為圖8的半導體器件45在經過蝕刻之后得到的半導體 器件49，該蝕刻從晶體管20和晶體管24之上去除電介質層42以使 電介質層42保留于晶體管22和26上。圖13中與圖l到12中類似 的特征都被保留下來。在該階段，P溝道晶體管22和26具有相同的 壓縮應力。
圖14中所示為在將注入掩模(implant mask) 50形成于晶體管 20、 22和24上并且將注入物52注入到電介質層42中以^使其轉換為 至少具有小于電介質層42的壓縮應力的電介質層54之后的半導體器件49。注入掩模50優選地為光致抗蝕劑，但也可為其他合適的材料。 注入物52優選地為氙，但也可以為其他具有能夠減小電介質層54的 壓縮應力的量地效果的注入物。該注入物對于使電介質層42變得松 弛特別有用。注入物使得SRAM單元中具有了具有較低遷移率的P 溝道上拉晶體管并因此改善了寫入余量或者寫入速度。
圖15所示為圖5的半導體器件10在晶體管20、 22和24之上形 成了注入掩模56形成之后得到的半導體器件55。圖13中與圖l到6 中類似的特征都被保留下來。這表示了位于晶體管26之上的電介質 層40部分被暴露。
圖16所示為在注入了可以減少電介質層40暴露部分的拉伸應力 的注入物58以使電介質層40變為電介質層60之后的半導體器件55。 該方法對于在需要使P溝道上拉晶體管稍微拉伸的時候減少遷移率特 別有用，但其拉伸性不像N溝道晶體管的那樣大。如果上拉晶體管拉 伸得太大，就可能使讀取靜電噪聲余量(read static noise margin )惡 化。注入的結果就是SRAM單元中仍然具有遷移率低于邏輯P溝道 的遷移率的P溝道上拉晶體管，并因此改善了寫入余量或者寫入速度。
本領域技術人員容易想到對文中用于解釋目的所選的實施方案 的各種改變和修改。比如，可以改變電介質層的形成順序。不首先形 成拉伸性的層40,而可以先形成壓縮性的層42。所示的這些使用SOI 襯底的實施方案也可以使用其他類型的襯底，諸如體硅(bulk)或者 混合體硅-SOI混合體(bulk-SOI hybrid )。在不離開本發明的精神 的前提下，這些修改和改變都被包括在只由下列權利要求的公正解釋 所限定的本發明的范圍中。
權利要求
1.一種半導體器件，包括邏輯部分，包括第一N溝道晶體管和第一P溝道晶體管；靜態隨機存取存儲器(SRAM)陣列部分，包括第二N溝道晶體管和第二P溝道晶體管；位于第一P溝道晶體管之上的、具有壓縮應力的第一ILD；以及位于第二P溝道晶體管之上的第二ILD，其具有壓縮性至少小于第一ILD的壓縮應力的應力。
2. 根據權利要求1所述的半導體器件，其中，第一 ILD和第二 ILD包括應力不同的氮化硅。
3. 根據權利要求1所述的半導體器件，其中，第二P溝道晶體管 作為SRAM陣列中的上拉晶體管。
4. 根據權利要求1所述的半導體器件，其中，第二ILD位于第一 和第二 N溝道晶體管之上。
5. 根據權利要求1所述的半導體器件，還包括位于第一和第二 N 溝道晶體管之上的、具有拉伸應力的第三ILD。
6. 根據權利要求1所述的半導體器件，其中，第二ILD的應力為 壓縮的。
7. 根據權利要求1所述的半導體器件，其中，第二ILD的應力為 松弛的。
8. 根據權利要求1所述的半導體器件，其中，第二ILD的應力為 拉伸的。
9. 根據權利要求8所述的半導體器件，還包括位于第一和第二N 溝道晶體管之上的第三ILD，其具有拉伸性至少大于第二 ILD的拉伸 應力。
10. —種半導體器件，包括笫一部分，包括用在第一類型的電路中的第一類型的第一晶體管和第二類型的第一晶體管；第二部分，包括用在第二類型的電路中的第一類型的第二晶體管 和第二類型的第二晶體管；位于第一類型的第一晶體管之上的第一ILD，其具有第一類型的 第一應力；以及位于第一類型的第二晶體管之上的第二 ILD，其具有至少小于第 一類型的第一應力的第二應力。
11. 根據權利要求10所述的半導體器件，其中， 第一類型的第一晶體管和第一類型的第二晶體管為P溝道晶體管；以及第一類型的第一應力為壓縮性的。
12. 根據權利要求11所迷的半導體器件，其中，第一類型的電路 為邏輯電路而第二類型的電路為SRAM陣列。
13. 根據權利要求12所述的半導體器件，其中，第一類型的第二 晶體管為SRAM陣列中的上拉晶體管。
14. 根據權利要求13所述的半導體器件，還包括位于第二類型的 第一和第二晶體管之上的、具有拉伸應力的第三ILD。
15. 根據權利要求13所述的半導體器件，其中，第二 ILD位于第 二類型的第一和第二晶體管之上。
16. —種制造半導體器件的方法，包括以下步驟 形成用于邏輯電路中的第一N溝道晶體管； 形成用于該邏輯電路中的第一P溝道晶體管； 形成用于SRAM陣列中的第二N溝道晶體管；形成用于該SRAM陣列中的第二 P溝道晶體管； 在半導體器件上沉積具有第一應力的第一電介質層；去除位于第一 P溝道晶體管之上的第一電介質層； 在半導體器件上沉積具有壓縮性大于第一應力的第二應力的第二電介質層；以及去除位于第一和第二 N溝道晶體管以及第二 P溝道晶體管之上的第二電介質層。
17. 根據權利要求16所述的方法，其中，第一應力為拉伸應力， 該方法還包括向位于第二P溝道晶體管之上的第一電介質層的第一部 分中注入以使得第一電介質層的第一部分的拉伸性變小。
18. —種制造半導體器件的方法，包括以下步驟 形成用于邏輯電路中的第一 N溝道晶體管； 形成用于該邏輯電路中的第一P溝道晶體管； 形成用于SRAM陣列中的第二 N溝道晶體管； 形成用于該SRAM陣列中的第二 P溝道晶體管； 在半導體器件上沉積具有第一應力的第一電介質層；去除位于第一和第二 P溝道晶體管之上的第一電介質層； 在半導體器件上沉積具有壓縮性大于第一應力的第二應力的第二電介質層；以及去除位于第一和第二 N溝道晶體管以及第二 P溝道晶體管之上的第二電介質層；在半導體器件上沉積具有處于第一應力和第二應力之間的第三應力的第三電介質層；去除位于第一和第二 N溝道晶體管以及第一 P溝道晶體管之上的第三電介質層。
19. 一種制造半導體器件的方法，包括以下步驟 形成用于邏輯電路中的第一N溝道晶體管； 形成用于該邏輯電路中的第一P溝道晶體管； 形成用于SRAM陣列中的第二 N溝道晶體管；形成用于該SRAM陣列中的第二 P溝道晶體管； 在半導體器件上沉積具有第一應力的笫一電介質層；去除位于第一和笫二 P溝道晶體管之上的第一電介質層； 在半導體器件上沉積具有壓縮性大于第一應力的第二應力的第二電介質層；以及去除位于第一和第二 N溝道晶體管之上的第二電介質層，以將第二電介質層的第一部分保留在第一P溝道晶體管上并且將第二電介質層的第二部分保留在第二P溝道晶體管上；以及向第二電介質層的第二部分注入以使得第二電介質層的第二部 分的壓縮性變小。
20.—種制造半導體器件的方法，包括以下步驟形成第一部分，包括用在第一類型的電路中的第一類型的第一晶 體管和第二類型的第一晶體管；形成第二部分，包括用在第二類型的電路中的第一類型的第二晶 體管和第二類型的第二晶體管；形成位于第一類型的第一晶體管之上的第一 ILD,其具有第一類 型的第一應力；以及形成位于第一類型的第二晶體管之上的第二ILD，其具有至少小 于第一類型的第一應力的第二應力。
全文摘要
對于具有邏輯(16)和靜態隨機存取存儲器(SRAM)陣列(18)的集成電路(10)，通過對SRAM陣列的層間電介質(ILD)(42、40)進行有別于邏輯的層間電介質(ILD)的處理來改善其性能。N溝道邏輯(20)和SRAM晶體管(24、26)具有非壓縮應力的ILD(40)，P溝道邏輯晶體管(22)ILD(42)具有壓縮應力，而P溝道SRAM晶體管(26)至少具有小于P溝道邏輯晶體管的壓縮應力，即P溝道SRAM晶體管(26)可以是壓縮性的但小于P溝道邏輯晶體管(22)的壓縮性、或可以是松弛性的、或者可以是拉伸性的。這有利于使集成電路(10)的P溝道SRAM晶體管(26)具有比P溝道邏輯晶體管(22)更低的遷移率。具有更低遷移率的P溝道SRAM晶體管(26)會使得寫入性能更好；在低功耗電源電壓下無論是寫入時間還是寫入余量均能更佳。
文檔編號H01L27/11GK101558494SQ200680008880
公開日2009年10月14日 申請日期2006年2月16日 優先權日2005年4月6日
發明者喬恩·D·奇克, 詹姆斯·D·伯內特 申請人:飛思卡爾半導體公司