制造晶體管的方法和形成存儲設備的方法

專利名稱：制造晶體管的方法和形成存儲設備的方法
技術領域：
本發明涉及一種形成晶體管的方法，其特別地可用于動態隨機存取存儲單元。而且，本發明涉及一種形成存儲設備的方法。
背景技術：
動態隨機存取存儲器(DRAM)的存儲單元通常包括存儲電容器，用于存儲表示待存儲的信息的電荷；和存取晶體管，其同存儲電容器連接。該存取晶體管包括第一和第二源/漏區、連接第一和第二源/漏區的溝道、以及控制在第一和第二源/漏區之間流動的電流的柵電極。該晶體管通常至少部分地形成在半導體襯底上。柵電極形成了字線的一部分，并且通過柵極電介質同溝道電絕緣。通過經由對應的字線對存取晶體管尋址，讀出了存儲在存儲電容器中的信息。
在目前使用的DRAM存儲單元中，存儲晶體管可被實現為溝槽晶體管，其中兩個電容器電極設置在溝槽中，該溝槽在垂直于襯底表面的方向中，在襯底中延伸。
根據DRAM存儲單元的另一實現方案，電荷存儲在堆疊電容器中，該堆疊電容器是在襯底表面上面形成的。
存儲設備進一步包括外圍部分。通常，存儲設備的外圍部分包括用于對存儲單元尋址和用于處理接收自獨立存儲單元的信號的電路。通常，外圍部分形成在與獨立存儲單元相同的半導體襯底上。因此高度理想的是具有這樣的制造工藝，即可以通過該工藝同時形成存儲單元陣列和外圍部分的部件。
在存儲單元的晶體管中，存在晶體管的溝道長度的下限，低于該下限時非尋址狀態下的存取晶體管的隔離屬性是不充分的。有效溝道長度的下限leff限制了具有相對于半導體襯底的襯底表面水平形成的存取晶體管的平面晶體管單元的等比例縮小能力。
垂直晶體管單元提供了增強溝道長度同時維持所需用于形成存儲單元的表面積的可能性。在該垂直晶體管單元中，存取晶體管的源/漏區以及溝道區在垂直于襯底表面的方向中對準。
增強有效溝道長度Leff的概念稱為凹陷溝道晶體管，例如了解自美國專利No.5,945,707。在該晶體管中，第一和第二源/漏區配置在平行于襯底表面的水平面上。柵電極配置在凹槽中，其是在半導體襯底上形成的。該凹槽設置在晶體管的兩個源/漏區之間。因此，有效溝道長度等于兩個源/漏區之間的距離與凹陷凹槽的深度的兩倍的和。該有效溝道長度Weff對應于最小結構尺寸F。
另一已知的晶體管概念稱為FinFET。Fin FET的有源區通常具有鰭或脊的形狀，其形成在兩個源/漏區之間的半導體襯底中。柵電極在鰭的兩側或三側包圍鰭。Deok-Hyung Lee等人的“Fin-channel-array transistor(FCAT)featuring sub-70nm low power and highperformance DRAM”，IEDM Tech.Dig.，pp.407-410，2003公開了進一步的晶體管。
在美國專利申請No.2005/0003308中描述了一種形成特殊接觸栓塞的方法，其整體內容在此處并入作為參考。

發明內容
本發明的一個或多個實施例提供了一種制造晶體管的方法。在一個實施例中，該方法包括，通過在襯底中定義柵凹槽形成柵電極。在與凹槽相鄰的位置處，在每個隔離溝槽中定義板狀部分，由此兩個板狀部分將與凹槽連接，并且凹槽設置在兩個板狀部分之間。在有源區和凹槽之間的界面處，并且在有源區和板狀部分之間的界面處，提供了柵絕緣材料。柵電極材料被設置為，填充凹槽和兩個板狀部分。


所包括的附圖用于提供對本發明的進一步的理解，并且附圖被并入本說明書并形成本說明書的一部分。

了本發明的實施例以及用于解釋本發明的原理的描述。通過參考下面的詳細描述，本發明的其他的實施例以及本發明的許多預期優點將是顯而易見的并且得到更好地理解。附圖的元素不必相互成比例。相似的參考數字表示對應的相似部分。
圖1示出了根據本發明的存儲設備的一個實施例的平面視圖。
圖2A～2F示出了通過本發明的方法制造的晶體管的一個實施例的截面視圖。
圖3～33示出了本發明的第一實施例。
圖34～54示出了本發明的第二實施例的工藝。
圖55～58示出了第二實施例的變型的工藝。
圖59示出了根據本發明的第二實施例的方法制造的完整的晶體管的視圖。
圖60～77示出了本發明的第三實施例。
圖78～86示出了本發明的第四實施例。
圖87～100示出了本發明的第五實施例。
圖101～119示出了本發明的第六實施例。
具體實施例方式
在下面的詳細描述中參考附圖，該附圖形成該詳細描述的一部分，并且其中借助于可實踐本發明的示意性具體實施例示出了該附圖。在這方面，參照所描述的附圖的取向使用方向性術語，諸如“頂部”、“底部”、“正面”、“背面”、“前面”、“后面”等。由于本發明的實施例的部件可以定位在多個不同的取向中，因此方向性術語用于說明的目的而非限制。應當理解，在不偏離本發明的前提下，可以利用其他的實施例并且可以進行結構或邏輯上的修改。因此，下面的詳細描述不具有限制的意義，并且本發明的范圍由附屬權利要求限定。
圖1示出了具有根據本發明的一個實施例的晶體管、或者可通過本發明的方法制造的晶體管的示例性存儲設備的平面視圖。在圖1的中心部分中，示出了包括存儲單元100的存儲單元陣列。每個存儲單元100包括存儲電容器3和存取晶體管16。存儲電容器3包括存儲電極和反向電極，存儲電極同存取晶體管16的第一源/漏區121中的對應區連接。存取晶體管16的第二源/漏區122同對應的位線連接。在第一和第二源/漏區121、122之間形成的溝道的導電性由通過對應的字線8進行尋址的柵電極控制。在一個實施例中，存儲電容器可以實現為溝槽電容器或者堆疊電容器。
存儲單元陣列的具體布局是任意的。具體地，存儲單元100可以排列為例如棋盤的圖案或者任何其他適當的圖案。如圖1中所示出的，存儲單元被配置為使得單一的存儲單元100具有8F2(4F×2F)的面積并且可以實現為折疊位線結構。圖1的存儲設備進一步包括外圍部分101。外圍部分101通常包括核心電路102，其包括用于對字線8尋址的字線驅動器103和用于感應由位線9傳送的信號的傳感放大器104。核心電路102通常包括其他的設備，特別是用于獨立存儲單元100的控制和尋址的晶體管。外圍部分101進一步包括支持部分105，其通常位于核心電路101外部。外圍部分的晶體管可以是任意的。具體地，它們可以實現為常規的平面晶體管。然而，它們也可以通過參考圖2示出的方式實現。
圖2A示出了沿連接第一和第二源/漏區121、122的第一方向的陣列晶體管16的截面視圖。
晶體管16包括第一和第二源/漏區121、122以及連接第一和第二源/漏區121、122的溝道14。溝道的導電性由柵電極85控制。有源區12具有鰭或脊的形狀，并且鰭的三側由柵電極包圍。
第一和第二源/漏區121、122設置在半導體襯底1的表面區域中。柵電極85包括凹槽區域852和兩個板狀部分851。柵電極85的凹槽區域設置在襯底表面10中刻蝕的凹槽73中。因此，有源區的頂側11a設置在比半導體襯底的表面10更深的深度處。板狀部分851在位于所述截面的前面和后面的平面中延伸，并且因此由虛線示出。
凹槽區域852的下部通過柵極介電層88同硅材料電絕緣。第一和第二源/漏區121、122通過氮化硅隔層86同凹槽部分852電絕緣。此外，犧牲氧化硅層181設置在氮化硅隔層86同第一和第二源/漏區121、122之間。提供了第一接觸區域93，以便于使第一源/漏區121同存儲電容器電連接，并且提供了第二接觸區域94，以便于使第二源/漏區122同位線(未示出)電連接。
柵電極85通常由多晶硅制成。第一和第二源/漏區121、122被實現為正常或重摻雜硅區域，并且因此呈現良好的導電性。任選地，第一源/漏區121或者源/漏區121、122二者可以額外地包括輕摻雜區域(未示出)，其分別設置在溝道區和重摻雜區域之間。溝道14是輕p型摻雜的，并且因此使第一源/漏區同第二源/漏區絕緣，除非向柵電極85施加適當的電壓。
第一和第二接觸區域93、94之間的電流路徑包括在第一垂直方向中，即向下延伸的第一組成部分15a，在水平方向中延伸的第二組成部分15b，和向下，即在與第一垂直方向相反的第二垂直方向中延伸的第三組成部分15c。換言之，電流路徑包括溝道區14以及從源/漏區121的邊界到接觸區域93、94的距離。
因此，從第一接觸區域93流向第二接觸區域94的電流將首先具有弱柵控垂直路徑，然后是強柵控垂直路徑，隨后具有強柵控水平路徑，再后是強柵控垂直路徑，之后是弱柵控垂直路徑。換言之，由于電流路徑包括在襯底表面中形成的凹陷中延伸的部分，因此重摻雜的第一和第二源/漏區121、122之間的最小距離相比于FinFET有所增加，在FinFET中有源區沿襯底表面設置并且其中電流路徑僅包括水平路徑。結果，源/漏區-溝道結處的電場減小，因此泄漏電流減小。
而且，重摻雜區域121、122通過隔層部分86同柵電極852隔開，由此柵電極的電場對重摻雜區域的影響減小。
圖2B示出了在垂直于圖2A的方向中的晶體管的截面。具體地，示出了跨越有源區的鰭區域11的截面，即有源區具有窄的寬度的部分，該鰭區域在其三側上由柵電極圍繞。在鰭區域11中，有源區具有脊或鰭的形式。有源區具有頂側11a和兩個側面11b，頂側11a的長度小于側面11b的長度。
在圖2B中，柵電極851的板狀部分852沿脊的側面11b設置，而柵電極的凹槽狀部分852沿脊的頂側11a設置。柵電極85通過柵極電介質80同鰭區域11絕緣。如由圖2B所看到的，電流路徑15處于同圖1B中所示的平面垂直的方向中。
由于鰭區域很窄的寬度，晶體管體可以完全耗盡，由此可以改善晶體管的亞閾值斜率。結果，獲得了改善的導通電流/截止電流比。根據本發明的一個實施例，可以使鰭區域局部變薄，由此使溝道區的寬度小于第一和第二源/漏區的寬度。結果，相對于已知的晶體管，可以在不減小源/漏區的接觸面積的情況下，進一步改善晶體管的截止電流。結果，接觸電阻未增加。
在圖2A和2B中示出的結構中，溝道長度Leff對應于第一和第二源/漏區之間的距離。此外，溝道寬度對應于其導電性受控于柵電極的區域的寬度。具體地，鰭的高度可以是20～100nm，并且鰭的寬度可以小于35nm。
由于溝道寬度增加且電阻減小，因此，相比于已知的晶體管，本發明的晶體管提供了改善的導通電流。而且，該晶體管呈現出更大的亞閾值特性的斜率以及顯著減小的體效應。由此進一步增加了導通電流。
此外，由于該晶體管更大的溝道長度和更大的亞閾值特性的斜率，相比于已知的晶體管，該晶體管提供了改善的截止電流。
總而言之，圖2A和2B中示出的晶體管結合了改善的導通電流和減小的截止電流。
圖2C示出了圖2A中示出的晶體管結構的變型。在圖2C中，第一源/漏區包括重摻雜部分121”和輕摻雜區域121’。輕摻雜區域121’延伸到與第二源/漏區122相同的深度。
通過在重摻雜區域121”和溝道14之間提供輕摻雜區域121’，可以減小電場。因此，可以減小結泄漏電流。
通常說來，泄漏電流對應于未對柵電極尋址時從存儲電容器流向第二源/漏區或硅體的電流。由于具體地，第一源/漏區-溝道結處的電場高度影響泄漏電流，因此有利的是減小第一源/漏區-溝道結處的電場。通過減小泄漏電流，可以增加保持時間，即在該時間期間信息被可識別地存儲在存儲單元中。
因此，第一和第二源/漏區的不對稱配置，具體地，圖2C中示出的配置，其中第一源/漏區121包括輕和重摻雜部分并且輕摻雜部分121’延伸到與第二源/漏區122相同的深度，這是非常有利的。
然而，同樣在本發明的范圍內的是，第二源/漏區122包括輕度和重摻雜部分，其中輕摻雜區域配置在重摻雜區域和溝道區之間。具體地，包括輕度和重摻雜部分的第一和第二源/漏區可以以對稱的方式配置。
根據圖2C中示出的實施例，輕摻雜的第一源/漏區121’的下側設置在柵電極的凹槽部分852的下邊緣下方，或者低于鰭區域的頂側。結果，可以顯著增加第一源/漏區的有效寬度。由于該寬度主要確定了導通電流，因此進一步改善了晶體管的導通電流特性。
隨后將與存儲電容器連接的重摻雜的第一源/漏區121通過厚的隔層86’與柵電極屏蔽開。因此，與存儲負載連接的結處的電場將減小。結果，將進一步增加保持時間。
上文描述的晶體管可以通過數種方式修改。例如，板狀部分851可以延伸到從柵電極的凹槽區域的底部部分開始測量的20～100nm的深度。
例如，通過執行刻蝕工藝，其從隔離溝槽開始刻蝕硅襯底材料以及隔離材料，可以獲得圖2A中示出的結構。隨后，在隔離溝槽中刻蝕袋(pocket)，以便于形成柵電極的板狀部分851。具體地，這可以通過選擇性地相對于硅刻蝕二氧化硅的刻蝕工藝實現。為了以這樣的方式形成晶體管，優選地，第一硬掩模疊層包括二氧化硅層、多晶硅(多晶體硅)層、二氧化硅層以及頂部的多晶硅層。可替換地，第一硬掩模疊層可以包括氮化硅層、二氧化硅層和多晶硅層。在任一情況中，重要的是，第一硬掩模疊層包括多晶硅層作為最頂層，其將不會受到用于刻蝕二氧化硅的刻蝕工藝的攻擊。
任選地，可以在第一硬掩模疊層的表面上提供包括碳層的第二硬掩模疊層。
在圖2D和2E中，柵電極85形成在半導體襯底1中形成的柵凹槽中，并且板狀部分851相比于凹槽部分852僅延伸到襯底中稍深的深度。具體地，如圖2E中示出的，板狀部分851延伸到從柵電極的凹槽部分的底部部分開始測量的高達約5～25nm的深度。此外，不使與柵電極相鄰的區域相對于有源區變窄，其通過形成隔離溝槽2定義。因此，當施加典型的柵電壓時，溝道將不是完全耗盡的。然而，特別地可由圖2E得到的，所得到的晶體管相比于常規的凹陷溝道晶體管具有增加的溝道寬度。在圖2D中示出的晶體管中，第一和第二源/漏區121、122可以延伸到比該圖中指出的深度更深的深度。具體地，它們可以延伸到柵凹槽73的底部下面。在下文中，圖2D和2E中示出的晶體管還將被稱為EUD(“延伸U形凹槽器件”)。
如下文將更加詳細描述的，在制造圖2D和2E中示出的器件時，提供柵電極的工藝包括在半導體襯底中定義柵凹槽的工藝，由此最終柵凹槽在有源區中在垂直于半導體襯底的方向上從半導體襯底的表面延伸到第一深度。
具體地，定義柵凹槽的工藝包括選擇性刻蝕工藝，其相對于隔離溝槽的隔離材料選擇性地刻蝕襯底材料。隨后，在每個隔離溝槽中，在與凹槽相鄰的位置處定義袋，由此兩個袋將與凹槽連接，并且凹槽設置在兩個袋之間，這兩個袋延伸到比第一深度更大的第二深度。在下一個工藝中，在有源區和凹槽之間的界面處并且在有源區和袋之間的界面處提供柵絕緣材料，并且淀積柵電極材料，以便于填充凹槽和兩個袋。
為了定義柵凹槽，可以使用不同種類的硬掩模。
具體地，可以在半導體襯底1的表面上，或者在半導體襯底的表面上淀積的二氧化硅犧牲層上，提供第一硬掩模疊層。第一硬掩模疊層包括至少一個與半導體襯底的材料不同的材料層。任選地，可以在第一硬掩模疊層的表面上提供第二硬掩模疊層，該第二硬掩模疊層包括碳層。
為了形成參考圖2D和2E示出的晶體管，用于在襯底中刻蝕柵凹槽的工藝是相對于隔離溝槽的隔離材料選擇性地刻蝕半導體材料的刻蝕工藝。為了形成圖2D和2E中示出的晶體管，第一硬掩模疊層沒有必要包括多晶硅層作為最頂層。具體地，第一硬掩模疊層可以包括任何下列組合多晶硅層/二氧化硅層/多晶硅層(任選)、氮化硅層/二氧化硅層/多晶硅層(任選)和多晶硅層/氮化硅層。
然而，優選的是使用包括碳層的第二硬掩模疊層。具體地，碳硬掩模由碳膜形成，其可以通過物理汽相淀積或者化學汽相淀積進行淀積。具體地，該碳膜可由無定形碳制成，其可以任選地包括氫。
具體地，為了制造具有收縮特征尺寸的半導體器件，有必要使用薄的抗蝕劑材料，用于獲得將要定義的結構的深度與直徑的長寬比，該寬長比受限于特定值。然而，如果采用具有100～200nm厚度的抗蝕劑層，則不能獲得刻蝕工藝的所需的選擇性。出于該原因，優選的是采用碳硬掩模，其包括具有200～300nm厚度的碳層和具有約50～70nm厚度的氮氧化硅層。具體地，采用SiON層作為被構圖的硬層。在構圖碳層的后續工藝中，被構圖的SiON層作為硬掩模。由碳制成的硬掩模層是非常有利的，原因在于其易于使用例如O2等離子體進行刻蝕。
通過本發明的方法制造的晶體管有利地包括側壁隔層86，例如圖2A中所示出的。具體地，在柵電極85同第一和第二源/漏區121、122之間的界面處提供側壁隔層86，以便于有效地使柵電極同第一和第二源/漏區絕緣。側壁隔層86具有大于柵極介電層88的厚度，并且因此使施加給柵電極85的電勢有效地屏蔽開相鄰的第一和第二源/漏區121、122。具體地，優選的是由二氧化硅形成側壁隔層86，至少形成其上面的部分。
圖2F示出了一種EUD，其中第一和第二源/漏區121、122延伸到比圖2D所示出的更深的深度。此外，在柵電極85同第一和第二源/漏區121、122之間的邊界處提供了隔層，以便于有效地使柵電極85同第一和第二源/漏區121、122絕緣。
根據本發明的優選實施例，在形成FinFET或EUD時，形成柵凹槽，并且提供由犧牲材料制成的隔層，在后面的加工工藝中該隔層由諸如SiO2隔層的永久隔層替換。在該情況中，有利地，可以利用犧牲隔層的屬性，在后面的加工工藝中該犧牲隔層由例如SiO2的永久隔層替換。
在該情況中，在將形成永久隔層的位置處，具體地，在將柵電極同第一和第二源/漏區分隔開的位置處，形成犧牲隔層。
此外，根據本發明的方法，在第一硬掩模疊層中定義第一開口之后，優選地，在第一開口的側壁上提供犧牲隔層。然后，各向同性地刻蝕襯底材料，并且在隨后的工藝中，移除犧牲隔層。由此，在襯底中形成的凹槽的直徑可以相對于第一硬掩模疊層中的第一開口的直徑減小。由此可以進一步減小臨界尺寸(“CD”)。
此外，在制造包括存儲單元陣列以及還包括晶體管的外圍部分的存儲設備時，對于如何制造外圍部分的和陣列部分的晶體管存在不同的方法。例如，可以形成外圍柵極介電層和外圍多晶硅層，然后完成陣列晶體管，隨后淀積疊層用于形成外圍柵電極以及存儲單元陣列的字線。在該情況中，可以有利地采用外圍柵極電介質和外圍多晶硅層作為用于形成陣列晶體管的第一硬掩模疊層的一部分。該實施例是有利的，這是因為硬掩模疊層和外圍柵電極的層可以通過共同的淀積工藝形成。
作為替換方案，在生長氧化物犧牲層之后可以形成陣列晶體管，隨后執行用于形成外圍柵極介電層的工藝和用于形成疊層的工藝，用于形成外圍柵電極以及陣列的字線。該實施例是有利的，這是因為外圍柵極電介質不受用于形成陣列晶體管的工藝的影響。
此外，本發明提供了一種用于制造包括位線的存儲單元陣列的方法，該位線用于使第二源/漏區與對應的位線電連接。具體地，如果采用包括二氧化硅層、多晶硅層和二氧化硅層的硬掩模疊層作為第一硬掩模疊層，則可以使用用于形成位線接觸的特殊方法。然而，如果第一硬掩模疊層包括氮化硅和二氧化硅層，則可以有利地避免相鄰字線之間的電容耦合，由此減小了串擾效應。
在下文中，將參考柵極介電層或者柵絕緣層，具體地諸如柵氧化物。然而，對于本領域的技術人員顯而易見的是，可以使用任何其他的適當的介電材料作為柵極電介質。
圖3～33示出了本發明的第一實施例。如所將描述的，提供了存儲單元，其結合了包括由二氧化硅制成的隔層的晶體管。
圖3A示出了在形成存儲電容器之后和定義有源區12之后的部分存儲單元陣列的平面視圖。具體地，有源區被形成為條形的片段，一行中的兩個有源區12的片段通過溝槽頂部氧化物34相互絕緣，該氧化物34是在對應的溝槽電容器上面形成的。使相鄰的不同行的有源區12的條隔開，隔離溝槽設置在相鄰的行之間，隔離溝槽填充有隔離材料。有源區12的片段以棋盤的方式排列，由此相鄰行的片段以交錯的方式排列。更具體地，相鄰行的片段偏移半個單元間距，具體為2F。
在圖3B中示出了圖3A中示出的陣列的I和I之間的截面。如由圖3B所看到的，溝槽電容器3被提供為在半導體襯底1中，具體地在硅襯底中延伸。溝槽電容器3包括內部電極31、設置在內部電極31和反向電極313之間的電容器介質312。在溝槽電容器3的上部中，提供了如本領域中常規的隔離環。提供了多晶硅填料31，以便于實現內部電容器電極31與在隔離環上面形成的埋帶窗口33之間的電接觸。在多晶硅填料311上面，提供了溝槽頂部氧化物層34。例如，頂部氧化物層34的總厚度可以約為30nm，其中頂部氧化物層34優選地從襯底表面10凸出約15nm，由此埋帶窗口33被設置為與襯底表面10接近。參考數字21表示在平行于所示截面的截面中形成的隔離溝槽2的底部部分。
溝槽電容器3的形成通常是已知的，并且為了簡便省略了關于其的描述。具體地，溝槽電容器包括埋帶，以便于實現內部電容器電極31和待形成的晶體管的第一源/漏部分之間的電接觸。多晶硅填料311的摻雜劑擴散到襯底部分中，以便于形成埋帶外擴散部分331。
此外，用于橫向限制有源區12的隔離溝槽2被刻蝕并且使用普通的隔離材料進行填充。具體地，隔離溝槽2填充有第一二氧化硅層、氮化硅襯層和二氧化硅填料。
在下一個工藝中，淀積第一和第二硬掩模疊層4。具體地，淀積具有約10nm厚度的氮化硅層41、具有約120nm厚度的二氧化硅層42、和具有50nm厚度的多晶硅層43。隨后，淀積具有約180nm厚度的碳硬掩模層44和具有60nm厚度的氧氮化硅層45。具體地，氧氮化硅(SiON)層45用作用于對碳層44構圖的硬層。此外，SiON層45是抗反射涂層。任選地，可以在襯底表面10和氮化硅層41之間提供SiO2犧牲層(未示出)。圖4中示出了所得到的結構。
在下一個工藝中，在SiON層45中形成開口。例如，通過錐形刻蝕工藝形成SiON層45中形成的開口，由此其底部部分處開口的直徑小于SiON層的頂部部分處的直徑。該開口被形成為以便它們具有橢圓的形狀，其中較長邊同較小邊的比約為2∶1.2。具體地，SiON層45的底部部分處的開口直徑可以是50～300nm。
圖5中示出了所得到的結構。
在下一個工藝中，刻蝕碳硬掩模44。隨后通過選擇性刻蝕工藝，其停止于氮化硅層41上，刻蝕多晶硅層43和二氧化硅層42。圖6中示出了所得到的結構，其中在圖6的上部中示出了平面視圖。如可以看到的，在SiON層45中形成開口46。圖6的下部示出了上部中的I和I之間的截面。如可由下部看到的，開口46延伸到氮化硅層41。
相對于硅和二氧化硅選擇性地刻蝕氮化硅41。隨后執行刻蝕工藝，以便于同時刻蝕二氧化硅和硅。具體地，通過該刻蝕工藝刻蝕約15～60nm的Si。結果，開口46延伸到硅襯底1中。而且，還刻蝕與圖7所示垂直的部分中的隔離溝槽2的上部。
隨后移除SiON層以及碳硬掩模層44。具體地，可以在O2等離子體中刻蝕碳硬掩模。圖7中示出了所得到的結構。
圖7的上部示出了關于所得到結構的平面視圖。如可以看到的，在多晶硅層43中形成了開口46。在開口46中，未覆蓋有源區12的硅襯底材料1。隔離溝槽被設置為同有源區12相鄰，隔離溝槽2在開口中未被覆蓋。在圖7的下部中示出了該結構的截面視圖。如可以看到的，開口46延伸到硅襯底1中。例如，開口46可以延伸到襯底中低于其表面10約15nm～60nm，以便于形成柵凹槽73。
形成氮化硅隔層47。具體地，保形地淀積具有約0.3F的厚度的氮化硅層，隨后執行各向異性刻蝕工藝，以便于形成隔層47。隨后，執行用于刻蝕隔離溝槽2的二氧化硅材料的刻蝕工藝。具體地，刻蝕約100nm的SiO2。圖8中示出了所得到的結構。
圖8A的上部示出了關于所得到的結構的平面視圖。如可以看到的，在多晶硅層43中形成了開口，該開口由環形氮化硅層47包圍。在有源區12的任一側上提供了隔離溝槽2。在圖8A的下部中示出了該所得到結構的截面視圖。如由圖8A的上部所看到的，在I和I之間截取了該截面視圖。如可以看到的，氮化硅層47設置在開口46的任一側上。
圖8B示出了如由圖8A可看到的在II和II之間截取的截面視圖。如可以看到的，通過氧化物刻蝕工藝，形成了在隔離溝槽2中延伸的袋狀結構74。此外，氮化硅隔層47設置在開口46的上部處。
任選地，通過執行各向同性硅刻蝕工藝使有源區12減薄。具體地，使有源區減薄10～20nm。因此，有源區所得到的寬度總計約為小于35nm。在下一個工藝中，例如通過執行ISSG(原位蒸汽生成)氧化工藝淀積柵極介電層88。圖9中示出了所得到的結構。
具體地，圖9的上部示出了關于所得到的結構的平面視圖。如可以看到的，現在有源區12相對于前面的圖是減薄的。整個表面區域由二氧化硅層88覆蓋，在圖9的上部中指出了隔層47的位置。圖9的下部示出了在I和I之間的截面視圖。如可以看到的，柵極介電層88保形地淀積在整個襯底表面上。
圖10示出了如由圖9A可看到的在II和II之間截取的截面視圖。如可以看到的，現在有源區12包括變薄的部分125。二氧化硅層88保形地形成在整個表面上。通過硅刻蝕工藝形成了延伸的袋狀結構74。
淀積具有約80nm厚度的氮化硅犧牲層。隨后，通過刻蝕使氮化硅層凹陷約100nm。結果，提供了氮化硅填料49，以便于填充剩余的已由前面的工藝形成的開口46。然后，通過通常已知的方法移除SiO2層88和多晶硅層43。結果，氮化硅隔層47和氮化硅填料49延伸到從氮化硅層41的頂部部分開始測量的約70nm或更高的高度。
圖11A中示出了所得到的結構，其示出了例如由圖9可看到的在I和I之間截取的截面視圖。
圖11B示出了在II和II之間截取的截面視圖。如可以看到的，在垂直于圖11A中示出的截面的截面中，開口46填充有氮化硅隔層47以及氮化硅填料49。
執行用于移除二氧化硅層42的刻蝕工藝。通過該刻蝕工藝，還移除了設置在氮化硅隔層47和氮化硅填料49之間的柵極介電層88的頂部部分。圖12中示出了所得到的結構，其中圖12的左邊部分示出了I和I之間的截面視圖，并且圖12的右邊部分示出了例如可由圖1截取的III和III之間的存儲設備的外圍部分的截面視圖。如可由圖12看到的，現在除了其中將要形成柵電極的那些部分以外，襯底的全部表面由氮化硅層41覆蓋。
形成具有4nm厚度的二氧化硅層54，作為用于保護氮化硅層41的層。例如，二氧化硅層54可以通過ISSG氧化工藝形成。圖13中示出了所得到的結構。如可以看到的，現在整個表面由二氧化硅層54覆蓋。
在存儲設備的外圍部分上提供抗蝕劑材料35，留下陣列部分未被覆蓋。而且，執行用于提供第一和第二源/漏區121、122的注入工藝。圖14中示出了所得到的結構。如可由圖14看到的，現在III和III之間的外圍部分由抗蝕劑層35覆蓋，并且形成了第一和第二源/漏區121、122。
在下一個工藝中，執行去渣(deglazing)工藝以便于從陣列部分移除二氧化硅層54。隨后，從外圍部分移除抗蝕劑材料35。結果，外圍部分保持由二氧化硅層54保護，而在陣列部分中，表面由氮化硅層41覆蓋。圖15中示出了所得到的結構。
執行利用熱磷酸(hot phos)的刻蝕工藝，以便于相對二氧化硅選擇性地刻蝕氮化硅。結果，從陣列部分移除氮化硅層41。此外，完整地刻蝕所形成的開口中間的氮化硅隔層47和氮化硅填料49。由于該刻蝕工藝相對于二氧化硅是選擇性的，因此該刻蝕工藝未刻蝕外圍部分。
圖16中示出了所得到的結構。
執行刻蝕二氧化硅的刻蝕工藝。結果，移除了SiO2層54以及SiO2層88。圖17中示出了所得到的結構。
在約800℃的溫度下，執行利用HCI蒸汽的氧化工藝。由此，氧化未被覆蓋的硅材料，以便于形成二氧化硅。結果，形成了二氧化硅層。具體地，該二氧化硅層包括柵極介電層88和二氧化硅隔層36，其被形成為具有約15～20nm的厚度，由此消耗了9～12nm的Si。
執行利用熱磷酸的氮化物刻蝕工藝。由此從外圍部分移除了氮化硅層41。圖18中示出了所得到的結構。
任選地，可以執行用于提供外圍晶體管的摻雜區域的注入工藝。這樣，如果存在犧牲SiO2，則將其移除。
隨后，執行HCI蒸汽中的氧化工藝，以便于提供外圍柵極介電層29。隨后，淀積具有約80nm厚度的多晶硅層，然后執行用于使多晶硅凹陷約60nm的刻蝕工藝。結果，整個表面由多晶硅層48覆蓋，現在襯底表面中形成的開口由多晶硅材料填充。圖19中示出了所得到的結構。具體地，如可由圖19A看到的，在I和I之間的截面視圖中，現在柵凹槽填充有多晶硅材料。在下面的圖中，盡管部分SiO2層36、29被示出為在電容器溝槽上面，但是對于本領域的技術人員顯而易見的是，依賴于已經形成SiO2層的工藝條件，這些層未形成為覆蓋電容器溝槽的連續的層。更具體地，如果通過熱氧化形成了SiO2層36、29，則它們不在填充于電容器溝槽中的溝槽頂部氧化物34上面形成。
如可由圖19B進一步看到的，其示出了II和II之間的截面視圖，而且在垂直于圖19A中所示截面的截面中，柵凹槽填充有多晶硅材料。
淀積用于形成柵堆疊的層。具體地，如本領域中常規的，淀積多晶硅層55、鎢層82和氮化硅層56。圖20中示出了所得到的結構。
隨后，對用于形成柵電極的疊層構圖，以便于形成字線。具體地，使用抗蝕劑圖案刻蝕這些層，其中使用具有線/間隔圖案的掩模形成該抗蝕劑層。然后，刻蝕該疊層。優選地，通過終點檢測來檢測刻蝕多晶硅層55的工藝的終點，以便于在多晶硅材料48上停止。圖21中示出了所得到的結構。如可以看到的，在陣列部分中已經形成了有源的字線8a和通過的字線8b，而在III和III之間的外圍部分中形成了外圍柵電極8c。在圖21中，示出了字線8a、8b相對于柵電極的稍微的未對準。如將由下面的描述所認識到的，該未對準不會引起不期望的短路。
下面將描述所執行的用于實現位線接觸的形成，同時避免柵電極的下部和位線接觸之間的短路的加工工藝。
首先，執行刻蝕多晶硅層55的工藝。任選地，刻蝕多晶硅層55的工藝可以是過刻蝕工藝，其還刻蝕多晶硅層48。可替換地，可以執行額外的用于刻蝕多晶硅層48的刻蝕工藝。圖19中示出了刻蝕多晶硅材料之后的所得到的結構。
如可由圖22看到的，在I和I之間的陣列部分中，現在在柵凹槽73的上部中移除了多晶硅材料。隨后，任選地，柵凹槽73的該暴露部分可以填充以二氧化硅。為此，首先，通過使用CVD工藝，使用TEOS(四乙基原硅酸鹽)作為起始氣體，淀積約30nm的SiO2。隨后，將二氧化硅層刻蝕約40nm。結果，在柵凹槽的底部部分處形成了SiO2填料37。在III和III之間的外圍部分中，還刻蝕柵極介電層29。圖23中示出了該任選工藝之后的所得到的結構。
任選地，執行氧化工藝，通過通常已知的方法，形成具有約7nm厚度的側壁氧化物38。圖24中示出了所得到的結構。
隨后，將描述形成到第二源/漏區122的位線接觸的方法。該加工工藝是已知的并且僅被描述為示例。對于本領域的技術人員顯而易見的是，還可以通過任何其他的適當的工藝，具體地，通過自對準接觸形成來形成位線接觸。
為了形成位線接觸，首先通過通常已知的方法，例如TEOS方法，淀積具有約(0.3×F)的厚度的二氧化硅層57。任選地，作為對參考圖23所述的淀積二氧化硅填料37的工藝的替換方案，可以執行該工藝，以便于使用二氧化硅填充柵凹槽的上部部分。
圖25中示出了所得到的結構。
隨后，通過常規的方法形成位線接觸栓塞95。具體地，淀積未摻雜的多晶硅層93。隨后，執行CMP工藝，然后執行CVD(化學汽相淀積)工藝，用于形成氮化硅層94。隨后，使用位線接觸掩模并且刻蝕多晶硅層93和氮化硅層94，光刻定義了接觸栓塞95。隨后，從表面上移除光致抗蝕劑材料。圖26中示出了所得到的結構。如可以看到的，在第二源/漏區122上面的位置處形成了位線接觸栓塞95。
執行去渣工藝，以便于移除表面的二氧化硅層部分。隨后，執行用于刻蝕氮化硅94的濕法刻蝕工藝。然后，執行各向異性刻蝕工藝，以便于移除二氧化硅層57的水平部分。圖27中示出了所得到的結構。
如可以看到的，在陣列部分中，在第二源/漏區122上面形成了由多晶硅制成的接觸栓塞95。第一源/漏區121未被覆蓋。在III和III之間的外圍部分中，從水平表面部分移除二氧化硅層57。
在整個表面上淀積二氧化硅層96。隨后執行注入工藝，用于在存儲設備的外圍部分中注入輕摻雜的部分。此外，通過離子注入工藝提供p型和n型摻雜的部分。圖28中示出了所得到的結構。如可以看到的，整個表面由薄的二氧化硅層96覆蓋。
通過LPCVD(低壓CVD)方法淀積具有12nm厚度的氮化硅層97。隨后，淀積BPSG層。使BPSG層971退火，并且執行CMP工藝，以便于移除氧化物層96。圖29中示出了所得到的結構。如可由圖29的左邊部分看到的，其示出了陣列部分的截面視圖，現在位線接觸栓塞95的多晶硅層材料93未被覆蓋。
通過常規的刻蝕工藝移除多晶硅材料93。隨后刻蝕與位線接觸栓塞直接相鄰的隔層氧化物96。結果，在表面中形成了位線接觸開口90。隨后，可以執行離子注入工藝，以便于提供形成了部分第二源/漏區122的摻雜袋133。圖30中示出了所得到的結構。如可以看到的，位線接觸開口90同第二源/漏區122接觸。
在外圍部分中形成開口27，以便于接觸外圍柵電極8c。通過常規的方法，即，通過光刻定義對應的開口，形成了該外圍柵電極接觸開口27。圖31中示出了所得到的結構。
此外，通過光刻構圖和刻蝕開口28，在外圍部分中形成了外圍接觸26。具體地，開口27和28可以通過一個共同的刻蝕工藝同時形成。此外，執行用于減小接觸電阻的注入工藝。圖32中示出了所得到的結構。如可以看到的，在外圍部分中，形成了外圍柵電極開口72和外圍接觸開口28。
為了完成接觸，在構圖的開口27、28和90中填充導電材料。具體地，通過例如濺射，形成了Ti層98和TiN層981。隨后，通過例如MOCVD(金屬有機化學汽相淀積)或者濺射方法，淀積鎢層99。隨后，執行CMP(化學機械拋光)工藝。
然后，通過公知的方法形成位線9。
圖33中示出了所得到的結構。如可以看到的，現在形成了存儲單元，其包括同晶體管的第一源/漏區121連接的存儲電容器3。該晶體管進一步包括第二源/漏區122，和通過柵極介電層88與溝道絕緣的柵電極48。柵電極48與包括多晶硅層55和鎢層82的對應的字線8a連接。柵電極48通過二氧化硅隔層36和柵極介電層88與第一和第二源/漏區121、122絕緣，由此可以減小柵電極的電場。第二源/漏區122經由位線接觸901與位線9連接。如可由圖33看到的，即使是位線接觸95相對于字線8a、8b未對準，也不會引起不期望的短路。位線9在相對于字線8a、8b的方向垂直的方向中延伸。
此外，在圖33的右手部分示出了外圍部分，外圍部分的柵電極8c經由所提供的外圍柵電極接觸25和外圍接觸26連接。在陣列部分中，第一和第二源/漏部分121、122延伸到比柵電極48更大的深度。結果，連接第一和第二源/漏區的溝道主要具有相對于襯底表面的水平組成部分。在相對于所示截面垂直截取的截面視圖中，有源區在其三個側面由柵電極48包圍。具體地，其中有源區具有脊形狀的鰭區域被減薄，由此在陣列晶體管的操作過程中，溝道可以完全耗盡。
第二實施例涉及制造存儲設備的方法，其中部分陣列部分和部分外圍部分由相同的加工工藝加工。用于形成柵電極的第一硬掩模疊層包括第一多晶硅層、二氧化硅層和任選地第二硬掩模層。第二硬掩模疊層包括碳層。
根據本發明的第二實施例，覆蓋陣列部分的第一多晶硅層還用作用于在陣列部分的晶體管的制造過程中掩蔽外圍部分的掩模。陣列晶體管被形成為凹陷溝道晶體管，其中柵電極的板狀部分延伸到襯底中比柵電極的凹槽區域更深的深度，該深度差不是很大。在完成陣列晶體管之后，從外圍部分移除第一多晶硅層，并且完成存儲設備的外圍部分。
在下面的圖中，示出了陣列部分和外圍部分的截面視圖。在這些視圖中，陣列部分中的隔離溝槽2延伸到比外圍部分中的隔離溝槽23更深的深度。然而，如所應理解的，陣列部分中的隔離溝槽2相比于外圍部分中的隔離溝槽23可以延伸到任何適當的深度。具體地，陣列部分中的隔離溝槽2通常延伸到與外圍部分中的隔離溝槽23相同的深度。
為了實現本發明的第二實施例，開始于圖3中示出的結構，例如，首先在整個襯底表面上生長犧牲氧化物層24。隨后，執行用于定義待摻雜的部分的光刻工藝。下一步，通常執行阱區注入。
隨后，執行離子注入工藝，以便于提供摻雜部分124，其將形成完成的晶體管的第一和第二源/漏區。在該注入過程中，外圍部分由光致抗蝕劑層掩蔽。在該工藝之后，從外圍部分移除光致抗蝕劑材料。圖34示出了所得到的結構的截面視圖。
具體地，IV和IV之間的截面視圖示出了平行于有源區12的方向的視圖，如可由圖3截取的。此外，圖34的右手部分示出了V和V之間的截面視圖，其是相對于有源區的方向垂直截取的，如可由圖3A截取的。而且，VI和VI之間的截面視圖示出了外圍部分的截面視圖，如可由圖1截取的。如可由圖34看到的，在陣列部分中的襯底表面10處提供了摻雜襯底部分124，而在外圍部分中沒有提供摻雜區域。
此外，如可由圖34看到的，陣列部分中的隔離溝槽2延伸到預定的深度，在IV和IV之間的截面視圖中，該隔離溝槽的底部部分由虛線21指出。
通過通常已知的方法淀積多晶硅襯層200，該多晶硅襯層具有約20～60nm的厚度。
圖35中示出了所得到的結構。如可由圖35看到的，現在整個襯底表面由多晶硅襯層200覆蓋。
通過通常已知的方法淀積二氧化硅層201。具體地，二氧化硅層201具有約100nm的厚度，導致了平面襯底表面。圖36中示出了所得到的結構。隨后，如可由圖37看到的，通過通常已知的方法提供具有約120nm厚度的多晶硅層202，以便于覆蓋整個襯底表面。
首先通過通常已知的方法在整個襯底表面上淀積具有約150～300nm厚度的碳硬掩模層203，隨后淀積具有約50～100nm厚度的SiON層204。
圖38中示出了所得到的結構。
在SiON層204和碳硬掩模203中形成開口。如可由圖39的上部得到的，其示出了所得到的結構的平面視圖，待形成的開口具有橢圓的形狀，其在平行于有源區方向的方向中和與之垂直的方向中具有兩個不同的直徑。優選地，執行第一錐形刻蝕工藝，以便于刻蝕SiON層204，隨后執行用于刻蝕碳硬掩模層203的刻蝕工藝，該刻蝕工藝不是錐形的。
圖39中示出了所得到的結構。如可由IV和IV之間的截面視圖看到的，在碳硬掩模層203和SiON層204中形成了開口7。開口在7IV和IV之間的截面視圖中的直徑小于V和V之間的截面視圖中的直徑。V和V之間的開口7的直徑大于有源區12的寬度。此外，外圍部分不受該刻蝕工藝影響。
刻蝕多晶硅硬掩模層202，隨后執行用于刻蝕二氧化硅的刻蝕工藝。圖40中示出了所得到的結構。如可以看到的，在IV和IV之間的截面視圖中，刻蝕開口7，停止在多晶硅層200上。此外，在V和V之間的截面視圖中，刻蝕開口7，停止在多晶硅層200上，而外圍部分未受影響。
移除SiON層204、碳硬掩模層203和多晶硅層202，留下該結構由二氧化硅層201覆蓋。隨后，執行用于刻蝕多晶硅的刻蝕工藝，然后執行短的二氧化硅穿透刻蝕工藝。通過該刻蝕工藝，打開了二氧化硅層24。隨后，執行刻蝕硅的刻蝕工藝，導致了形成于硅襯底材料中的硅凹槽73。圖41中示出了所得到的結構。
如可以看到的，硅凹槽73延伸到這樣的深度，即凹槽73的底部被設置為低于摻雜部分124的底部。如可由VI和VI之間的截面視圖得到的，還從外圍部分中移除SiON、碳和多晶硅硬掩模204、203、202。如可由圖41的上部中示出的平面視圖得到的，所得到的表面由二氧化硅覆蓋，其中通過硅凹槽73打開的有源區12部分未被覆蓋。
隨后，執行各向同性硅刻蝕工藝，以便于橫向移除10～20nm的硅材料。結果，在圖42的IV和IV之間的截面視圖中，擴寬了硅凹槽73，而在V和V之間的截面視圖中加深了凹槽73。該刻蝕工藝之前的硅凹槽的位置由虛線指出。在硅凹槽73的頂部部分，二氧化硅層301從凹槽的側壁橫向凸出。在圖42的上部中示出了所得到的平面視圖。形成了瓶狀結構205。
任選地，形成額外的二氧化硅犧牲層。隨后，執行HF(氫氟酸)中的各向同性刻蝕工藝。結果，移除了瓶狀結構，并且在隔離溝槽2中形成了袋74。具體地，袋74在隔離溝槽中延伸比硅凹槽73更深的深度。然而，袋狀結構74和硅凹槽73的深度之間的差僅僅很小。具體地，執行該刻蝕工藝以便于刻蝕約10～20nm，其依賴于所使用的技術的最小結構特征尺寸F。
圖43中示出了所得到的結構。如可由IV和IV之間的截面視圖看到的，現在在截面視圖中移除了瓶狀結構205。此外，如可由V和V之間的截面視圖看到的，形成了袋狀結構74。該袋狀結構74相對于有源區12的表面僅稍微地凸出。在圖43的上部中示出了關于所得到的結構的平面視圖。
執行氧化工藝，以便于提供柵極介電層88。柵極介電層88具有2～6nm的厚度，其依賴于所使用的技術。
圖44中示出了所得到的結構，其中圖44的上部示出了平面視圖，而圖44的下部示出了各個截面視圖。如可由IV和IV之間的以及V和V之間的截面視圖得到的，現在柵凹槽73的表面由柵極介電層88覆蓋。
淀積多晶硅層206，隨后執行任選的用于使表面平面化的CMP工藝和用于刻蝕多晶硅層的各向同性刻蝕工藝。結果，硅凹槽73的下部填充有多晶硅材料206，如還可由圖45得到的。
隨后，在硅凹槽73的上部中形成二氧化硅隔層36。具體地，通過通常已知的方法淀積二氧化硅層，隨后執行用于移除淀積的二氧化硅層的水平部分的各向異性刻蝕工藝。結果，形成了二氧化硅隔層36。圖46示出了所得到的結構。具體地，圖46的上部示出了關于所得到的結構的平面視圖，而圖46的下部示出了對應的截面視圖。具體地，在其上部中的硅凹槽73的側壁上形成了二氧化硅隔層36。
任選地，半導體襯底中形成的凹陷73由另外的多晶硅填料207填充，并且執行用于部分刻蝕該額外的填料207的刻蝕工藝。在圖47中示出了該任選工藝之后的所得到的結構。如可由IV和IV之間的截面視圖看到的，其是與有源區的方向平行地截取的，該額外的多晶硅填料207的表面高度近似對應于多晶硅襯層200的上邊緣。
執行用于移除SiO2層的各向異性刻蝕工藝。結果，水平刻蝕SiO2層201。圖48中示出了所得到的結構。如可以看到的，在外圍部分的VI和VI之間的截面視圖中，可以形成與外圍隔離溝槽23相鄰的氧化物隔層2010。在陣列部分中，完全移除二氧化硅層201，留下硅凹槽73中的SiO2隔層36。在圖48的上部中示出了所得到的平面視圖。
陣列部分由刻蝕掩模覆蓋。然后，移除二氧化硅層的剩余部分并且執行多晶硅刻蝕工藝。而且，移除氧化物犧牲層24。隨后，從陣列部分中剝離抗蝕劑。
在圖49中示出了所產生的外圍部分的截面視圖。如可由圖49看到的，現在外圍部分中的襯底表面未被覆蓋。由于在前面的工藝過程中，陣列部分由適當的抗蝕劑層覆蓋，因此陣列部分不受所描述的工藝的影響。
執行用于移除二氧化硅層的刻蝕工藝。由此，從外圍部分移除二氧化硅層24。隨后，形成外圍柵極介電層29。例如，外圍柵極介電層可以具有1nm～6nm的厚度，其依賴于結構特征尺寸F。通過移除外圍二氧化硅層24和提供柵極介電層29的工藝，現在出現了這樣的柵極介電層29，其具有較小的由于前面的加工工藝引起的損害。圖50中示出了所得到的結構。如可由示出外圍部分的VI和VI之間的截面視圖得到的，整個表面由二氧化硅層29覆蓋。在陣列部分中，還淀積二氧化硅層29，覆蓋整個表面，如可由IV和IV之間的以及V和V之間的截面視圖得到的。
通過通常已知的方法淀積具有約35nm厚度的多晶硅層208。圖51中示出了所得到的結構。
外圍部分由刻蝕掩模覆蓋，留下陣列部分未被覆蓋。隨后執行用于刻蝕多晶硅層208的刻蝕工藝和用于從陣列部分刻蝕二氧化硅層29的刻蝕工藝。移除覆蓋外圍部分的掩模。在圖52中示出了所得到的結構。如可由VI和VI之間的截面視圖得到的，外圍部分不受該工藝的影響。在陣列部分中，移除多晶硅層208以及外圍柵極介電層29。
從圖52中示出的結構開始，通過共同的加工工藝加工外圍部分以及陣列部分。更具體地，在后續工藝過程中，陣列部分和外圍部分均不通過對應的抗蝕劑材料選擇性地掩蔽，由此僅加工陣列部分或外圍部分中的一個。
任選地，淀積額外的多晶硅層811。圖53中示出了所得到的結構。如可由該圖中示出的不同的截面視圖所得到的，現在整個襯底表面由多晶硅層2080覆蓋。
淀積用于形成字線和外圍柵電極的層。具體地，柵電極可由WSi形成。在該情況中，在整個表面上淀積硅層811、WSi(硅化鎢)層82以及氮化硅層81a。圖54中示出了所得到的結構。
然而，對于本領域的技術人員顯而易見的是，可以通過通常用于本領域中的任何其他的方法形成用于形成字線和外圍柵電極的疊層。
隨后，可以在陣列部分中使用具有線/間隔圖案的掩模對柵疊層構圖，以便于導致圖59中示出的結構。
根據可替換的工藝流程，可以通過不同的方法獲得圖54中示出的結構。根據本發明的第二實施例，提供了包括第一多晶硅層200的硬掩模疊層。為了提供所需的用于刻蝕工藝的選擇性，必須在襯底表面10和第一多晶硅層200之間提供犧牲層24。因此，如果氧化物犧牲層24和多晶硅層200形成了外圍柵極介電層和用于形成外圍柵電極的疊層的一部分，則可以額外地簡化形成存儲設備的工藝。然而，在該變型中，須特別注意柵極介電層29和第一多晶硅層200不受形成陣列部分中的晶體管的工藝的影響。
根據可替換的工藝流程，從圖3中示出的結構開始，執行如上文所述的用于在陣列部分中定義阱區的阱區注入工藝。此外，執行用于提供摻雜部分124的離子注入工藝，之后該摻雜部分124將定義第一和第二源/漏區。隨后，從整個表面上移除抗蝕劑材料。然后，淀積二氧化硅層29用作外圍柵極電介質29。圖55中示出了所得到的結構。如可由圖55看到的，現在整個表面由二氧化硅層29覆蓋。
隨后，執行通過參考圖35～48描述的工藝。圖56中示出了所得到的結構。如可由圖56看到的，現在整個表面由多晶硅層200覆蓋。在柵凹槽73中，填充多晶硅材料206、207，柵電極的上部通過二氧化硅隔層36與摻雜部分124絕緣。在陣列部分中，多晶硅襯層200在外圍柵極介電層29上形成。任選地，陣列部分可由適當的掩模覆蓋，留下外圍部分未被覆蓋。隨后，執行用于從外圍部分移除二氧化硅殘留物的刻蝕工藝。在從陣列部分移除掩模之后，在整個表面上淀積多晶硅層208。圖57中示出了所得到的結構。
隨后，通過通常已知的方法淀積用于形成字線和外圍柵電極的層。例如，可以淀積硅層811以及WSi層82，隨后淀積氮化硅層81a。圖58中示出了所得到的結構。然而，對于本領域的技術人員顯而易見的是，用于形成字線和外圍柵電極的疊層可以通過本領域中通常使用的任何其他的方法形成。
隨后，使用適當的掩模，例如具有線/間隔圖案的掩模，對用于在外圍部分中形成字線和柵電極的淀積層構圖。圖59中示出了所得到的結構。具體地，如可由圖59的上部看到的，其示出了關于所得到的結構的平面視圖，在襯底表面上形成了有源字線8a以及通過字線8b。如可由VI和VI之間的截面視圖看到的，其示出了外圍部分的截面視圖，形成了外圍柵電極8c，其通過柵極介電層29同有源支持部分絕緣。
如可由IV和IV之間的截面視圖進一步得到的，柵電極85與對應的有源字線8a連接。所形成的晶體管包括第一和第二源/漏區121、122。在第一和第二源/漏區之間形成了溝道14。第一和第二源/漏區之間的電流路徑15包括相對于襯底表面10垂直的以及水平的組成部分。第一源/漏區121經由多晶硅填料311同存儲電容器3的存儲電極31連接。柵電極85通過柵極介電層88同溝道14絕緣。此外，在柵電極的上部處提供了二氧化硅隔層36，用于使柵電極屏蔽第一和第二源/漏區，由此減小晶體管的泄漏電流。可以通過形成位線接觸，例如通過參考圖24～33示出的工藝流程，完成所示出的結構。更具體地，在下面的工藝中，可以任選地淀積二氧化硅層38，如圖60中示出的。
在完成位線接觸之后，形成位線，以便于相對字線垂直延伸。
根據本發明的第三實施例，陣列部分中的晶體管被形成為FinFET，其中柵電極在其個三個側面處包圍有源區，柵電極包括兩個板狀部分，其延伸到比根據本發明的第二實施例的深度更深的深度。由于第二實施例包括用于刻蝕10～20nm的SiO2的各向同性刻蝕工藝，因此不需要第二多晶硅層202用于形成根據第二實施例的陣列晶體管，如參考圖43所示出的。但是，由于根據第三實施例，用于刻蝕SiO2的刻蝕工藝刻蝕約100nm，因此需要第二多晶硅層硬掩模層202用于實現本發明的第三實施例。
為了制造根據第三實施例的陣列晶體管，首先執行參考圖34～40描述的工藝。然而，不執行用于提供之后將形成第一和第二源/漏區的摻雜部分124的注入工藝。
在如參考圖40所描述的在硬掩模疊層中形成開口7之后，執行刻蝕硅和二氧化硅的刻蝕工藝。由此，在多晶硅層200中，以及在襯底表面和填充在隔離溝槽2中的二氧化硅材料上面形成的二氧化硅層中，也形成了開口7。圖61中示出了所得到的結構。如可由圖61看到的，在IV和IV之間的截面視圖中，在硅襯底中以及在上面形成的層中形成了開口73。由于剛剛執行的刻蝕工藝相對于Si和SiO2不具有選擇性，因此開口73具有比例如圖41中示出的開口73更寬的截面。
此外，如可由V和V之間的截面視圖看到的，其是相對于IV和IV之間的截面視圖垂直截取的，開口73在襯底材料以及隔離溝槽2中延伸。此外，開口73可以延伸到襯底表面10下面15～60nm的深度。
在VI和VI之間示出的支持部分不受這些刻蝕工藝的影響。具體地，在外圍部分中的襯底表面10上，形成了多晶硅襯層200、SiO2層201和多晶硅層202。如可由圖61的上部中的截面視圖看到的，開口73具有橢圓的形狀，其中在有源區12的任一側上，隔離溝槽2未被覆蓋。
任選地，可以在整個表面上淀積薄的二氧化硅襯層。隨后，通過通常已知的方法形成氮化硅隔層。具體地，保形地淀積具有約0.2×F～0.3×F的厚度的氮化硅層。隨后，執行用于移除氮化硅層的水平部分的各向異性刻蝕工藝。由此，開口73的側壁由氮化硅隔層47覆蓋。圖62中示出了所得到的結構。
執行相對于硅選擇性地刻蝕二氧化硅材料的各向異性刻蝕工藝。由于開口73的側壁受到氮化硅隔層47的保護，因此通過該刻蝕工藝在隔離溝槽2中形成了袋狀結構74。例如，通過該刻蝕工藝，刻蝕約100nm的SiO2材料，由此袋狀結構74的底側位于氮化硅隔層47的底側下方約100nm，并且位于半導體襯底1的表面10的下方約150nm。圖63中示出了所得到的結構。如可由IV和IV之間的截面視圖看到的，平行于有源區的方向，凹槽被稍微加深，而在垂直于該截面視圖的截面視圖中，形成了袋狀結構74。
執行各向同性Si刻蝕工藝，以便于使有源區12變窄。結果，形成了變窄的鰭區域11，并且延伸了袋74’。圖64中示出了所得到的結構。
在下一個工藝中，通過通常已知的方法淀積用作柵極介電層的二氧化硅層88。圖65中示出了所得到的結構。
隨后，通過通常已知的方法形成多晶硅層，并且然后，使多晶硅層凹陷。結果，在柵凹槽73中形成的多晶硅填料206的表面位于與多晶硅襯層200的表面相同的高度處。圖66中示出了所得到的結構。
如可由平面視圖看到的，多晶硅填料206設置在柵凹槽73的中間。如可由IV和IV之間以及V和V之間的截面視圖得到的，除了設置在柵凹槽73中的多晶硅填料206以外，整個表面由二氧化硅層88覆蓋。
如可由V和V之間的截面視圖得到的，現在凹槽73在其三個側側處包圍有源區12。
執行用于刻蝕二氧化硅的刻蝕工藝，由此從那些未被多晶硅填料206覆蓋的部分中移除柵極介電層88。圖67中示出了所得到的結構。如可由外圍部分中示出的VI和VI之間的截面視圖看到的，現在多晶硅層202未被覆蓋。在陣列部分中，在IV和IV之間的截面視圖中，氮化硅隔層47未被覆蓋。此外，在柵凹槽外側，多晶硅層202未被覆蓋。在圖67的上部中示出了所得到的結構的平面視圖。
淀積氮化硅層，以便于完全填充開口73。此外，執行各向異性刻蝕工藝，以便于移除氮化硅層的水平部分。結果，柵凹槽73的上部部分填充有氮化硅填料49。圖68中示出了所得到的結構，示出了填充的柵凹槽73。
隨后，通過適當的掩模來掩蔽外圍部分，留下陣列部分未被覆蓋。然后，執行用于刻蝕多晶硅的刻蝕工藝以及用于刻蝕二氧化硅的刻蝕工藝。結果，在陣列部分中多晶硅層200未被覆蓋。此外，氮化硅填料49從柵凹槽73凸出。具體地，氮化硅填料49相對于硅襯底的表面10凸出約100～200nm。
隨后，執行用于定義第一和第二源/漏區121、122的離子注入工藝。圖70中示出了所得到的結構。如可由IV和IV之間的截面視圖看到的，在硅襯底1的上部中形成了第一和第二源/漏區121、122。具體地，第一和第二源/漏區121、122的底側可被設置為低于柵電極85的底側。然而，第一和第二源/漏區121、122的底側也可被設置在與柵電極85的底側相同的高度處，或者在其之上。
執行用于刻蝕氮化硅的刻蝕工藝。結果，移除了氮化硅填料49的凸出部分以及氮化硅隔層47。圖71中示出了所得到的結構。如由IV和IV之間的截面視圖看到的，在柵極介電層88與第一和第二源/漏區121、122之間形成了開口。如可由V和V之間的截面視圖看到的，在多晶硅填料206和隔離溝槽2的隔離材料之間形成了開口。
具體地，通過常規的TEOS或HDP(高密度等離子體)方法，淀積具有至少10nm厚度的二氧化硅層。隨后，執行各向異性刻蝕工藝，以便于在襯底表面10中形成的開口中，形成二氧化硅隔層36。執行該刻蝕工藝以便獲得5～10nm的過刻蝕。結果，如可由圖72看到的，形成了二氧化硅隔層36。
通過抗蝕劑材料掩蔽陣列部分，留下外圍部分未被覆蓋。隨后，執行刻蝕二氧化硅的刻蝕工藝，然后執行刻蝕多晶硅的刻蝕工藝。隨后，從陣列部分中移除抗蝕劑材料。結果，在VI和VI之間的外圍部分中，獲得了圖73中示出的結構。具體地，在該結構中，硅襯底的表面10僅由二氧化硅犧牲層24覆蓋。隨后，執行二氧化硅刻蝕工藝，以便于移除二氧化硅層24，隨后執行形成外圍柵極電介質29的工藝。結果，獲得了圖74中示出的結構。具體地，如可由圖74得到的，在VI和VI之間的外圍部分中形成了外圍柵極介電層29，而剩余的表面由二氧化硅層29覆蓋。
隨后，在整個表面上淀積具有約30～100nm厚度的多晶硅層。隨后，在外圍部分上施加適當的抗蝕劑層，掩蔽外圍部分，同時留下陣列部分未被覆蓋。然后，執行用于刻蝕多晶硅的刻蝕工藝，隨后執行用于刻蝕二氧化硅的刻蝕工藝。在從外圍部分移除掩模之后，結果獲得了圖75中示出的結構。具體地，在外圍部分中，存在厚多晶硅層208，而在陣列部分中，薄多晶硅層200未被覆蓋，二氧化硅隔層36在柵電極部分處未被覆蓋。
通過通常已知的方法淀積，該多晶硅層的厚度被選擇為以便獲得約40～100nm的疊層的最終的多晶硅層厚度，隨后淀積通常的柵電極疊層。然而，對于本領域的技術人員顯而易見的是，可以通過本領域中通常使用的任何其他的方法，形成用于形成字線和外圍柵電極的疊層。
圖76中示出了所得到的結構，其中整個表面由氮化硅層81a覆蓋。隨后，使用具有線/間隔圖案的掩模對淀積的疊層構圖，以便于獲得圖77中示出的結構。
具體地，如可由圖77的上部中的平面視圖得到的，在表面上提供了有源和通過字線8a、8b。在VI和VI之間的外圍部分中，形成了外圍柵電極。在IV和IV之間的陣列部分中，提供了柵電極，其中多晶硅填料206通過二氧化硅隔層36同第一和第二源/漏區絕緣。柵電極被設置在半導體襯底1的表面附近，并且第一和第二源/漏區121、122的底側被設置為位于柵電極85的底側下方。如可由V和V之間截取的截面視圖得到的，有源區12包括變窄的鰭區域11，其在其三個側面處由柵電極包圍。
根據本發明的下面的實施例，用于對陣列晶體管構圖的第一硬掩模疊層包括氮化硅層和二氧化硅層。任選地，可以在襯底表面10和氮化硅層之間提供氧化物犧牲層24。如果待形成的晶體管是FinFET，則必須在第一硬掩模疊層的二氧化硅層的表面上提供多晶硅層。如果待形成的晶體管具有未延伸到這樣深的深度(EUD)的袋狀結構，則該多晶硅層是任選的。
此外，第二硬掩模疊層包括碳硬掩模層。在用于制作陣列部分中的晶體管的工藝過程中，外圍部分通過氮化硅襯層掩蔽。在完成陣列晶體管之后，完成外圍部分。
根據第四實施例，通過僅相對于有源區12的表面稍微凸出的袋，形成陣列晶體管。換言之，晶體管被實現為所謂的EUD。為了實現本發明的第四實施例，從圖34中示出的結構開始，首先淀積氮化硅襯層209以便于覆蓋整個表面。圖78中示出了所得到的結構。
如可由VI和VI之間的截面視圖看到的，其示出了存儲設備的外圍部分，該外圍部分由氮化硅襯層209覆蓋。此外，在陣列部分中，該氮化硅襯層覆蓋有源區、隔離溝槽以及溝槽頂部氧化物34。隨后，淀積二氧化硅層，該二氧化硅層201具有用于使整個表面平面化的厚度。圖79中示出了所得到的結構。如可由截面視圖看到的，提供了二氧化硅層201的平面化表面。
在下文中，執行通過參考圖37～47描述的相同的工藝，除了提供了氮化硅襯層209替換根據本發明的第二實施例使用的多晶硅襯層200之外。此外，在填充多晶硅材料207之后，執行諸如CMP工藝的平面化工藝，以便于獲得平面化表面。更詳細地，不執行根據結合圖47的描述所執行的凹陷工藝。結果，獲得了圖80中示出的結構。如可由圖80的上部中示出的平面視圖看到的，在二氧化硅表面201中設置了多晶硅材料207的橢圓形島。外圍部分未由這些工藝改變，如可由VI和VI之間的截面視圖得到的。此外，在陣列部分中，提供了平面化表面，多晶硅填料207延伸到二氧化硅層201的表面。
陣列部分由適當的抗蝕劑材料掩蔽，留下外圍部分未被覆蓋。隨后，執行用于刻蝕二氧化硅201的刻蝕工藝，然后執行用于刻蝕氮化硅209的刻蝕工藝。由于陣列部分通過掩模掩蔽，因此從外圍部分中移除這些層。隨后，從外圍部分除去氧化物犧牲層24，并且從陣列部分中移除掩模。隨后，執行用于淀積外圍柵極介電層29，特別地淀積外圍柵氧化物層的工藝。如可由圖81中示出的結構看到的，柵極介電層29覆蓋VI和VI之間的外圍部分以及IV和IV之間同V和V之間的陣列部分。
隨后，在整個表面上淀積多晶硅層2080nm。結果，獲得了圖82中示出的結構。如可以看到的，外圍部分以及陣列部分由厚的多晶硅層2080覆蓋。
隨后，外圍部分由適當的掩模覆蓋，留下陣列部分未被覆蓋。然后，執行用于刻蝕多晶硅的刻蝕工藝。結果，獲得了圖83中示出的結構。更具體地，在外圍部分中，襯底由多晶硅層2080覆蓋，而在陣列部分中，表面由外圍柵極介電層29覆蓋。為了完成柵電極和字線，從陣列部分中移除外圍柵極介電層29，并且任選地，淀積多晶硅層811，隨后淀積鎢層82和氮化硅層81a。然而，對于本領域的技術人員顯而易見的是，可以通過本領域中通常使用的任何其他的方法，形成用于形成字線和外圍柵電極的疊層。
圖84中示出了所得到的結構。如可以看到的，在VI和VI之間的外圍部分中，在厚的多晶硅層2080上形成了鎢層82。相反地，在陣列部分中，在薄的多晶硅層811上形成了鎢層82。結果，在陣列部分和外圍部分之間生成了表面形態。
為了完成陣列部分中的字線和外圍部分中的柵電極，使用具有線/間隔圖案的掩模執行光刻工藝，隨后執行各向異性刻蝕工藝，用于刻蝕氮化硅層81a、鎢層82以及多晶硅層2080、811。因此，在陣列部分中形成了包括有源字線8a和通過字線8b的字線，而在VI和VI之間的外圍部分中形成了柵電極8c。在圖85的上部中示出了關于所得到的結構的平面視圖。
隨后，通過通常已知的方法淀積氮化硅隔層，并且各向異性地向下刻蝕到氮化硅襯層209。圖86A中示出了所得到的結構。如可由圖86A看到的，現在陣列部分的水平部分由氮化硅層81a、209覆蓋。此外，在外圍部分中，柵電極由氮化硅隔層81b封閉。在示出的結構中，字線通過氮化硅硬掩模層209和二氧化硅硬掩模層201的剩余部分相互橫向隔離。因此，極大地減小了通過字線和相鄰的位線接觸之間的電容耦合。而且，由于氮化硅層209和溝槽頂部氧化物層34設置在通過字線和溝槽電容器的多晶硅填料311之間，因此減小了通過字線8b和溝槽電容器的存儲電極之間的電容耦合。
為了在第二源/漏區122的上面提供位線接觸，其中以自對準的方式形成位線接觸的常規工藝是特別優選的。圖86B中示出了包括位線接觸的所得到的結構。通過與圖33中示出的位線接觸相似的方式，圖86B中示出的位線接觸包括襯層疊層，其包括鈦層和氮化鈦層以及鎢填料99。相鄰的位線接觸901通過BPSG層971或者旋涂玻璃(SOG)層相互電絕緣。為了完成該結構，提供了相對于字線垂直延伸的位線。
根據本發明的第五實施例，在用于形成陣列晶體管(其被形成為FinFET)的工藝過程中，在整個表面上淀積氮化硅。具體地，在定義和填充陣列晶體管的柵凹槽之后，提供外圍柵極電介質。
為了實現本發明的第五實施例，從圖3中示出的結構開始，例如，在陣列中執行通常的阱區注入工藝。圖87中示出了所得到的結構。隨后，在整個表面上淀積氮化硅襯層。結果，獲得了圖88中示出的結構。如可由圖88看到的，整個表面由氮化硅襯層209覆蓋。
然后，執行參考圖61～69描述的相同的工藝。圖89中示出了所得到的結構。如可由VI和VI之間的截面視圖看到的，整個外圍部分由氮化硅襯層209、二氧化硅層201以及多晶硅層202覆蓋。此外，陣列部分由氮化硅襯層209和氮化硅填料49覆蓋。從圖89中示出的結構開始，執行用于提供第一和第二源/漏部分121、122的離子注入工藝。圖90中示出了所得到的結構。如可以看到的，第一和第二源/漏區121、122被形成為與硅襯底1的表面10相鄰。
隨后，淀積二氧化硅層210，然后執行平面化工藝，以便于獲得平面化表面，其中氮化硅填料49未被覆蓋。圖91中示出了所得到的結構。如可由圖91看到的，氮化硅填料49未暴露。
隨后，執行用于刻蝕氮化硅填料49的刻蝕工藝。結果，保留了與柵電極85的下部相鄰的氮化硅隔層47。圖92中示出了所得到的結構。如可由IV和IV之間的截面視圖看到的，外圍部分不受該工藝的影響，而在陣列部分中，移除了柵凹槽的硅材料的上部。然而，保留了氮化硅隔層47的底部部分。隨后，通過通常的工藝形成氮化硅內部隔層87。具體地，淀積氮化硅層，隨后執行各向異性刻蝕工藝，以便于移除淀積的氮化硅層的水平部分。圖93中示出了所得到的結構。如可以看到的，現在多晶硅層206的表面未被覆蓋，同時氮化硅隔層87使柵電極橫向屏蔽開周圍的材料。
隨后，淀積和刻蝕多晶硅層207，由此形成了平面化表面。具體地，現在柵凹槽73在其上部中填充有多晶硅材料207。通過平面化刻蝕工藝，還從IV和IV之間的外圍部分中移除了多晶硅層202，如可由圖94看到的。隨后，通過適當的掩模來掩蔽陣列部分，留下外圍部分未被覆蓋。然后，執行用于刻蝕二氧化硅的刻蝕工藝，隨后執行用于刻蝕氮化硅的刻蝕工藝。此外，從外圍部分移除氧化物犧牲層。在從陣列部分移除掩模之后，執行氧化工藝，以便于提供外圍柵極介電層29。如可由示出了所得到的結構的圖95看到的，現在整個表面由二氧化硅層29覆蓋。
隨后，在整個表面上淀積多晶硅層2080，其厚度近似對應于陣列部分中的二氧化硅層210的厚度。然后，外圍部分由適當的掩模覆蓋，留下陣列部分未被覆蓋。然后，執行用于從陣列部分刻蝕多晶硅層2080的刻蝕工藝。結果，在外圍部分中保留了多晶硅層2080。圖96中示出了VI和VI之間的外圍部分的結果截面視圖。在從外圍部分移除掩模之后，執行用于從陣列部分刻蝕柵極介電層29的刻蝕工藝。隨后，形成鎢層82，然后形成氮化硅層81a。圖97中示出了所得到的結構。
然而，對于本領域的技術人員顯而易見的是，可以通過本領域中通常使用的任何其他的方法，形成用于形成字線和外圍柵電極的疊層。
然后，通過與上文參考圖85和86A描述的相同的方式，對形成的疊層構圖，以便于形成有源和通過字線8a、8b以及外圍柵電極8c。圖98中示出了所得到的結構。如可由IV和IV之間的截面視圖看到的，在與有源字線8a相鄰的空間中填充了二氧化硅層210。在下一個工藝中，通過通常已知的方法，具體地，通過淀積氮化硅層和各向異性刻蝕該層，形成氮化硅隔層。結果，形成了如圖99中示出的隔層81b。隨后，在相鄰的字線之間的空間中刻蝕二氧化硅層210，該刻蝕工藝停止在氮化硅襯層209上。如可由圖99看到的，有源字線8a的下部由二氧化硅隔層210封閉。圖100示出了完成位線接觸901之后的結構，同上文所述相似，通過提供包括鈦層98、氮化鈦層981以及鎢填料99的襯層疊層，以自對準的方式形成了該位線接觸901。在所示出的結構中，字線通過氮化硅硬掩模層209和二氧化硅硬掩模層201的剩余部分同相鄰的位線接觸901橫向隔離。因此，極大地減小了字線和相鄰位線接觸之間的電容耦合。此外，由于氮化硅層209和二氧化硅硬掩模層210的剩余部分設置在通過字線和溝槽電容器的多晶硅填料311之間，因此減小了通過字線8b和溝槽電容器的存儲電極之間的電容耦合。
隨后，執行用于以自對準的方式形成位線接觸的工藝。
圖101～119示出了本發明的第六實施例，根據本發明的第六實施例，通過使用硬掩模疊層形成了延伸的U形凹槽器件(EUD)，其中硬掩模疊層包括二氧化硅層29，其還用作外圍柵極介電層，作為底部硬掩模層；多晶硅層208，其將用作外圍柵電極；和頂部的氮化硅層41。可以使用直接施加到氮化硅層41的表面上的光致抗蝕劑層對該硬掩模疊層構圖。作為替換方案，將碳硬掩模層(未示出)施加到氮化硅層41的表面上，隨后施加SiON層(未示出)，并且使用光致抗蝕劑層對SiON層構圖。
為了實現本發明的第六實施例，在定義存儲電容器之后，在執行通常的阱區注入和定義用于橫向限制有源區的隔離溝槽之后，執行離子注入工藝，以便于提供摻雜部分124。隨后，通過通常已知的方法形成二氧化硅層29。然后，淀積多晶硅層208，隨后淀積氮化硅層41。圖101示出了所得到的結構。隔離溝槽的底部(未在該截面視圖中示出)由虛線21指出。摻雜部分124被形成為與埋帶窗口33相鄰。
施加光致抗蝕劑材料(未示出)并對其構圖，以便于形成用于定義柵電極的開口46。具體地，在光致抗蝕劑層中光刻定義開口46。隨后，在氮化硅層41中刻蝕該開口。然后，移除光致抗蝕劑材料并且執行用于相對于氮化硅選擇性地刻蝕多晶硅的選擇性刻蝕工藝，由此，結果，開口46延伸到二氧化硅層29的表面。圖102中示出了所得到的結構。如可以看到的，在示出陣列部分的IV和IV之間的截面視圖中，在氮化硅層41和多晶硅層208中形成了開口46。此外，在VI和VI之間的外圍部分中，整個表面由未構圖的疊層覆蓋，該疊層包括二氧化硅層29、多晶硅層208和氮化硅層41。
提供SiO2隔層84。為此，如通常已知的，首先淀積二氧化硅襯層，隨后執行各向異性刻蝕工藝，以便于移除該二氧化硅襯層的水平部分。圖103中示出了所得到的結構。如可以看到的，在開口46的側壁上，形成了由SiO2制成的隔層84。
執行用于刻蝕硅的各向異性刻蝕工藝。在該刻蝕工藝過程中，多晶硅層208由SiO2隔層84保護。圖104中示出了所得到的結構。如可以看到的，在襯底1中形成了柵凹槽73。此外，現在第一和和第二源/漏區121、122相互隔離。如可以看到的，由于SiO2隔層84的存在，可以形成具有比前面構圖的開口46更小直徑的柵凹槽。因此，通過使用該隔層，可以省卻如圖39中示出的用于刻蝕最上面的硬掩模層的錐形刻蝕工藝。
執行用于刻蝕硅的各向同性刻蝕工藝。由此，擴寬了柵凹槽73的底部部分。在該刻蝕工藝過程中，多晶硅層材料208由二氧化硅隔層84保護。
圖105中示出了所得到的結構。如可以看到的，擴寬了柵凹槽，由此結果柵凹槽73的直徑近似對應于圖102中的開口46的寬度。
隨后，執行稀釋氟酸(DHF)中的刻蝕工藝，以便于刻蝕二氧化硅隔層47，如可由圖106看到的。此外，刻蝕與有源區相鄰的隔離溝槽部分(在該截面視圖中未示出)，由此形成與柵凹槽73相鄰的袋。例如，在圖43中示出了與圖106中示出的截面視圖垂直的截面視圖，其示出了隔離溝槽2中的刻蝕部分。在下一個工藝中，例如通過形成ISSG(原位蒸汽生成)二氧化硅層，提供柵極介電層88。隨后，淀積多晶硅層206，然后執行CMP(化學機械拋光)工藝，通過該CMP工藝，還移除了氮化硅硬掩模層41上出現的二氧化硅層。隨后，執行刻蝕工藝，以便于刻蝕在柵凹槽73中提供的多晶硅填料的上部。圖107中示出了所得到的結構。如可由圖107看到的，柵凹槽的表面由形成柵極電介質的二氧化硅層88覆蓋。而且，柵凹槽的底部部分填充有多晶硅填料206。
通過例如熱磷酸中的刻蝕移除氮化硅層41。然后，任選地，執行DHF中的刻蝕工藝，以便于移除SiO2殘留物。圖108中示出了所得到的結構。如可由圖108的左手部分看到的，在IV和IV之間的陣列部分中，多晶硅層208的表面暴露。同樣地，在VI和VI之間的外圍部分中，多晶硅層208暴露。
在下一個工藝中，形成隔層360，其可由二氧化硅或氮化硅制成。
因此，首先保形地淀積二氧化硅層或氮化硅層，隨后執行各向異性隔層刻蝕工藝，通過該工藝刻蝕該層的水平部分。圖109中示出了所得到的結構。如可以看到的，在陣列部分中，在柵凹槽73的上部中的側壁上形成了隔層360，而VI和VI之間的外圍部分保持不變。在圖109中，還由虛線指出柵電極的板狀部分851的輪廓。
執行濺射清洗工藝，以便于清洗表面去除殘留物。隨后，通過例如PECVD(等離子體增強化學汽相淀積)方法，淀積用于形成柵電極的多晶硅層2080，隨后執行淀積Wsi層820的工藝和淀積Si3N4層81a的工藝。圖110中示出了所得到的結構。如可由圖110看到的，在二氧化硅層29上面，形成了多晶硅層208、2080，隨后形成了WSi層820和Si3N4層81a。這些層在淀積在VI和VI之間的外圍部分中。然而，對于本領域的技術人員顯而易見的是，可以使用任何其他的疊層形成柵電極，并且具體地，形成外圍柵電極。
隨后，使用具有線/間隔圖案的掩模對用于形成字線的疊層構圖，以便于與外圍柵電極8c同時地形成字線，具體地，形成有源字線8a和通過字線8b。圖111中示出了所得到的結構。如可以看到的，在IV和IV之間的陣列部分中，在硅襯底上面，形成了二氧化硅層29，并且對有源字線8a和通過字線8b構圖。此外，在VI和VI之間的外圍部分中，通過相同的工藝對疊層構圖，由此形成了外圍柵電極8c。
隨后，將執行用于提供位線接觸和位線的工藝。具體地，可以執行參考圖23～33描述的工藝。
根據第六實施例的變型，在形成柵凹槽73的過程中使用氮化硅隔層47橫向保護多晶硅層208。因此，從圖102中示出的結構開始，在開口46的側壁上形成氮化硅隔層47。具體地，如通常已知的，保形地淀積氮化硅層，隨后執行各向異性刻蝕工藝，用于移除淀積的氮化硅層的水平部分。結果，形成了如圖112中示出的氮化硅隔層47。
在硅襯底中刻蝕柵凹槽73。在刻蝕硅的該各向異性刻蝕工藝的過程中，氮化硅隔層47用作保護層，其防止多晶硅層208被刻蝕。圖113中示出了所得到的結構。如可以看到的，形成了柵凹槽73，以便于延伸到源和漏區121、122的底部下面。具體地，通過該刻蝕工藝，第一和第二源/漏區121、122相互隔離。
如可以看到的，由于SiO2隔層47的存在，可以形成具有比前面構圖的開口46小的直徑的柵凹槽。因此，通過使用該隔層，可以省卻如圖39中示出的用于刻蝕最上面的硬掩模層的錐形刻蝕工藝。
執行用于刻蝕硅的各向同性刻蝕工藝，以便于擴寬柵凹槽73。結果，現在柵凹槽73的直徑近似對應于在氮化硅層41和多晶硅層208中形成的開口46的直徑。
通過在熱磷酸中刻蝕，移除氮化硅層41和氮化硅隔層47，并且使用DHF液執行用于刻蝕SiO2的刻蝕工藝。通過該刻蝕工藝，還刻蝕了與有源區相鄰的隔離溝槽2的部分。具體地，這可由圖43中示出的截面視圖得到，其示出了相對于圖115中示出的截面視圖垂直截取的截面視圖。圖115中示出了所得到的結構，其示出了在平行于有源區的方向中的IV和IV之間的截面視圖。如可以看到的，現在從外圍部分以及從陣列部分移除了氮化硅層41和氮化硅隔層。
提供柵極電介質88。具體地，執行ISSG工藝，用于形成SiO2層，其是在柵凹槽73的表面上以及在多晶硅層208的表面上形成的。
隨后，淀積多晶硅層，然后執行平面化工藝和用于使多晶硅層凹陷以便于在柵凹槽73的底部部分中形成多晶硅填料206的刻蝕工藝。圖116中示出了所得到的結構。如可以看到的，在外圍部分中，在多晶硅層208的表面上形成了二氧化硅層。在陣列部分中，柵凹槽填充有二氧化硅層88，并且在其底部部分中，由多晶硅填料206填充。
在柵凹槽73的側壁上形成隔層360。
為了形成隔層360，首先保形地淀積二氧化硅層或氮化硅層，隨后執行各向異性刻蝕工藝，用于移除淀積的層的水平部分。由此形成了隔層360。任選地，可以執行所謂的雙工函數工藝，以便于在外圍部分中提供特殊種類的柵電極，如通常已知的。圖117中示出了所得到的結構。如可以看到的，柵凹槽73的上部，提供了隔層360，其可由二氧化硅或氮化硅制成。然后，執行濺射清洗工藝，以便于移除不需要的殘留物。隨后，淀積用于形成字線的另外的多晶硅層2080。然后淀積WSi層829和氮化硅層81a。圖118中示出了所得到的結構。如可以看到的，在IV和IV之間的陣列部分中，以及在VI和VI之間的外圍部分中，提供了由二氧化硅層29、多晶硅層208、2080、WSi層820和Si3N4層81a制成的疊層。
對疊層構圖，以便于形成對應的字線。具體地，如通常已知的，使用具有線/間隔圖案的掩模對有源字線8a以及通過字線8b構圖。圖119中示出了所得到的結構。如可以看到的，在IV和IV之間的陣列部分中，在柵電極85上面形成了有源字線8a，而在存儲電容器上面，提供了通過字線8b。例如，通過執行參考圖22～32描述的工藝，通過形成對應的位線接觸和位線完成存儲單元陣列。
根據本發明的第六實施例，用作外圍柵極電介質的二氧化硅層29，形成了硬掩模層工藝的一部分。因此，可以省略提供額外的柵極介電層的工藝。而且，可以省卻用于掩蔽陣列部分和外圍部分以便于相互獨立地加工外圍部分和陣列部分的掩蔽工藝。因此，極大地簡化了工藝。此外，相對于前面的實施例，可以減小工藝流程的復雜度。
而且，可以省略數個退火工藝，由此減少了工藝的熱預算。具體地，由于硬掩模疊層不包括通過TEOS方法形成的二氧化硅層，因此可以省卻用于使二氧化硅層退火的退火工藝。而且，通過使用用于刻蝕柵凹槽73的Si3N4或SiO2隔層，可以改善柵電極的CD控制。
對于本領域的技術人員顯而易見的是，可以使用額外的硬掩模疊層實現第六實施例，該硬掩模疊層包括碳硬掩模層和SiON硬掩模層，其中碳硬掩模層淀積在氮化硅層上面。而且，光致抗蝕劑層淀積在SiON層上面。然而，光致抗蝕劑層也可以直接淀積在氮化硅層41上面，如參考圖101～109描述的。
盡管此處示出和描述了具體的實施例，但是本領域的普通技術人員應當認識到，在不偏離本發明的范圍的前提下，多種替換和/或等效的實現方案可以替換所示出和描述的具體實施例。本申請目的在于涵蓋此處討論的具體實施例的任何變型和變化方案。因此，本發明應僅由權利要求及其等效物限定。
權利要求
1.一種在半導體襯底中制造晶體管的方法，包括在半導體襯底中定義隔離溝槽，用于橫向限制其中將形成晶體管的有源區；形成第一和第二源/漏區，和連接第一和第二源/漏區的溝道，第一和第二源/漏區以及溝道在相應的有源區中形成；和形成柵電極，用于控制溝道的導電性，包括在襯底中定義柵凹槽；和在與凹槽相鄰的位置處在每個隔離溝槽中定義板狀部分，設置為使得板狀部分將與凹槽連接，并且凹槽設置在板狀部分之間。
2.根據權利要求1的方法，包括通過相對于半導體襯底材料選擇性地刻蝕隔離溝槽的隔離材料的刻蝕工藝，定義板狀部分。
3.根據權利要求2的方法，包括在有源區和凹槽之間的界面處以及在有源區和板狀部分之間的界面處，提供柵絕緣材料；和淀積柵電極材料以填充凹槽和板狀部分。
4.根據權利要求1～3中任一的方法，進一步包括在平行于襯底的方向中，以及在垂直于由連接第一和第二源/漏區的線定義的方向的方向中，減薄有源區部分。
5.根據權利要求4的方法，其中定義柵凹槽進一步包括在半導體上提供第一硬掩模疊層，第一硬掩模疊層包括至少一個與半導體襯底的材料不同的材料層；和在第一硬掩模疊層中定義第一開口，并且在對應于第一開口的位置處刻蝕襯底材料。
6.根據權利要求2的方法，其中第一硬掩模疊層包括選自多晶硅和氮化硅中的底層、由二氧化硅制成的中間層和由多晶硅制成的頂層。
7.根據權利要求6的方法，進一步包括在第一硬掩模疊層的表面上提供第二硬掩模疊層，第二硬掩模疊層包括碳層，并且在第二硬掩模疊層中定義第二開口，其中在將形成第一開口的位置處定義第二開口。
8.根據權利要求7的方法，其中第二硬掩模疊層的最頂層包括抗反射層。
9.一種在半導體襯底中制造晶體管的方法，包括提供具有表面的半導體襯底；在半導體襯底的表面中定義隔離溝槽，用于橫向限制其中將形成晶體管的有源區，一個有源區由兩個隔離溝槽橫向限制；使用隔離材料填充隔離溝槽；提供柵電極，其通過柵絕緣材料與有源區絕緣；提供第一和第二源/漏區，其中在第一和第二源/漏區之間形成導電溝道其中提供柵電極包括在襯底中以及在每個隔離溝槽與有源區相鄰的部分處定義柵凹槽，由此柵凹槽在垂直于半導體襯底的表面的方向中，在有源區中以及在每個隔離溝槽的相鄰部分中，從半導體襯底的表面延伸到第一深度；在每個隔離溝槽中與凹槽相鄰的位置處定義板狀部分，由此兩個板狀部分與凹槽連接，并且凹槽設置在兩個板狀部分之間，兩個板狀部分延伸到大于第一深度的第二深度；在有源區和凹槽之間的界面處以及在有源區和板狀部分之間的界面處，提供柵絕緣材料；和淀積柵電極材料以填充凹槽和兩個板狀部分。
10.根據權利要求9的方法，其中定義板狀部分包括相對于襯底材料選擇性地刻蝕隔離溝槽的隔離材料。
11.根據權利要求9或10的方法，進一步包括在平行于襯底表面的方向中，以及在垂直于由連接第一和第二源/漏區的線定義的方向的方向中，在第一和第二深度之間的部分處減薄有源區的工藝，該工藝在定義板狀部分的工藝之后執行。
12.根據權利要求11的方法，其中定義柵凹槽進一步包括在半導體襯底上提供第一硬掩模疊層，第一硬掩模疊層包括至少一個與半導體襯底的材料不同的材料層；在第一硬掩模疊層中定義第一開口，并且在對應于第一開口的位置處刻蝕襯底材料。
13.根據權利要求12的方法，其中第一硬掩模疊層包括選自多晶硅和氮化硅中的底層、由二氧化硅制成的中間層和由多晶硅制成的頂層。
14.根據權利要求13的方法，進一步包括在第一硬掩模疊層的表面上提供第二硬掩模疊層，第二硬掩模疊層包括碳層，并且在第二硬掩模疊層中定義第二開口，其中在將形成第一開口的位置處定義第二開口。
15.根據權利要求14的方法，其中第二硬掩模疊層的最頂層包括抗反射層。
16.根據權利要求13的方法，進一步包括在半導體襯底表面上提供二氧化硅層，該工藝在提供第一硬掩模疊層的工藝之前執行。
17.根據權利要求14的方法，包括執行刻蝕第二硬掩模疊層的最頂層的工藝，作為錐形刻蝕工藝。
18.根據權利要求12的方法，進一步包括提供由絕緣材料制成的隔層，用于使柵電極同第一和第二源/漏區隔離。
19.根據權利要求12的方法，進一步包括在凹槽的至少一部分側壁上提供犧牲層，其在半導體襯底中定義凹槽的工藝之后執行；在提供柵絕緣材料的工藝之后移除犧牲層，由此生成了間隙；和在間隙中提供具有與犧牲隔層材料不同的材料的隔層。
20.根據權利要求12的方法，進一步包括在第一硬掩模疊層中定義第一開口的工藝之后，以及在刻蝕襯底材料的工藝之前，在開口的至少一部分側壁上提供犧牲層；各向異性地刻蝕襯底材料；和在各向異性刻蝕工藝之后移除犧牲層。
21.一種制造存儲設備的方法，包括提供具有表面的半導體襯底；提供多個存儲電容器用于存儲信息；在半導體襯底的表面中定義隔離溝槽，用于橫向限制其中將形成晶體管的有源區，一個有源區由兩個隔離溝槽橫向限制；使用隔離材料填充隔離溝槽；提供多個陣列柵電極，每個陣列柵電極通過柵絕緣材料與有源區絕緣；提供多個第一和第二源/漏區，在每個第一源/漏區和對應的其中一個第二源/漏區之間形成導電溝道，每個第一源/漏區與對應的其中一個存儲元件的存儲電極連接；提供沿襯底在第一方向上延伸的位線，該位線經由位線接觸與存取晶體管的第二源/漏區連接；提供沿襯底在第二方向上延伸的字線，第二方向與第一方向相交，存取晶體管的柵電極與其中一個字線連接；和通過提供至少一個外圍晶體管提供外圍電路，提供外圍晶體管的工藝包括提供第一和第二外圍源/漏區、連接第一和第二外圍源/漏區的外圍溝道；提供外圍柵絕緣層并且提供控制外圍溝道的導電性的外圍柵電極，其中通過在襯底表面上形成包括至少一個層的疊層以便于覆蓋存儲單元和外圍電路，并且隨后對疊層構圖以便于形成字線和外圍柵電極，從而制成外圍柵電極和字線，其中提供柵電極的工藝包括在襯底中以及在每個隔離溝槽中與有源區相鄰的部分處定義柵凹槽，由此柵凹槽在垂直于半導體襯底的表面的方向中，在有源區中以及在每個有源區的相鄰部分中，從半導體襯底的表面延伸到第一深度；在每個隔離溝槽中與凹槽相鄰的位置處定義板狀部分，由此兩個板狀部分與凹槽連接，并且凹槽設置在兩個板狀部分之間，兩個板狀部分延伸到大于第一深度的第二深度，其中定義板狀部分的工藝是相對于襯底材料選擇性地刻蝕隔離溝槽的隔離材料的刻蝕工藝；在有源區和凹槽之間的界面處以及在有源區和板狀部分之間的界面處，提供柵絕緣材料；和淀積柵電極材料以便于填充凹槽和兩個板狀部分。
22.根據權利要求21的方法，其中對疊層構圖以便于形成外圍柵電極和字線包括了同時刻蝕字線和外圍柵電極的刻蝕工藝。
23.根據權利要求21或22的方法，進一步包括在平行于襯底表面的方向中，以及在垂直于由連接第一和第二源/漏區的線定義的方向的方向中，在第一和第二深度之間的部分處減薄有源區，該工藝在定義板狀部分的工藝之后執行。
24.根據權利要求21～23中任一的方法，其中定義柵凹槽的工藝進一步包括在半導體襯底上提供第一硬掩模疊層，第一硬掩模疊層包括至少一個與半導體襯底的材料不同的材料層；在第一硬掩模疊層中定義第一開口；和在對應于第一開口的位置處刻蝕襯底材料。
25.根據權利要求24的方法，包括其中第一硬掩模疊層包括選自多晶硅和氮化硅中的底層、由二氧化硅制成的中間層和由多晶硅制成的頂層。
26.根據權利要求25的方法，其中通過對形成部分第一硬掩模疊層的多晶硅層構圖，形成了外圍柵電極。
27.根據權利要求24～26中任一的方法，進一步包括在第一硬掩模疊層的表面上提供第二硬掩模疊層，第二硬掩模疊層包括碳層，并且在第二硬掩模疊層中定義第二開口，其中在將形成第一開口的位置處定義第二開口。
28.根據權利要求24～27中任一的方法，進一步包括在半導體襯底表面上提供二氧化硅層，該工藝在提供第一硬掩模疊層的工藝之前執行。
29.根據權利要求27的方法，包括其中外圍柵電極包括形成部分第一硬掩模疊層的至少一層，并且其中通過對部分第一硬掩模疊層構圖，形成了外圍柵電極。
全文摘要
一種制造晶體管的方法。在一個實施例中，該方法包括，通過在襯底中定義柵凹槽形成柵電極。在與凹槽相鄰的位置處，在每個隔離溝槽中定義板狀部分，由此兩個板狀部分將與凹槽連接，并且凹槽設置在兩個板狀部分之間。在一個實施例中，通過相對于半導體襯底材料選擇性地刻蝕隔離溝槽的隔離材料的刻蝕工藝，定義板狀部分。在有源區和凹槽之間的界面處并且在有源區和板狀部分之間的界面處，提供了柵絕緣材料，并且柵電極材料被設置為填充凹槽和兩個板狀部分。
文檔編號H01L21/8242GK1941301SQ20061015152
公開日2007年4月4日 申請日期2006年9月11日 優先權日2005年9月9日
發明者P·－F·王, J·努特澤爾, R·韋斯, T·施洛塞, M·斯特拉塞, R·J·盧伊坎 申請人:奇夢達股份公司