專利名稱：0.8微米cmos工藝的制作方法
技術領域：
本發明涉及CMOS工藝，更具體地說，涉及一種0.8微米CMOS制 作工藝。
背景技術：
在半導體制作領域中，0.8微米的半導體制作工藝一般使用P型單阱 單層多晶硅工藝技術，該種工藝流程會帶來N型襯底無法彌補的缺陷ESD 靜態電壓僅有1500伏，另外單層多晶硅EEPROM結構的芯片面積大，成 本高，可靠性差，儲存耐久性差。于是就需要一種可以克服上述問題的0.8微米CMOS工藝。發明內容本發明旨在提供一種成本低，可靠性高，儲存耐久性好的0.8微米 CMOS工藝。根據本發明，提供一種0.8微米CMOS工藝，所述工藝流程制作雙層 多晶硅層、雙重硅柵層、以及雙層金屬層。根據一實施例，該0.8微米CMOS工藝，包括一般0.8微米CMOS 工藝流程，其特征在于，在一般0.8微米CMOS工藝流程的P區注入、場 氧化及多晶硅沉積步驟NWI和N延伸區(LDD )擴散及退火步驟SN之間 包括如下的步驟N埋層注入;器件柵氧化；本征管閾值調節光刻及注入； 耗盡層擴散注入；高壓管閾值調節光刻及注入；隧道氧化窗口刻蝕及薄氧 隧道氧化層制作；氧化層/氮化硅/氧化層ONO和浮柵多晶硅制作及刻蝕； 浮柵邊墻氧化；低壓管閾值調節光刻及注入；第二層多晶刻蝕；高壓N+ 離子注入及形成雙擴散漏極(DDD)結構。根據一實施例，所述器件柵氧化步驟包括預柵氧制作及剝離步驟，其 中所述器件柵氧化層的厚度為400A。
根據一實施例，所述隧道氧化窗口刻蝕及薄氧隧道氧化層制作包括浮柵多晶摻雜以及ONO制作，其中薄氧隧道氧化層的厚度為80A。根據一實施例，所述低壓管閾值調節光刻及注入包括低壓管柵氧化層制作，其中低壓管柵氧化層的厚度為150A、多晶硅淀積、低壓管閾值調節注入、以及低溫淀積多晶硅層，其中該多晶硅層為4000A。根據一實施例，所述工藝用于制作具備高底壓CMOS的器件，以及多晶間電容。根據一實施例，所述工藝用于制作具有非揮發性可擦寫封閉電路特征 的器件。
根據一實施例，所述工藝的ESD靜態電壓測試為8000伏。 采用本發明的技術方案，該種0.8微米CMOS工藝解決了現有工藝技術中存在的芯片面積大、生產成本高、存儲器耐久性差、ESD靜態電壓低的缺陷，滿足了生產需求。
本發明的上述的以及其他的特征、性質和優勢將通過下面結合附圖和實施 例的描述而變得更加明顯，在附圖中，相同的附圖標記始終表示相同的特征， 其中，圖1是根據本發明一實施例的N埋層注入的示意圖； 圖2是根據本發明一實施例的器件柵氧化的示意圖； 圖3是根據本發明 一 實施例的高壓管閥值調節光刻及注入的示意圖； 圖4是根據本發明一實施例的隧道氧化窗口刻蝕及薄氧隧道氧化層制 作的示意圖；圖5是根據本發明一實施例的氧化層/氮化硅/氧化層ONO和浮柵多晶 硅制作的示意圖。圖6是根據本發明一實施例的氧化層/氮化硅/氧化層ONO和浮柵多晶 硅刻蝕的示意圖。圖7是根據本發明 一 實施例的低壓管閾值調節光刻及注入的示意圖； 圖8是根據本發明 一 實施例的第二層多晶刻蝕的示意圖。
具體實施方式
本發明揭示了一種0.8微米CMOS工藝，該工藝流程制作雙層多晶硅 層、雙重硅柵層、以及雙層金屬層。該工藝流程的完整流程包括如下的步驟雙阱注入(NW);有源區制作(OD) ; P區注入、場氧化及多晶硅 沉積步驟(NWI) ; N埋層注入及器件柵氧化(BN);本征管閾值調節光 刻及注入(GATE);耗盡層擴散注入(Dl);高壓管閾值調節光刻及注 入(SI);隧道氧化窗口刻蝕及薄氧隧道氧化層制作(10);氧化層/氮化 硅/氧化層ONO和浮柵多晶硅刻蝕及浮柵邊墻氧化(PS );低壓管閾值調 節光刻及注入(QI);第二層多晶刻蝕(PS2);高壓N+離子注入及形成 雙擴散漏極(DDD)結構(SNH) ; N延伸區(NLDD)擴散及退火步驟 (SN) ; P延伸區(PLDD)擴散、TEOS及支撐件蝕刻(SP ) ; N+離子 S/D注入(SN2); P+離子S/D注入及BPSG沉積(SP2);觸點蝕刻(CO); 第一金屬層沉積、蝕刻及平坦化(IN);通孔蝕刻(C02);第二金屬層 沉積、蝕刻及平坦化(IN2);襯墊蝕刻(CB)。與傳統的技術相比較，本發明的工藝流程的主要改進點在于在P區 注入、場氧化及多晶硅沉積步驟(NWI)和N延伸區(LDD )擴散及退火 步驟(SN)之間的步驟。參考圖1-8，具體說明如下N埋層注入。參考圖1,圖1是根據本發明一實施例的N埋層注入的 示意圖。其中在P型襯底P-substrate上制作了 P阱P-well和N阱N-well, 它們之間使用場氧化層FO隔開，在需要的區域還形成了氮化層N2，通過 鋪設光阻Resist定義N埋層BN區域并進行N埋層注入形成N埋層BN。器件柵氧化。參考圖2，圖2是根據本發明一實施例的器件柵氧化的 示意圖。該步驟包括預柵氧制作及剝離步驟，其中器件柵氧化層的厚度為 400A,參考圖2所示，400A的柵氧化層GO形成在BN的上方。本征管閾值調節光刻及注入。耗盡層擴散注入。
高壓管閾值調節光刻及注入。參考圖3，圖3是根據本發明一實施例 的高壓管閥值調節光刻及注入的示意圖。通過光阻Resist定義需要進行注 入的區域并進行高壓管閾值調節光刻及注入。
隧道氧化窗口刻蝕及薄氧隧道氧化層制作。參考圖4,圖4是根據本 發明 一 實施例的隧道氧化窗口刻蝕及薄氧隧道氧化層制作的示意圖。該隧 道氧化窗口刻蝕及薄氧隧道氧化層制作包括浮柵多晶摻雜以及ONO制作， 其中薄氧隧道氧化層的厚度為80A。同樣，通過光阻Resist定義需要進行 注入的區域，并在該區域形成80A厚度的薄氧隧道氧化層TO，其中，該 薄氧隧道氧化層TO是形成在BN的上方，并且蝕刻掉BN此處的柵氧化層 GO。
氧化層/氮化硅/氧化層ONO和浮柵多晶硅制作及刻蝕。參考圖5及圖 6，圖5是根據本發明一實施例的氧化層/氮化硅/氧化層ONO和浮柵多晶 硅制作的示意圖，而圖6是根據本發明一實施例的氧化層/氮化硅/氧化層 ONO和浮柵多晶硅刻蝕的示意圖。首先制作第一層多晶硅作Poly1為浮柵 多晶硅，并在第一層多晶硅作Poly1上制作氧化層/氮化硅/氧化層ONO。 之后，通過光阻層Resist蝕刻第一層多晶硅Poly1和氧化層/氮化硅/氧化 層ONO，形成如圖6所示的結構。
浮柵邊墻氧化，之后進行浮柵邊墻的氧化。
低壓管閾值調節光刻及注入。參考圖7，圖7是根據本發明一實施例 的低壓管閾值調節光刻及注入的示意圖。該低壓管閾值調節光刻及注入包 括低壓管柵氧化層LVGO制作，其中低壓管柵氧化層LVGO的厚度為 150A、第二層多晶硅Poly2淀積、低壓管閾值調節注入、以及低溫淀積第 二多晶硅層Poly2用于制作其他期間，其中該低溫淀積的多晶硅層厚度為 4000A。
第二層多晶刻蝕。參考圖8,圖8是根據本發明一實施例的第二層多 晶刻蝕的示意圖。蝕刻第二多晶硅層Poly2用于各種器件，該步驟同樣通 過光阻層Resist實現。
高壓N+離子注入及形成雙擴散漏極(DDD)結構。
根據本發明，該工藝用于制作具備高底壓CMOS的器件，以及多晶間
電容。該工藝還可用于制作具有非揮發性可擦寫封閉電路特征的器件。根據本發明的工藝的ESD靜態電壓測試為8000伏。本發明的CMOS制作工藝采用雙層多晶之間界質作電容的工藝，同時 以第一層多晶作為浮柵，節省了 EPROM所須占用的面積，節省了成本，尤 其是這種結構的儲存器耐久性大幅度提高。雙阱注入工藝使得ESD靜態電 壓測試達到8000伏。雖然本發明的技術方案已經結合較佳的實施例說明于上，但是本領域 的技術人員應該理解，對于上述的實施例的各種修改或改變是可以預見的， 這不應當被視為超出了本發明的保護范圍，因此，本發明的保護范圍不限 于上述具體描述的實施例，而應該是符合此處所揭示的創新性特征的最寬 泛的范圍。
權利要求
1. 一種0.8微米CMOS工藝，其特征在于，所述工藝流程制作雙層多晶硅層、雙重硅柵層、以及雙層金屬層。
2. 如權利要求1所述的0.8微米CMOS工藝，包括一般0.8微米CMOS 工藝流程，其特征在于，在一般0.8微米CMOS工藝流程的P區注入、場 氧化及多晶硅沉積步驟NWI和N延伸區(LDD )擴散及退火步驟SN之間 包括如下的步驟N埋層注入； 器件柵氧化；本征管閾值調節光刻及注入；耗盡層擴散注入；高壓管閾值調節光刻及注入；隧道氧化窗口刻蝕及薄氧隧道氧化層制作；氧化層/氮化硅/氧化層ONO和浮柵多晶硅制作及刻蝕；浮柵邊墻氧化；低壓管閾值調節光刻及注入；第二層多晶刻蝕；高壓N+離子注入及形成雙擴散漏極(DDD)結構。
3. 權利要求2所述的0.8微米CMOS工藝，其特征在于 所述器件柵氧化步驟包括預柵氧制作及剝離步驟，其中所述器件柵氧化層的厚度為400A。
4. 權利要求2所述的0.8微米CMOS工藝，其特征在于 所述隧道氧化窗口刻蝕及薄氧隧道氧化層制作包括浮柵多晶摻雜以及ONO制作，其中薄氧隧道氧化層的厚度為80A。
5. 如權利要求2所述的0.8微米CMOS工藝，其特征在于所述低壓管閾值調節光刻及注入包括低壓管柵氧化層制作，其中低壓 管柵氧化層的厚度為150A、多晶硅淀積、低壓管閾值調節注入、以及低溫 淀積多晶硅層，其中該多晶硅層為4000A。
6. 如權利要求2所述的0.8微米CMOS工藝，其特征在于所述工藝用于制作具備高底壓CMOS的器件，以及多晶間電容。
7. 如權利要求2所述的0.8微米CMOS工藝，其特征在于 所述工藝用于制作具有非揮發性可擦寫封閉電路特征的器件。
8. 如權利要求2所述的0.8微米CMOS工藝，其特征在于 所述工藝的ESD靜態電壓測試為8000伏。
全文摘要
本發明揭示了一種0.8微米CMOS工藝，該工藝流程制作雙層多晶硅層、雙重硅柵層、以及雙層金屬層。本發明的CMOS制作工藝采用雙層多晶之間界質作電容的工藝，同時以第一層多晶作為浮柵，節省了EPROM所須占用的面積，節省了成本，尤其是這種結構的儲存器耐久性大幅度提高。雙阱注入工藝使得ESD靜態電壓測試達到8000伏。
文檔編號H01L21/8238GK101211850SQ20061014873
公開日2008年7月2日 申請日期2006年12月30日 優先權日2006年12月30日
發明者孫家雄 申請人:上海先進半導體制造股份有限公司