專利名稱：高性能cmos電路及其制造方法
技術領域：
本發明總體涉及半導體器件，例如高性能互補金屬-氧化物-半導體(CMOS)電路，其每個包含至少一個n-溝道場效應晶體管(n-FET)和至少一個p-溝道場效應晶體管(p-FET)。更具體，本發明涉及CMOS電路，其每個包含至少一個具有柵極介質層和金屬柵極導體的n-FET柵極疊層，和至少一個具有柵極介質層和含硅柵極導體的p-FET柵極疊層，以及涉及用于形成該CMOS電路的方法。
背景技術：
在標準CMOS技術中，n-FET器件使用As(或其它施主)摻雜的n-型多晶硅層作為柵極電極，其沉積在半導體氧化物或半導體氧氮化物柵極介質層的頂部。通過該n-摻雜的多晶硅層施加柵極電壓以在柵極介質層下面的p-型硅中形成反型溝道。類似，p-FET器件使用硼(或其它施主)摻雜的p-型多晶硅層作為柵極電極，其也沉積在半導體氧化物或半導體氧氮化物柵極介質層的頂部。通過p-摻雜的多晶硅層施加柵極電壓以在柵極介質層下面的n-型硅中形成反型溝道。
然而，多晶硅柵極電極的限制抑制了CMOS器件性能的進一步增益。將需要在未來制造出器件邏輯電路，以使用替換材料用于柵極電極。
具體地說，金屬材料示出為有潛力的柵極電極材料，用于獲得器件性能的進一步增益。
然而，已經證明將金屬柵極電極集成到CMOS電路中是有很有挑戰性的。具體是，為了完全實現替換常規柵極結構(即，包括p-摻雜的和n-摻雜的多晶硅柵極電極)，CMOS電路的n-FET和p-FET器件必須包括不同的金屬，且必須同時集成功函數等于p-摻雜和n-摻雜的多晶硅柵極電極的互補金屬，以在CMOS電路中分別形成n-FET和p-FET柵極結構。與前段制程(FEOL)邏輯電路集成相關的構圖、熱聚集約束以及材料相互作用對于多個備選金屬材料存在問題。
隨著工業中正努力發現用于p-FET和n-FET柵極結構的金屬方案，需要一種包含異質n-FET和p-FET柵極結構的CMOS電路，用于獲得CMOS器件性能的連續增益。
發明內容
本發明的一個方面涉及半導體器件，包括半導體襯底，其包含彼此相鄰的至少第一和第二器件區域；第一柵極疊層，其位于第一器件區域上，其中所述第一柵極疊層從底部至頂部包括至少，包括介電常數(k)大于等于二氧化硅的介質材料的柵極介質層、金屬柵極導體、和含硅柵極導體；以及第二柵極疊層，其位于第二器件區域上，其中所述第二柵極疊層從底部至頂部包括至少，柵極介質層和含硅柵極導體。
本文所用術語“金屬的”指主要由包含至少一種單質形式、合金形式、或化合物形式的金屬的導電材料形成的結構或部件。該導電材料的實例包括，但不限于單質金屬、金屬合金、金屬氮化物、金屬硅化物等。優選，第一柵極疊層的所述金屬柵極導體包括包含IVB或VB族金屬的金屬氮化物或金屬硅氮化物。更優選，金屬柵極導體包括TiN、TaN、或具有Ti-La-N和Ta-La-N三元合金的疊層。
優選，但是不是必需的，第一柵極疊層的所述柵極介質層包括選自于如下的基于鉿的介質材料氧化鉿、硅化鉿、鉿硅氧氮化物、氧化鉿和氧化鋯的混合物、及其的多層。
第一柵極疊層的所述金屬柵極導體包括包含IVB或VB族金屬的金屬氮化物或金屬硅氮化物。更優選，金屬柵極導體包括TiN、TaN、Ti-RE-N三元合金(RE指稀土金屬)、Ta-RE-N三元合金、Ti-AE-N三元合金(AE指堿土金屬)、Ta-AE-N三元合金或包括其混合物的疊層。
第一和第二柵極疊層的含硅柵極導體優選包括多晶硅。
上述的第一和第二柵極疊層構成本發明半導體器件的基本異質柵極結構。該第一和第二柵極疊層可以包括一個或多個附加的層，以用于進一步改善本發明中的器件性能或可制造性。
例如，所述第一柵極疊層還可以包括位于所述柵極介質層下面的界面層和位于所述含硅柵極導體的上面的附加的含硅柵極導體，且所述第二柵極疊層還可以包括位于所述含硅柵極導體的上面的附加的含硅柵極導體。
再例如，所述第一柵極介質疊層還可以包括導電氧阻擋層，其位于所述金屬柵極導體的上面和所述含硅柵極導體的下面。
再例如，所述第一柵極介質疊層還可以包括位于所述柵極介質層的下面的界面層，和位于所述柵極介質層上面或其中和所述金屬柵極導體的下面的含稀土金屬或含堿土金屬層。如果第一柵極介質疊層包括含稀土金屬層，含稀土金屬層優選包括至少一種稀土金屬的氧化物或氮化物。可選的是，如果第一柵極介質疊層包括含堿土金屬層，含堿土金屬層優選包括化合物具有分子式MxAy的化合物，其中M是至少一種堿土金屬，A是O、S、或鹵化物中的一種，以及x為1或2且y為1、2或3。
另一方面，本發明涉及用于形成具有基本異質柵極結構(即沒有任何附加層)的半導體器件的方法，包括在半導體襯底的第二器件區域上選擇性形成第一柵極介質層和含硅柵極導體；在所述第二器件區域上選擇性形成保護覆層；在半導體襯底的第一器件區域上選擇性形成第二柵極介質層和金屬柵極導體，其中所述第二柵極介質層包括介電常數(k)大于等于二氧化硅的介質材料；從所述第二器件區域移除所述保護覆層；在所述第一和第二器件區域上沉積含硅層；以及構圖所述含硅層、金屬柵極導體、第二柵極介質層、含硅柵極導體、和第一柵極介質層，以形成第一和第二柵極疊層。
另一方面，本發明涉及用于形成具有基本異質柵極結構(即沒有任何附加層)的半導體器件的方法，包括在半導體襯底的第一器件區域上選擇性形成第一柵極介質層、金屬柵極導體和含硅柵極導體，其中所述第一柵極介質層包括介電常數(k)大于等于二氧化硅的介質材料；在所述第一和第二器件區域上形成第二柵極介質層；在所述第一和第二器件區域上沉積含硅層；平面化所述含硅層、第二柵極介質層和含硅柵極導體，從而從所述第一器件區域移除所述含硅層和所述第二柵極介質層的部分，以暴露所述第一器件區域中的含硅柵極導體的上表面，其中所述暴露的第一器件區域中的含硅柵極導體基本與所述第二器件區域中的含硅層的未移除部分共面；以及構圖所述暴露的含硅柵極導體、金屬柵極導體、第一柵極介質層和含硅層和第二柵極介質層的未移除部分，以形成第一和第二柵極疊層。
另一方面，本發明涉及用于形成具有基本異質柵極結構(即沒有任何附加層)的半導體器件的方法，包括在半導體襯底的第一器件區域上選擇性形成第一柵極介質層、金屬柵極導體和含硅柵極導體，其中所述第一柵極介質層包括介電常數(k)大于等于二氧化硅的介質材料；在第一和第二器件區域上形成第二柵極介質層；在所述第一和第二器件區域上沉積含硅層；選擇性蝕刻含硅層，以從所述第一器件區域移除所述含硅層的部分；選擇性蝕刻第二柵極介質層，以從所述第一器件區域移除所述第二柵極介質層的部分，從而暴露所述含硅柵極導體的上表面；以及構圖所述暴露的含硅柵極導體、金屬柵極導體、第一柵極介質層和所述含硅層和第二柵極介質層的未移除部分，以形成第一和第二柵極疊層。
在另一方面，本發明涉及用于形成半導體器件的方法，而該半導體器件的第一柵極疊層還包括位于柵極介質層下面的界面層和位于含硅柵極導體上面的附加的含硅柵極導體，且第二柵極疊層還包括位于含硅柵極導體上面的附加的含硅柵極導體。該方法具體包括以下步驟在半導體襯底的第二器件區域上選擇性形成第一柵極介質層和含硅柵極導體；在第一和第二器件區域上形成界面層、第二介質層、金屬層、和含硅層；從第二器件區域選擇性移除所述界面層、第二介質層、金屬層、和含硅層，從而暴露所述第二器件區域中的含硅柵極導體的上表面；在所述第一和第二器件區域上形成附加的含硅層；以及構圖所述附加的含硅層、含硅層、金屬層、第二介質層、界面層、含硅柵極導體和第一柵極介質層，以形成第一和第二柵極疊層。
另一方面，本發明涉及用于形成半導體器件的方法，而該半導體器件的第一柵極疊層還包括位于金屬柵極導體的上面的和含硅柵極導體的下面的導電氧阻擋層。該方法具體包括以下步驟在半導體襯底的第一器件區域上選擇性形成第一介質層、金屬柵極導體和導電氧擴散阻擋層；氧化所述第二器件區域中的半導體襯底的暴露上表面，以形成第二柵極介質層，其中所述導電氧擴散阻擋層保護所述第一器件區域不被氧化；在所述第一和第二器件區域上沉積含硅層；以及構圖含硅層、導電氧擴散阻擋層、金屬柵極導體、第一柵極介質層、和第二柵極介質層，以形成第一和第二柵極疊層。
另一方面，本發明涉及用于形成具有基本異質柵極結構(即沒有任何附加層)的半導體器件的方法，包括在半導體襯底的第一器件區域上選擇性形成第一介質層、金屬柵極導體和絕緣氧擴散阻擋層；氧化第二器件區域中的半導體襯底的暴露上表面，以形成第二柵極介質層，其中所述絕緣氧擴散阻擋層保護所述第一器件區域不被氧化；
從所述第一器件區域移除所述絕緣氧擴散阻擋層，以暴露所述金屬柵極導體的上表面；在所述第一和第二器件區域上沉積含硅層；以及構圖所述含硅層、金屬柵極導體、第一柵極介質層、和第二柵極介質層，以形成第一和第二柵極疊層。
另一方面，本發明涉及用于形成半導體器件方法，而該半導體器件的第一柵極疊層包括基于鉿的高k(即，介電常數大于二氧化硅)柵極介質層，還包括位于高k柵極介質層下面的界面層，以及含稀土金屬或含堿土金屬層，其位于高k柵極介質層的上面或其中和金屬柵極導體下面。該方法具體包括以下步驟在半導體襯底的第一器件區域上選擇性形成界面層和鉿層；氧化鉿層，以在所述第一器件區域中形成包括氧化鉿的高k柵極介質層，其中第二器件區域中的半導體襯底的上表面被同時氧化，以在所述第二器件區域中形成柵極介質層；在第一器件區域上選擇性形成含稀土金屬或含堿土金屬層；在第一和第二器件區域上沉積金屬層；從所述第二器件區域選擇性移除金屬層，從而暴露所述第二器件區域中的柵極介質層的上表面；在所述第一和第二器件區域上沉積含硅層；以及構圖所述含硅層、金屬層、含稀土金屬或含堿土金屬層、高k柵極介質層、界面層、和柵極介質層，以形成第一和第二柵極疊層。
通過下面的公開和所附權利要求書，本發明的其它方面、特征和優點將更加顯而易見。
圖1示出根據本發明一個實施例的彼此相鄰的構圖的n-FET柵極疊層和構圖的p-FET柵極疊層的截面圖。具體為，構圖的n-FET柵極疊層從底部至頂部包括，高k柵極介質、金屬柵極導體、和多晶硅柵極導體。構圖的p-FET柵極疊層從底部至頂部包括，柵極介質和多晶硅柵極導體；圖2A-2I示出根據本發明一個實施例的用于形成圖1中構圖的n-FET和p-FET柵極疊層的示例性處理步驟的截面圖，其中，首先在p-FET器件區域中形成柵極介質和多晶硅柵極導體，然后當在n-FET器件區域沉積高k介質和金屬期間，用保護覆層覆蓋p-FET器件區域；圖3A-3E示出根據本發明一個實施例的用于形成圖1中構圖的n-FET和p-FET柵極疊層的示例性處理步驟的截面圖，使用“金屬優先”方法，其中首先在n-FET器件區域中形成高k柵極介質層、金屬柵極導體、和含硅柵極導體，然后通過沉積和平面化，在p-FET器件區域中形成柵極介質層和含硅柵極導體；圖4A-4E示出根據本發明一個實施例的用于形成圖1中構圖的n-FET和p-FET柵極疊層的示例性處理步驟的截面圖，使用“金屬優先”方法，其中首先在n-FET器件區域中形成高k柵極介質層、金屬柵極導體、和含硅柵極導體，然后通過沉積和選擇性蝕刻，在p-FET器件區域中形成柵極介質層和含硅柵極導體；圖5示出根據本發明一個實施例的彼此相鄰的構圖的n-FET柵極疊層和構圖的p-FET柵極疊層的截面圖。具體為，構圖的n-FET柵極疊層從底部至頂部包括，界面層、高k柵極介質層、金屬柵極導體、第一多晶硅柵極導體、第二多晶硅柵極導體、和覆層。構圖的p-FET柵極疊層從底部至頂部包括，半導體氧化物或半導體氧氮化物柵極介質、第一多晶硅柵極導體、第二多晶硅柵極導體、和覆層；圖6A-6H示出用于形成圖5的構圖的n-FET和p-FET柵極疊層的示例性處理步驟的截面圖；圖7示出根據本發明一個實施例的彼此相鄰的構圖的n-FET柵極疊層和構圖的p-FET柵極疊層的截面圖。具體為，構圖的n-FET柵極疊層從底部至頂部包括，高k柵極介質、金屬柵極導體、氧擴散阻擋層、和多晶硅柵極導體。構圖的p-FET柵極疊層從底部至頂部包括，半導體氧化物或半導體氧氮化物柵極介質和多晶硅柵極導體；圖8A-8G示出用于形成圖7的構圖的n-FET和p-FET柵極疊層的示例性處理步驟的截面圖；圖9示出根據本發明一個實施例的彼此相鄰的n-FET柵極結構和p-FET柵極結構的截面圖。具體為，n-FET柵極結構從底部至頂部包括，未構圖的界面層、未構圖的HfO2層、未構圖的含RE或含AE層、金屬柵極導體、和多晶硅柵極導體。p-FET柵極結構從底部至頂部包括，未構圖的半導體氧化物或半導體氧氮化物柵極介質和多晶硅柵極導體；圖10A-10J示出用于形成圖9的n-FET和p-FET柵極結構和使用各柵極結構進一步形成n-FET和p-FET的示例性處理步驟的截面圖。
具體實施例方式
在下面的描述中，給出了多個具體細節，例如特定結構、部件、材料、尺寸、處理步驟和技術，以提供對本發明的完全理解。然而，本領域技術人員可以理解，本發明可以實施為不具有這些具體細節。另外，本發明沒有具體描述熟知的結構或處理步驟，以免使本發明不清楚。
可以理解，當描述作為層、區域或襯底的元件在另一元件的“上方”時，所述元件可以直接在所述另一元件的上面，或者中間可以存在中間元件。相比之下，當描述元件在另一元件的“直接上方”時，則不存在中間元件。另外可以理解，當描述元件在另一元件的“下方”時，所述元件可以直接在所述另一元件的下面，或者中間可以存在中間元件。相比之下，當描述元件在另一元件的“直接下方”時，則不存在中間元件。
本發明提供了改善的半導體器件，例如，CMOS電路，其包含用于n-FET和p-FET柵極結構的集成的異質(或混合)柵極結構。具體是，本發明CMOS電路中的n-FET柵極疊層從底部至頂部包括至少，柵極介質層、金屬柵極導體、和含硅柵極導體。另一方面，該CMOS電路中的p-FET柵極疊層從底部至頂部包括，常規柵極介質層和常規含硅柵極導體。優選，但是不是必需的，n-FET柵極疊層的柵極介質層包括介電常數大于二氧化硅的高k柵極介質材料。可選的是，n-FET柵極疊層的柵極介質層可以包括介電常數等于二氧化硅的柵極介質材料。
一方面，該異質或混合柵極結構提供金屬柵極的帶狀邊緣n-FET柵極疊層，其具有大約14的反型厚度(Tinv)和高電子遷移率，用于相比于Tiny大約為18的多晶硅柵極的常規n-FET柵極疊層，實現性能提高的CMOS電路。另一方面，該異質或混合柵極結構提供常規多晶硅柵極的p-FET柵極疊層，從而克服通常與包含金屬柵極的p-FET柵極疊層有關的空位和熱不穩定性問題。
另外，由于通過使用具有混合晶體取向的襯底的襯底工程(即，2003年6月17日提交的美國專利申請10/250,241“HIGH PERFORMANCECMOS SOI DEVICES ON HYBRID CRYSTAL-ORIENTEDSUBSTRATES”中所述的HOT技術，其在2004年12月23日公開為美國專利申請公開2004/0256700；以及2004年9月2日提交的美國專利申請10/932,982“ULTRA-THIN SILICON-ON-INSULATOR AND STRAINED-SILICON-DIRECT-ON-INSULATOR WITH HYBRID CRYSTALORIENTAITONS”，其在2005年3月3日公開為美國專利申請公開2005/0045995，其內容在此引用作為參考)可以改善p-FET性能，本發明提出的異質或混合柵極結構尤其有用于當結合具有合適的混合晶體取向的襯底使用時改善器件性能。
圖1示出本發明示例性CMOS電路10，其包括具有彼此相鄰的至少一個n-FET器件區域和至少一個p-FET器件區域的半導體襯底12。第一柵極疊層，即，n-FET柵極疊層，位于n-FET器件區域中的半導體襯底12上，且從底部至頂部包括，柵極介質層14(其優選為高k柵極介質層)、金屬柵極導體16、和含硅柵極導體18。第二柵極疊層，即，p-FET柵極疊層，位于p-FET器件區域中的半導體襯底12上，且從底部至頂部包括，柵極介質層20和含硅柵極導體22。
注意，在圖1中，其中沒有按比例繪制，在半導體襯底12上僅示出一個n-FET柵極疊層和一個p-FET柵極疊層。雖然示出了該實施例，但本發明并不限于任何具體數目的n-FET和p-FET柵極疊層。另外，除了n-FET和p-FET以外，本發明半導體器件還可以包含其它邏輯電路元件，例如電阻器、二極管、平面電容器、變容二極管等。
本發明中所用的半導體襯底12包括任何半導體材料，其包括但不限于Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP和所有其它III/V或II/VI化合物半導體。半導體襯底12還可以包括有機半導體或分層半導體，例如Si/SiGe，絕緣體上硅(SOI)或絕緣體上硅鍺(SGOI)。在本發明的一些實施例中，優選半導體襯底12包括含Si半導體材料，即，包括硅的半導體材料。
半導體襯底12可以是摻雜的、未摻雜的或包含摻雜的和未摻雜的區域。半導體12還可以包括第一摻雜(n-或p-)區域和第二摻雜(p-或n-)區域。為了清楚，在本發明附圖中不具體示出摻雜的區域。第一摻雜區域和第二摻雜區域可以相同，或它們可以具有不同導電性和/或摻雜濃度。所述摻雜的區域稱為“阱”，并可以用于限定各種器件區域。
在本發明尤其優選的實施例中，半導體襯底12是混合襯底，其包括至少一個電子遷移率加強的區域(例如，n-FET器件區域)，和另一個空穴遷移率加強的區域(例如，p-FET器件區域)。通過在電子遷移率加強區域制造n-FET、以及在空穴遷移率加強區域制造p-FET，n-FET和p-FET器件區域中的各個電荷載體(即，電子或空穴)的遷移率可以同時加強，從而改善CMOS器件性能。
更具體為，半導體襯底12是混合襯底，其包括不同晶體取向的不同區域(這里稱為混合晶體取向襯底)。該混合晶體取向襯底的功能基于各向異性載體在半導體晶體中的遷移率。具體是，帶電載體，例如電子和空穴的遷移率隨著半導體襯底晶體的取向而變化。例如，在硅襯底中，空穴在(110)表面的遷移率比在(100)表面強，但是電子在(100)硅表面的遷移率比(110)表面強。從而，通過在具有(100)表面晶體取向的器件區域制造n-FET，和在具有(110)表面晶體取向的不同器件區域中制造p-FET，n-FET和p-FET器件區域中各個帶電載體(即，電子或空穴)的遷移率都得到了加強。在其它半導體材料中，例如其它IV族半導體材料以及III-V和II-VI族化合物，也存在該載體遷移率各向異性，從而混合晶體取向技術(通常稱為HOT技術)容易用于包括所述其它半導體材料的襯底。混合晶體取向襯底可以例如如下的方法形成，所述方法包括接合晶片、選擇性蝕刻和再生長半導體層，例如，如美國專利申請10/250,241和10/932,982中所述，其整體內容在此引用作為參考。
在半導體襯底12中通常提供至少一個隔離區域(未示出)，以將相鄰的n-FET和p-FET器件區域彼此隔離。隔離區域可以為槽隔離區域或場氧化物隔離區域。槽隔離區域利用本領域技術人員熟知的常規槽隔離工藝形成。例如，通過光刻、蝕刻和使用槽介質填充槽可以形成槽隔離區域。可選地是，可在槽填充前在槽中形成襯層，可在槽填充之后進行稠化步驟，以及在槽填充后還可以進行平面化工藝。可以利用所謂的局部對硅進行氧化的工藝形成場氧化物。
n-FET柵極疊層的柵極介質層14優選，但是不是必需的，包括介電常數大于或等于二氧化硅(大約4.0)的高k柵極介質材料。更優選，柵極介質層14包括介電常數大于大約10.0的基于鉿的高k介質材料。該基于鉿的介質材料可以選自于氧化鉿(HfO2)、硅化鉿(HfSiOx)、鉿硅氧氮化物(HfSiON)、氧化鉿和氧化鋯(ZrO2)的混合物，或其多層。更優選，n-FET柵極疊層的柵極介質層14包括氧化鉿或氮化鉿。在一些實施例中，基于鉿的柵極介質層14可以由介電常數(k)大于或等于大約4.0、更通常為大于或等于大約7.0的其它介質材料代替，或與上述其它介質材料結合使用。其它介質材料可以是，例如，本領域技術人員熟知的半導體氧化物、半導體氧氮化物、金屬氧化物或混合金屬氧化物，它們可以利用任何下文描述的用于形成柵極介質層14的技術形成。
可以通過沉積工藝在半導體襯底12的表面上形成基于鉿的柵極介質層14，所述沉積工藝例如為，化學氣相沉積(CVD)、等離子體輔助CVD、物理氣相沉積(PVD)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、蒸發、反應濺射、化學溶液沉積和其它類似沉積工藝。還可以利用上述工藝的任何組合形成基于鉿的柵極介質層14。
基于鉿的柵極介質層14的物理厚度可以變化，但是通常，層14的厚度為大約0.5至大約10nm，厚度為大約0.5至大約3nm更優選。
金屬柵極導體16優選包括金屬材料，例如包含IVB或VB族金屬的金屬氮化物或金屬硅氮化物。更具體為，金屬柵極導體16包括選自于如下的金屬Ti、Zr、Hf、V、Nb、或Ta，Ti或Ta尤其優選。例如，金屬柵極導體16優選包括TiN或TaN。此外，本發明的金屬柵極導體16可以包括Ti-AE-N(“AE”代表堿土金屬)三元合金、Ta-AE-N三元合金、Ti-RE-N(“RE”代表稀土金屬)三元合金、Ta-RE-N三元合金、或包含其混合物的疊層。
金屬柵極導體16可以包括單個金屬層，或可以包括具有不同金屬組分的多個金屬層。優選，金屬柵極導體16在位于第一金屬層(未示出)和含硅柵極導體18之間的一個器件區域中還包括功函數限定金屬層(未示出)。“功函數限定金屬”表示可以用于調節或設置柵極疊層的功函數的金屬層。對于n-型功函數，功函數限定金屬包括元素周期表的IIIB、IVB或VB族中的至少一種元素(元素命名基于CAS版本)。這里還考慮鑭系元素中的元素(例如La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu)。可以用于對導電電極提供n-型功函數的示例性金屬實例包括，但不限于Sc、Y、La、Zr、Hf、V、Nb、Ta、Ti和鑭系元素。優選，用于提供n-型功函數偏移的功函數限定金屬是鑭系元素族中的一種。對于p-型功函數，功函數限定金屬包括元素周期表中VIB、VIIB和VIII族的至少一種元素(元素命名基于CAS版本)。可以用于對導電電極提供p-型功函數的示例性金屬實例包括，但不限于Re、Fe、Ru、Co、Rh、Ir、Ni、Pd、和Pt。優選，用于提供p-型功函數偏移的功函數限定金屬是Re、Ru或Pt之一。
可以使用常規沉積工藝容易地形成金屬柵極導體16，所述工藝例如CVD、PVD、ALD、濺射或蒸發。金屬導體16的物理厚度可以變化，但是通常，金屬導體16的厚度為大約0.5至大約200nm，厚度為大約5至大約80nm更加優選。
p-FET柵極疊層的柵極介質層20優選包括常規柵極介質材料，例如半導體氧化物、半導體氧氮化物、金屬氧化物，例如Al2O3、AION、AIN、和其組合和多層。如上所述，還可以使用高k介質材料來形成柵極介質層20。柵極介質層20可以通過例如熱生長工藝形成，例如，氧化或氧氮化。可選的是，柵極介質層20可以通過沉積工藝形成，例如CVD、PVD、ALD、蒸發、反應濺射、化學溶液沉積、或任何其它合適的沉積工藝。柵極介質層20還可以利用上面工藝的任何組合形成。柵極介質層20的物理厚度可以變化，但是通常，柵極介質層20的厚度為從大約0.5至大約10nm，厚度為從大約0.5至大約3nm更加優選。
n-FET和p-FET柵極疊層的硅柵極導體18和22可以包括多晶體或無定形形式的Si或SiGe合金，其中多晶Si或SiGe更加優選。該硅柵極導體18和22可以通過利用已知沉積工藝沉積一個或多個含Si材料覆層而形成，所述工藝例如CVD、PVD、或蒸發。含Si材料層可以是摻雜的或未摻雜的。如果是摻雜的，其可以使用現場摻雜沉積工藝來形成。可選的是，摻雜的含Si層可以通過沉積、離子注入、和退火而形成。離子注入和退火可以在隨后的構圖材料疊層的蝕刻步驟之前或之后發生。摻雜含Si層將偏移形成的柵極導體的功函數。含Si柵極導體18和22的厚度，即高度可以根據使用的沉積工藝變化。通常，含Si柵極導體18和22每個都具有從大約20至大約180nm的垂直厚度，厚度為從大約40至大約150nm更加優選。
圖1示出的CMOS電路10可以通過本發明各種方法以集成方式容易地形成，其將通過參考附圖2A-4E所示的示例性處理步驟在下文更詳細地描述。
具體為，圖2A-2I示出根據本發明一個實施例的用于形成圖1的n-FET和p-FET柵極疊層的示例性處理步驟，通過，首先在p-FET器件區域中形成半導體氧化物或半導體氧氮化物柵極介質和多晶硅柵極導體，然后當在n-FET器件區域沉積高k介質和金屬期間，用保護覆層覆蓋p-FET器件區域。
首先參考圖2A，其示出半導體襯底12，其包含n-FET器件區域和p-FET器件區域，其彼此相鄰，且優選通過淺槽隔離區域(未示出)彼此隔離。在p-FET器件區域上、而不在n-FET器件區域上選擇性形成柵極介質層20和含硅柵極導體20。具體為，優選通過熱氧化物沉積工藝，首先在n-FET和p-FET器件區域(未示出)上形成覆蓋柵極介質層20，然后在n-FET和p-FET器件區域(未示出)上沉積覆蓋含硅層22。然后通過一個或多個選擇性蝕刻步驟，將層20和22的部分從n-FET器件區域選擇性移除(未示出)，所述步驟例如為軟/硬掩模反應離子蝕刻(RIE)、使用稀釋氫氟酸(DHF)蝕刻溶液的濕法蝕刻、或任何其它合適的技術。
然后如圖2B所示，用光致抗蝕劑材料74選擇性覆蓋n-FET器件區域，然后在p-FET器件區域的含硅柵極導體22上形成保護性材料層76，如圖2C所示。保護性材料層76包括至少一種硅烷減活化劑，其選擇性地接合含硅柵極導體22，以形成用于抑制材料在含硅柵極導體22上的生長或沉積的保護性涂層。可以用于本發明的合適的硅烷減活化劑包括選自于如下的硅烷物質氯硅烷類、有機官能團硅烷、和烷基硅烷。硅烷減活化劑的具體實例包括，但不限于二甲基二乙酰氧基硅烷、聯二氨基二甲基硅烷、二甲基二氯硅烷、二甲基氨基三甲基硅烷、三氯甲基硅烷、十八烷基三氯硅烷等。
隨后從n-FET器件區域移除光致抗蝕劑材料74，并在n-FET器件區域上沉積柵極介質層14(優選，但是不是必需的，介電常數大于二氧化硅的高k柵極介質層)，如圖2D所示。可以在n-FET器件區域頂部或代替高k柵極介質層14形成含稀土金屬(含RE)和/或含堿土金屬層(含AE)層(未示出)。隨后，在n-FET器件區域上形成金屬層16，如圖2E所示。保護性材料層76改變p-FET器件區域中的含硅柵極導體22的表面形態，從而防止在p-FET器件區域中沉積高k柵極介質層14、含RE/AE層(未示出)、和金屬層16。
當在n-FET器件區域上沉積金屬層16之后，從p-FET器件區域移除保護性材料層76，如圖2F所示，然后在n-FET和p-FET器件區域上沉積覆蓋含硅層78，如圖2G所示。
然后通過光刻和蝕刻構圖覆蓋含硅層78、金屬層16、高k柵極介質層14、含硅柵極導體22、和柵極介質20，從而提供兩個或更多個構圖的柵極疊層，一個用于n-FET和一個用于p-FET。具體為，通過柵極層光刻分別在n-FET和p-FET器件區域上形成構圖的多導體(PC)抗蝕劑80和82，如圖2H所示。然后利用一個或多個干蝕刻步驟，將該PC抗蝕劑80和82中的圖形轉移至覆蓋含硅層78、金屬層16、高k柵極介質層14、含硅柵極導體22、和柵極介質20，以形成如圖21所示的構圖的n-FET和p-FET柵極疊層。可以用于在本發明中形成構圖的柵極疊層的合適的干蝕刻工藝包括，但是不限于反應離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻或激光燒蝕。在完成蝕刻之后移除構圖的PC抗蝕劑80和82，從而形成圖1所示的構圖的n-FET和p-FET柵極疊層。
圖3A-3E示出根據本發明一個實施例的用于形成圖1中構圖的n-FET和p-FET柵極疊層的示例性處理步驟的截面圖，使用“金屬優先”方法，其中首先在n-FET器件區域中形成高k柵極介質層、金屬柵極導體、和含硅柵極導體，然后通過沉積和平面化，在p-FET器件區域中形成柵極介質層和含硅柵極導體。
具體為，圖3A示出半導體襯底12，其包含n-FET器件區域和p-FET器件區域，其彼此相鄰，且通過淺槽隔離區域9隔離。在n-FET和p-FET器件區域上形成高k柵極介質層14、金屬柵極導體層16、和含硅層84，如圖3A所示。隨后，通過構圖技術從p-FET器件區域選擇性移除高k柵極介質層14、金屬柵極導體層16、和含硅層84的部分，然后在n-FET和p-FET器件區域上沉積柵極介質層84，如圖3B所示。優選利用光刻工藝進行構圖，其中選擇性阻擋n-FET器件區域，同時從p-FET器件區域移除分層疊層。
接著，在n-FET和p-FET器件區域沉積覆蓋含硅層86，如圖3C所示，并且然后進行平面化步驟，例如化學機械拋光步驟，以平面化整個結構，并從n-FET器件區域移除含硅層86和柵極介質層84的部分。從而，在平面化的n-FET器件區域中暴露第一含硅層82的上表面，并且暴露的含硅層82與第二器件區域中的含硅層86的未移除部分基本共面，如圖3D所示。
隨后，在n-FET器件區域中的含硅層82和第二器件區域中的含硅層86的未移除部分上形成介質硬掩模層88，以及通過常規光刻技術在介質硬掩模層88的上表面上沉積構圖的光致抗蝕劑結構90和92。然后利用一個或多個干蝕刻步驟，將光致抗蝕劑結構90和92中的圖形轉移至介質掩模層88、含硅柵極導體層82、金屬柵極導體層16、高k柵極介質層14、含硅層86、和柵極介質層84，以形成圖3E所示的構圖的n-FET和p-FET柵極疊層。可以用于本發明中以形成構圖的柵極疊層的合適的干蝕刻工藝包括，但是不限于反應離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻或激光燒蝕。
n-FET器件區域中的第一圖形柵極疊層從而從底部至頂部包括，高k柵極介質層14、金屬柵極導體16、含硅柵極導體18、和構圖的介質硬掩模88A，如圖3E所示。p-FET器件區域中的第二構圖的柵極疊層從而從底部至頂部包括，柵極介質層20、含硅柵極導體22、和構圖的介質硬掩模88B，如圖3E所示。可以隨后從構圖的柵極疊層移除構圖的介質硬掩模88A和88B。
圖4A-4E示出用于形成圖1的構圖的n-FET和p-FET柵極疊層的示例性處理步驟，其類似于圖3A-3E示出的工藝也使用“金屬優先”方法，不同之處在于，通過一個或多個蝕刻步驟從n-FET器件區域移除隨后形成的含硅層86和柵極介質層84，來代替上述平面化步驟。
具體為，圖4A示出在沉積覆蓋含硅層86之后(即，圖3C所示步驟之后)，通過光致抗蝕劑材料90選擇性覆蓋p-FET器件區域。然后進行一個或多個選擇性蝕刻步驟以從未被光致抗蝕劑材料90覆蓋的區域(即，n-FET器件區域和STI區域9)移除含硅層86和柵極介質層84的部分，如圖4B所示。
優選，首先進行硅蝕刻步驟(未示出)以選擇性從n-FET器件區域和STI區域9移除含硅層86的部分。該硅蝕刻步驟停止于且暴露n-FET器件區域和STI區域9中的下面的柵極介質層84的部分。隨后，從p-FET器件區域移除光致抗蝕劑材料90，然后進行氧化物剝離步驟以從n-FET器件區域和STI區域9移除柵極介質層84的暴露部分。p-FET器件區域中的柵極介質層84的剩余部分被含硅層86的剩余部分覆蓋，從而不被氧化物剝離而移除。
因為p-FET器件區域中的光致抗蝕劑材料90從n-FET器件區域中的含硅柵極導體層82略微偏移，因此選擇性蝕刻導致在p-FET器件區域中的含硅層86的剩余部分和n-FET器件區域中的含硅柵極導體層82之間產生縫或槽92，如圖4B所示。縫或槽92優選位于STI區域9上。
接著，在n-FET和p-FET器件區域上沉積覆蓋含硅層94，如圖4C所示。該覆蓋含硅層94填充縫或槽92，且形成結合p-FET器件區域中的含硅層86和n-FET器件區域中的含硅柵極導體層82的連續含硅結構層94。因為縫或槽92位于STI區域9上，如上所述，STI區域9用于從半導體襯底12的n-FET和p-FET器件區域電隔離連續含硅結構層94。
然后通過光刻和蝕刻構圖連續含硅結構層94、金屬層16、高k柵極介質層14、和柵極介質84的剩余部分，從而提供兩個或更多個構圖的柵極疊層，一個用于n-FET和一個用于p-FET。具體為，通過柵極層光刻在n-FET和p-FET器件區域上分別形成如圖4D所示的構圖的多導體(PC)抗蝕劑96和98，然后利用一個或多個干和/或濕法蝕刻步驟，將PC抗蝕劑96和98中的圖形轉移至連續含硅結構層94、金屬層16、高k柵極介質層14、和柵極介質84，而形成如圖4D所示的構圖的n-FET和p-FET柵極疊層。可用于本發明以形成構圖的柵極疊層的合適的干蝕刻工藝包括，但不限于反應離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻或激光燒蝕。合適的濕法蝕刻工藝使用一個或多個蝕刻溶液，其可以與具體結構層反應以除去該層。
然后，在完成蝕刻之后移除構圖的PC抗蝕劑96和98，從而獲得通過STI區域9隔離的分別位于n-FET和p-FET器件區域中的構圖的n-FET和p-FET柵極疊層，如圖4E所示。注意，在一個或多個蝕刻步驟期間，在STI區域9中形成槽100。
圖5示出根據本發明一個實施例的半導體襯底12上的彼此相鄰的構圖的n-FET柵極疊層和構圖的p-FET柵極疊層的截面圖。具體為，構圖的n-FET柵極疊層從底部至頂部包括，界面層13、高k柵極介質層14、金屬柵極導體16、第一多晶硅柵極導體18A、和第二多晶硅柵極導體18B。構圖的p-FET柵極疊層從底部至頂部包括，半導體氧化物或半導體氧氮化物柵極介質層20、第一多晶硅柵極導體22A、和第二多晶硅柵極導體22B。該如圖5所示的構圖的n-FET和p-FET柵極疊層可以容易地通過包含至少圖6A-6H所示的示例性處理步驟的方法形成。如上所述通過兩個單獨的處理步驟形成的n-FET柵極疊層的第一和第二多晶硅柵極導體18A和18B，可以包括性質相同或不同的多晶硅材料。
具體為，圖6A示出在n-FET和p-FET器件區域上形成覆蓋柵極介質層20和覆蓋含硅柵極導體層22。然后在p-FET器件區域上選擇性形成光致抗蝕劑材料30，如圖6B所示。然后通過一個或多個選擇性蝕刻步驟，從n-FET器件區域選擇性移除層20和22的部分(如圖6C所示)，所述蝕刻步驟例如軟/硬掩模反應離子蝕刻(RIE)、DHF濕法蝕刻、或任何其它合適的技術。
隨后，在n-FET和p-FET器件區域上沉積界面層13、高k介質層14、金屬柵極導體層16、和含硅材料層18A，如圖6D所示。
通過化學氧化，在半導體襯底12的表面上可選地形成界面層13。可選的界面層13利用本領域技術人員熟知的常規濕法化學工藝技術形成。可選的是，界面層13可以通過熱氧化、氧氮化或通過氣相沉積形成。當襯底12是含Si半導體時，界面層13包括通過濕法工藝生長或熱生長的化學氧化物，或沉積的氧化硅、氧氮化硅或氮化的氧化硅。當襯底12不是含Si半導體時，界面層13可以包括半導電氧化物、半導電氧氮化物或氮化的半導電氧化物或任何其它界面介質，例如，一種具有低界面捕獲密度的半導電材料。界面層13的厚度通常為從大約0.4至大約1.2nm，厚度為從大約0.6至大約1nm更加優選。然而，界面層13的厚度可能在更高溫度的處理之后而不同，這在CMOS制造期間通常要求。
在本發明的具體實施例中，界面層13是通過濕法化學氧化步驟形成的半導體氧化物層，其厚度為從大約0.6至大約1.0nm。濕法化學氧化步驟包括，用65℃的氫氧化銨、過氧化氫和水(以1∶1∶5的比例)的混合物處理清潔的半導體表面。可選的是，還可以通過在臭氧化水溶液中處理半導體表面來形成界面層13，其中臭氧濃度為大約2/百萬(ppm)至大約40ppm。
隨后，通過光致抗蝕劑材料32選擇性覆蓋n-FET器件區域，如圖6E所示。光致抗蝕劑材料32然后用作掩模，用于通過一個或多個選擇性蝕刻步驟，從p-FET器件區域選擇性除去含硅柵極導體層18A、金屬柵極導體層16、高k柵極介質層14、和界面層13的部分，如圖6F所示，所述蝕刻步驟例如軟/硬掩模反應離子蝕刻(RIE)、濕法蝕刻、或任何其它合適的技術。
接著，在n-FET和p-FET器件區域上形成覆蓋含硅材料層34和介質硬掩模層36，如圖6G所示。
然后通過光刻和蝕刻構圖覆蓋含硅材料層34、含硅柵極導體層18A、金屬柵極導體層16、高k柵極介質層14、界面層13、含硅柵極導體22、柵極介質層20、和介質硬掩模36，從而提供兩個或更多個構圖的柵極疊層，一個用于n-FET和一個用于p-FET，如圖5所示。光刻步驟包括將光致抗蝕劑(未示出)施加至介質硬掩模層36的上表面，將光致抗蝕劑暴露到希望的輻射圖形、以及利用常規抗蝕劑顯影劑顯影暴露的光致抗蝕劑。然后將光致抗蝕劑中的圖形轉移至介質掩模層36，形成構圖的介質硬掩模19和23，如圖6H所示。然后利用一個或多個干和/或濕法蝕刻步驟，移除構圖的光致抗蝕劑，且隨后將硬掩模19和23中的圖形轉移至下面的層，以形成如圖5所示的構圖的n-FET和p-FET柵極疊層。可以用于本發明以形成構圖的柵極疊層的合適的干蝕刻工藝包括，但不限于反應離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻或激光燒蝕。在構圖之后，從構圖的柵極疊層移除硬掩模19和23。
圖7是根據本發明一個實施例的彼此相鄰的構圖的n-FET柵極疊層和構圖的p-FET柵極疊層的截面圖。具體為，構圖的n-FET柵極疊層從底部至頂部包，高k柵極介質14、金屬柵極導體16、導電氧擴散阻擋層17、和多晶硅柵極導體18。構圖的p-FET柵極疊層從底部至頂部包括，半導體氧化物或半導體氧氮化物柵極介質20和多晶硅柵極導體22。
導電氧擴散阻擋層17用于從用于在p-FET器件區域中形成柵極介質20的苛刻的熱氧化處理條件保護n-FET柵極疊層。該導電氧擴散阻擋層17優選包括無定形氧阻擋材料，例如TaSiN或HfSiN，其可以防止氧擴散并有效地從熱氧化條件保護n-FET柵極疊層。
圖8A-8G示出用于形成圖7的構圖的n-FET和p-FET柵極疊層的示例性處理步驟。
具體為，圖8A示出在n-FET和p-FET器件區域上形成覆蓋高k柵極介質層14、覆蓋金屬柵極導體層16、和覆蓋導電氧擴散阻擋層17。接著，在導電氧擴散阻擋層17上形成光致抗蝕劑材料42，以選擇性覆蓋n-FET器件區域，如圖8B所示。然后進行選擇性蝕刻，以從p-FET器件區域移除高k柵極介質層14、金屬柵極導體層16、和導電氧擴散阻擋層17的部分，從而暴露p-FET器件區域中的半導體襯底12的上表面，如圖8C所示。
然后進行熱氧化，以在p-FET器件區域中形成柵極介質層20，而通過導電氧擴散阻擋層17保護n-FET器件區域不被熱氧化。優選，熱氧化工藝包括快速熱氧化(RTO)步驟或快速熱氮化(RTNH3)/再氧化步驟。
隨后，在n-FET和p-FET器件區域上沉積覆蓋含硅材料層44，如圖8E所示。然后通過光刻和蝕刻構圖覆蓋含硅材料層44、導電氧擴散阻擋層17、金屬柵極導體層16、高k柵極介質層14、和柵極介質20，從而提供兩個或更多個構圖的柵極疊層，一個用于n-FET和一個用于p-FET。具體為，通過柵極層光刻在n-FET和p-FET器件區域上分別形成構圖的多導體(PC)抗蝕劑46A和46B，如圖8F所示，并利用一個或多個干和/或濕法蝕刻步驟，將PC抗蝕劑46A和46B中的圖形轉移至連續含硅材料層44、金屬柵極導體層16、高k柵極介質層14、和柵極介質20，而形成如圖8G所示的構圖的n-FET和p-FET柵極疊層。可用于本發明以形成構圖的柵極疊層的合適的干蝕刻工藝包括，但不限于反應離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻或激光燒蝕。合適的濕法蝕刻工藝使用一個或多個可以與具體結構層反應的蝕刻溶液以用于除去該層。
然后，在蝕刻完成之后移除構圖的PC抗蝕劑46A和46B，從而形成如圖7所示的構圖的n-FET和p-FET柵極疊層。
雖然圖8A-8G示出使用導電氧擴散阻擋層17形成構圖的n-FET和p-FET柵極疊層，其隨后保持在并變成最終的n-FET柵極結構的部分，但是，應注意，絕緣氧擴散阻擋層(未示出)，其包含可防止氧擴散的絕緣材料，也可以用于在上述熱氧化工藝期間保護n-FET柵極疊層。在熱氧化工藝之后移除該絕緣氧擴散阻擋層。從而，通過該可選工藝形成的最終的n-FET柵極結構不包含任何氧擴散阻擋層，且與圖1所示的n-FET柵極疊層具有基本相同結構。
圖9示出根據本發明一個實施例的彼此相鄰的n-FET柵極結構和p-FET柵極結構。具體為，n-FET柵極結構位于通過p-阱8A限定的n-FET器件區域上，而p-FET柵極結構位于通過n-阱8B限定的p-FET器件區域上，其通過STI區域9彼此隔離。n-FET柵極結構從底部至頂部包括，未構圖的界面層13、未構圖HfO2柵極介質層14、未構圖的含RE或含AE層15、金屬柵極導體16、和多晶硅柵極導體18。p-FET柵極結構從底部至頂部包括，未構圖的半導體氧化物或半導體氧氮化物柵極介質層20和多晶硅柵極導體22。
在本發明一個實施例中，層15是含RE(即，含稀土金屬)層，其包括選自于元素周期表IIIB族的至少一種元素的氧化物或氮化物，所述元素例如為，La、Ce、Pr、Nd、Pm、Sm、Eu、Ga、Tb、Dy、Ho、Er、Tm、Yb、Lu、或其混合物。優選，含RE層16包括以下元素的氧化物La、Ce、Y、Sm、Er和/或Tb，其中尤其優選La2O3或LaN。含RE層16利用常規沉積工藝形成，所述工藝包括，例如，蒸發、分子束沉積、MOCVD、ALD、PVD、和其它合適的工藝。含RE層15的厚度通常為從大約0.1nm至大約3.0nm，厚度為從大約0.3nm至大約1.6nm更加優選。
作為具體實例，含RE層15通過如下形成將整個器件結構置于分子束沉積室的預真空鎖(load-lock)中，然后將該室泵抽至10-5至10-8Torr。在這些步驟之后，插入器件結構，而不破壞生長室中的真空，其中通過將稀土金屬和氧或氮的原子/分子束射至結構表面上，來沉積例如氧化La的含RE層15。具體為，因為低壓室，釋放的原子/分子物質是束狀的，且在到達結構之前不會散開。使用的襯底溫度為大約300℃。在沉積La2O3的情況下，La蒸發單元保持在1400°至1700℃的溫度，并使用1至3sccm分子氧的流速。可選的是，還可以使用原子或激發態氧，這可以通過使氧通過在50至600瓦特范圍激發的無線電頻率源來形成。在沉積期間，室內氣壓可為1×10-5至8×10-5Torr，且氧化La生長速率可以為0.1至2nm/分鐘，更優選為0.5至1.5nm。
在本發明可選實施例中，層15是含AE(即，含堿土金屬)層，其包括具有分子式MxAy的化合物，其中M為堿土金屬(例如，Be、Mg、Ca、Sr、和/或Ba)，A是O、S或鹵化物中的一個，x為1或2，以及y是1、2、或3。注意，本發明考慮這樣的含AE化合物，其包括堿土金屬混合物和/或例如-OCl-2的陰離子的混合物。可以用于本發明的含AE化合物的實例包括，但不限于MgO、MgS、MgF2、MgCl2、MgBr2、Mgl2、CaO、CaS、CaF2、CaCl2、CaBr2、CaI2、SrO、SrS、SrF2、SrCl2、SrBr2、SrI2、BaO、BaS、BaF2、BaCl2、BaBr2、和BaI2。在本發明一個優選實施例中，含AE化合物包含Mg。MgO是用于本發明的尤其優選的含AE材料。利用常規沉積工藝形成含AE層15，所述工藝包括，例如，從靶的濺射、在氧等離子體條件下反應濺射堿土金屬、電鍍、蒸發、分子束沉積、MOCVD、ALD、PVD和其它類似沉積工藝。含AE材料15的沉積厚度通常為大約0.1nm至大約3.0nm，厚度為大約0.3nm至大約1.6nm更加優選。
圖10A-10I示出用于形成圖9的n-FET和p-FET柵極結構的示例性處理步驟的截面圖，以及圖10J還示出使用圖10I所示的各柵極結構的形成的完成的n-FET和p-FET器件。
具體為，圖10A示出在n-FET和p-FET器件區域上形成界面層13和鉿層48。在n-FET器件區域上選擇性形成介質硬掩模50。使用硬掩模50進行一個或多個選擇性蝕刻步驟，以從p-FET器件區域選擇性移除界面層13和鉿層48的部分，從而暴露p-FET器件區域中的半導體襯底12的上表面，如圖10B所示。然后移除硬掩模50，然后進行快速熱氧化/氮化步驟，其在n-FET器件區域上形成HfO2柵極介質層14，以及在p-FET器件區域上形成半導體氧化物或半導體氧氮化物柵極介質層20，如圖10C所示。
隨后，在n-FET器件區域上選擇性沉積含RE或含AE層15，如圖10D所示。然后在n-FET和p-FET器件區域上形成覆蓋金屬柵極導體層16，如圖10E所示。
隨后，在n-FET器件區域上沉積構圖的硬掩模52，以允許從p-FET器件區域選擇性蝕刻覆蓋金屬柵極導體層16，如圖10F和10G所示。在選擇性蝕刻之后移除構圖的硬掩模52，且在n-FET和p-FET器件區域上沉積覆蓋含硅材料層53，如圖10H所示。
然后通過光刻和蝕刻構圖覆蓋含硅材料層53和金屬柵極導體層16，從而獲得如圖10I所示的n-FET和p-FET柵極結構。具體為，通過柵極層光刻，在n-FET和p-FET器件區域上分別形成構圖的多導體(PC)抗蝕劑(未示出)，且利用一個或多個干蝕刻步驟，將PC抗蝕劑中的圖形轉移至連續含硅材料層44和金屬柵極導體層16，形成圖10I所示的n-FET和p-FET柵極結構。可以用于本發明以形成構圖的柵極疊層的合適的干蝕刻工藝包括，但不限于反應離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻或激光燒蝕。
可以然后進行常規互補金屬氧化物半導體(CMOS)處理步驟，以通過使用圖10I所示的n-FET和p-FET柵極結構形成完成的n-FET和p-FET器件。該常規CMOS處理步驟可以包括前段制程(FEOL)和后段制程(BEOL)步驟，其通常用于形成源極/漏極注入區、延伸和暈圈注入區、金屬硅化物接觸、和側壁隔板。完成的n-FET優選包括源極和漏極注入區54、源極/漏極金屬硅化物接觸70、柵極金屬硅化物接觸66、和側壁隔板58和60，如圖10J所示。完成的p-FET優選包括源極和漏極注入區56、源極/漏極金屬硅化物接觸72、柵極金屬硅化物接觸68、和側壁隔板62和64，如圖10J所示。
盡管圖1-10J示意示出根據本發明具體實施例的若干示例性半導體器件結構和可以用于形成該器件結構的示例性處理步驟，但是顯然，本領域技術人員可以容易地修改該器件結構以及處理步驟，以用于與上述一致地適應具體應用要求。例如，盡管上述示出CMOS電路包括具有金屬柵極導體和高k柵極介質的n-FET柵極疊層和具有常規多晶硅柵極導體和半導體氧化物或半導體氧氮化物柵極介質的p-FET柵極疊層，顯然，如果需要，本領域技術人員可以容易將該CMOS電路修改為，提供具有金屬柵極導體和高k柵極介質的p-FET柵極疊層和具有常規多晶硅柵極導體和半導體氧化物或半導體氧氮化物柵極介質的n-FET柵極疊層。從而應認識到，本發明并不限于上述具體實施例，而有效延伸到任何其它修改、變化、應用和實施，因此，所有這些其它修改、變化、應用、和實施都被認為在本發明的精神和范圍內。
權利要求
1.一種半導體器件，包括半導體襯底，其包含彼此相鄰的至少第一和第二器件區域；第一柵極疊層，其位于所述第一器件區域上，其中所述第一柵極疊層從底部至頂部包括至少，包含介電常數(k)大于等于二氧化硅的介質材料的柵極介質層、金屬柵極導體、和含硅柵極導體；以及第二柵極疊層，其位于所述第二器件區域上，其中所述第二柵極疊層從底部至頂部包括至少，柵極介質層和含硅柵極導體。
2.根據權利要求1的半導體器件，其中所述第一柵極疊層的所述柵極介質層包括選自于如下的基于鉿的介質材料氧化鉿、硅化鉿、鉿半導體氧氮化物、氧化鉿和氧化鋯的混合物、及其的多層。
3.根據權利要求1的半導體器件，其中所述第一柵極疊層的所述金屬柵極導體包括包含IVB或VB族金屬的金屬氮化物或金屬硅氮化物。
4.根據權利要求3的半導體器件，其中所述第一柵極疊層的所述金屬柵極導體包括TiN、TaN、Ti-AE-N三元合金、Ta-AE-N三元合金、Ti-RE-N三元合金、Ta-RE-N三元合金、或包括其混合物的疊層。
5.根據權利要求1的半導體器件，其中所述第一柵極疊層的所述含硅柵極導體和所述第二柵極疊層的所述含硅柵極導體都包括多晶硅。
6.根據權利要求1的半導體器件，其中所述第一柵極疊層還包括位于所述柵極介質層的下面的界面層和位于所述含硅柵極導體的上面的附加的含硅柵極導體，且其中所述第二柵極疊層還包括位于所述含硅柵極導體的上面的附加的含硅柵極導體。
7.根據權利要求1的半導體器件，其中所述第一柵極介質疊層還包括導電氧阻擋層，其位于所述金屬柵極導體的上面和所述含硅柵極導體的下面。
8.根據權利要求7的半導體器件，其中所述導電氧阻擋層包括氮化鉭硅或氮化鉿硅。
9.根據權利要求1的半導體器件，其中所述第一柵極介質疊層還包括位于所述柵極介質層的下面的界面層，和位于所述柵極介質層上面或其中和所述金屬柵極導體的下面的含稀土金屬或含堿土金屬層。
10.根據權利要求9的半導體器件，其中所述第一柵極介質疊層包括含稀土金屬層。
11.根據權利要求10的半導體器件，其中所述含稀土金屬層包括至少一種稀土金屬的氧化物或氮化物。
12.根據權利要求9的半導體器件，其中所述第一柵極介質疊層包括含堿土金屬層。
13.根據權利要求12的半導體器件，其中所述含堿土金屬層包括具有分子式MxAy的化合物，其中M是至少一種堿土金屬，A是O、S、或鹵化物中的一種，以及x為1或2且y為1、2或3。
14.一種用于形成根據權利要求1的半導體器件的方法，包括在所述半導體襯底的第二器件區域上選擇性形成第一柵極介質層和含硅柵極導體；在所述第二器件區域上選擇性形成保護覆層；在所述半導體襯底的第一器件區域上選擇性形成第二柵極介質層和金屬柵極導體，其中所述第二柵極介質層包括介電常數(k)大于等于二氧化硅的介質材料；從所述第二器件區域移除所述保護覆層；在所述第一和第二器件區域上沉積含硅層；以及構圖所述含硅層、金屬柵極導體、第二柵極介質層、含硅柵極導體、和第一柵極介質層，以形成第一和第二柵極疊層。
15.一種用于形成根據權利要求1的半導體器件的方法，包括在所述半導體襯底的第一器件區域上選擇性形成第一柵極介質層、金屬柵極導體和含硅柵極導體，其中所述第一柵極介質層包括介電常數(k)大于等于二氧化硅的介質材料；在所述第一和第二器件區域上形成第二柵極介質層；在所述第一和第二器件區域上沉積含硅層；平面化所述含硅層、第二柵極介質層和含硅柵極導體，從而從所述第一器件區域移除所述含硅層和所述第二柵極介質層的部分，以暴露所述第一器件區域中的含硅柵極導體的上表面，其中所述暴露的第一器件區域中的含硅柵極導體與所述第二器件區域中的含硅層的未移除部分基本共面；以及構圖所述暴露的含硅柵極導體、金屬柵極導體、第一柵極介質層和含硅層和第二柵極介質層的未移除部分，以形成第一和第二柵極疊層。
16.一種用于形成根據權利要求1的半導體器件的方法，包括在所述半導體襯底的第一器件區域上選擇性形成第一柵極介質層、金屬柵極導體和含硅柵極導體，其中所述第一柵極介質層包括介電常數(k)大于等于二氧化硅的介質材料；在所述第一和第二器件區域上形成第二柵極介質層；在所述第一和第二器件區域上沉積含硅層；選擇性蝕刻所述含硅層，以從所述第一器件區域移除所述含硅層的部分；選擇性蝕刻所述第二柵極介質層，以從所述第一器件區域移除所述第二柵極介質層的部分，從而暴露所述含硅柵極導體的上表面；以及構圖所述暴露的含硅柵極導體、金屬柵極導體、第一柵極介質層、和所述含硅層和第二柵極介質層的未移除部分，以形成第一和第二柵極疊層。
17.一種用于形成根據權利要求6的半導體器件的方法，包括在所述半導體襯底的第二器件區域上選擇性形成第一柵極介質層和含硅柵極導體；在所述第一和第二器件區域上形成界面層、第二介質層、金屬層、和含硅層；從所述第二器件區域選擇性移除所述界面層、第二介質層、金屬層、和含硅層，從而暴露所述第二器件區域中的含硅柵極導體的上表面；在所述第一和第二器件區域上形成附加的含硅層；以及構圖所述附加的含硅層、含硅層、金屬層、第二介質層、界面層、含硅柵極導體和第一柵極介質層，以形成第一和第二柵極疊層。
18.一種用于形成根據權利要求7的半導體器件的方法，包括在所述半導體襯底的第一器件區域上選擇性形成第一介質層、金屬柵極導體和導電氧擴散阻擋層；氧化所述第二器件區域中的半導體襯底的暴露的上表面，以形成第二柵極介質層，其中所述導電氧擴散阻擋層保護所述第一器件區域不被氧化；在所述第一和第二器件區域上沉積含硅層；以及構圖所述含硅層、導電氧擴散阻擋層、金屬柵極導體、第一柵極介質層、和第二柵極介質層，以形成第一和第二柵極疊層。
19.一種用于形成根據權利要求1的半導體器件的方法，包括在所述半導體襯底的第一器件區域上選擇性形成第一介質層、金屬柵極導體和絕緣氧擴散阻擋層；氧化所述第二器件區域中的半導體襯底的暴露的上表面，以形成第二柵極介質層，其中所述絕緣氧擴散阻擋層保護所述第一器件區域不被氧化；從所述第一器件區域移除所述絕緣氧擴散阻擋層，以暴露所述金屬柵極導體的上表面；在所述第一和第二器件區域上沉積含硅層；以及構圖所述含硅層、金屬柵極導體、第一柵極介質層、和第二柵極介質層，以形成第一和第二柵極疊層。
20.一種用于形成根據權利要求9的半導體器件的方法，其中第一柵極疊層的柵極介質層是包括氧化鉿的高k柵極介質層，所述方法包括在所述半導體襯底的第一器件區域上選擇性形成界面層和鉿層；氧化所述鉿層，以在所述第一器件區域中形成包括氧化鉿的高k柵極介質層，其中所述第二器件區域中的半導體襯底的上表面被同時氧化，以形成所述第二器件區域中的柵極介質層；在所述第一器件區域上選擇性形成含稀土金屬或含堿土金屬層；在所述第一和第二器件區域上沉積金屬層；從所述第二器件區域選擇性移除所述金屬層，從而暴露所述第二器件區域中的柵極介質層的上表面；在所述第一和第二器件區域上沉積含硅層；以及構圖所述含硅層、金屬層、含稀土金屬或含堿土金屬層、高k柵極介質層、界面層、和柵極介質層，以形成第一和第二柵極疊層。
全文摘要
本發明涉及互補金屬－氧化物－半導體(CMOS)電路，其每個包含至少第一和第二柵極疊層。第一柵極疊層位于半導體襯底中的第一器件區域(例如，n－FET器件區域)上，且從底部至頂部包括至少，柵極介質層、金屬柵極導體、和含硅柵極導體。第二柵極疊層位于半導體襯底中的第二器件區域(例如，p－FET器件區域)上，其從底部至頂部包括至少，柵極介質層和含硅柵極導體。第一和第二柵極疊層可以通過本發明各種方法以集成方式形成在半導體襯底上。
文檔編號H01L21/336GK1992274SQ20061014707
公開日2007年7月4日 申請日期2006年11月14日 優先權日2005年12月30日
發明者V·納拉亞南, T-C·陳, J·S·紐伯里, B·B·多里斯, B·P·林德, V·K·帕魯許里, A·卡勒伽里, M·L·斯特恩, M·P·胡齊克, J·C·阿諾德, G·A·布萊里, M·A·格里伯佑, 金永希 申請人:國際商業機器公司