用于在非易失性存儲器件中設置凹陷溝道的制造方法和結構的制作方法

專利名稱：用于在非易失性存儲器件中設置凹陷溝道的制造方法和結構的制作方法
技術領域：
本公開涉及用于半導體存儲器件的制造方法，更具體，涉及用于在非易失性存儲器件中設置凹陷溝道的制造方法和結構。
該美國非臨時專利申請根據35U.S.C.§119，要求2005年11月1日申請的韓國專利申請號2005-103866和2006年6月19日申請的韓國專利申請號2006-55061的優先級，因此將其全部內容引入作為參考。
背景技術：
隨著半導體器件的更高集成度，各種物理極限可能影響半導體器件的性能。例如，因為高集成密度，器件的溝道長度可能變得更短。器件的較短溝道長度可能導致諸如穿通效應的問題。為了克服這種與半導體器件的溝道長度相關的限制，已經研究了用于延伸高度集成的半導體器件中的溝道長度的各種結構和制造方法。
一個這種高度集成的半導體器件的例子包括凹陷溝道陣列晶體管(RCAT)。RCAT的結構包括側壁和凹陷區。具體地，凹陷區的底部用作溝道區。
用于制造具有凹陷溝道的非易失性存儲器件的常規方法如下。在半導體襯底中形成器件隔離層。該器件隔離層可以用來限定有源區。此外，限定的有源區可以包括用于半導體器件的溝道。具體地，在有源區中形成用于溝道的凹陷區。此外，該凹陷區可以具有小于有源區的寬度。因此，形成具有小于有源區尺寸的開口的光刻膠圖形可能是有益的。具體，光刻膠圖形的開口限定該凹陷區。
當為了半導體器件中的更高集成密度設置該公開的RCAT時，它遭受幾個缺點。例如，隨著半導體器件的集成度更高，精確地布置具有較小開口的光刻膠圖形可能變得更困難。
此外，非易失性半導體器件的較高集成度也導致浮柵的寬度越窄。浮柵的窄寬度也可能引起許多問題。例如，窄浮柵可能具有不足的工藝余量，因為柵極減小的寬度。工藝余量中的這些減小可能使之難以補償構圖浮柵時發生的未對準。為了解決該問題，浮柵可以被布置為與器件隔離層自對準。在此情況下，器件隔離層被設計成具有對應于浮柵高度的高度。但是，在具有高表面的器件隔離層的結構中，實現用于凹陷區的精確光刻膠圖形實際上可能是非常困難的。這是因為，由于這種物理極限，聚焦深度(DOF)余量變得更小。
本公開致力于克服與現有技術半導體器件相關的一個或多個問題。

發明內容
本公開的一個方面包括一種非易失性存儲器件的制造方法。該方法包括，制備包括單元陣列區的半導體襯底。該方法還包括，通過刻蝕該半導體襯底，在單元陣列中形成凹陷區。此外，該方法包括，至少刻蝕部分半導體襯底和形成不同深度的第一和第二溝槽，該半導體襯底部分地包括凹陷區，第一和第二溝槽交叉該凹陷區，以及互相連接。該方法還包括，通過在第一和第二溝槽中填充絕緣材料，形成具有粗糙底部和限定有源區的器件隔離層。該方法還包括，在包括凹陷區的有源區的半導體襯底上形成柵絕緣層。該方法還包括，在柵絕緣層上形成柵極結構，以填充該凹陷區，該柵極結構包括浮動柵、柵間絕緣圖形以及控制柵。
本公開的另一方面包括一種非易失性存儲器件的制造方法。該方法包括，制備包括單元陣列區的半導體襯底。該方法還包括，在半導體襯底上形成襯墊氧化物層和第一硬掩模層。該方法還包括，通過構圖單元陣列區中的第一硬掩模層和襯墊氧化物層，形成第一硬掩模圖形和襯墊氧化物圖形，該第一硬掩模圖形互相平行形成并跨越半導體襯底，該襯墊圖形形成在第一硬掩模圖形之下。此外，該方法包括，通過使用第一硬掩模圖形作為刻蝕掩模，通過構圖該半導體襯底，在半導體襯底中形成多個凹陷區。該方法還包括，通過除去第一硬掩模圖形，露出該襯墊氧化物圖形。該方法還包括，形成多個第二硬掩模圖形，以便多個第二硬掩模圖形互相平行，并在露出襯墊氧化物圖形的半導體襯底上交叉凹陷區。該方法還包括，刻蝕該襯墊氧化物圖形和半導體襯底，以形成第一溝槽，通過使用第二硬掩模圖形作為刻蝕掩模，在凹陷區的底部刻蝕半導體襯底，以形成比第一溝槽更深的第二溝槽。該方法還包括，通過在第一和第二溝槽中填充絕緣材料，形成具有粗糙底部和限定有源區的器件隔離層。該方法還包括，通過除去第二硬掩模圖形和襯墊氧化物圖形，露出包括鄰近于器件隔離層的凹陷區的半導體襯底。此外，該方法包括，在露出的半導體襯底上形成柵絕緣層。該方法還包括在柵絕緣層上形成柵極結構，以填充凹陷區，每個柵極結構包括浮柵、柵間絕緣圖形以及控制柵。
本公開的另一方面包括一種非易失性存儲器件。該非易失性存儲器件包括半導體襯底，該半導體襯底包括單元陣列區。該存儲器件還包括，具有粗糙底部外形(profile)、在單元陣列區中交叉半導體襯底以及限定有源區的器件隔離層，該粗糙底部外形具有較淺和較深底部，其中該有源區包括凹陷區。該存儲器件還包括有源區上的柵絕緣層。該存儲器件還包括柵極結構，該柵極結構包括控制柵、柵間絕緣層以及柵絕緣層上的浮柵，其中沿凹陷區的外形保形地設置該柵絕緣層，以及浮柵被設置為填充該凹陷區。
本公開的另一方面包括一種非易失性存儲器件。該存儲器件包括，在半導體襯底中互相平行設置、限定有源區的器件隔離層。該存儲器件還包括，在半導體襯底上交叉器件隔離層的多個平行字線。該存儲器件還包括，插入字線和有源區之間的浮柵、插入字線和浮柵之間的柵間絕緣圖形、插入浮柵和有源區之間的柵絕緣層，在字線的第一側的有源區中設置的漏區，該漏區通過器件隔離層互相絕緣，通過在字線的第二側使有源區互相連接而設置的公共源極線，該平行于字線，導電地連接到漏區、跨越字線的位線，其中浮柵下面的有源區包括凹陷區，其中沿凹陷區的外形保形地設置柵絕緣層，以及設置填充該凹陷區的浮柵，以及其中該器件隔離層沿位線具有粗糙的底部側面，該底部側面具有較淺和較深底部。
本公開的另一方面包括一種非易失性存儲器件。該器件包括一半導體襯底。該器件還包括，在半導體襯底上互相平行形成、限定有源區的器件隔離層，互相平行，跨越有源區的連串(string)和接地選擇線，在連串和接地線之間插入、跨越有源區的多個平行字線，在字線和有源區之間插入的第一浮柵，在字線和第一浮柵之間插入的第一柵間絕緣圖形，在第一浮柵和有源區之間插入的第一柵絕緣層，在第二浮柵和有源區之間插入的第二柵絕緣層，導電地連接到鄰近于選擇線的有源區，交叉該選擇線的位線，其中該選擇線下面的有源區包括凹陷區，其中沿凹陷區的外形保形地設置第二柵絕緣層，以及其中該器件隔離層沿位線具有粗糙的底部外形，該底部外形具有較淺和較深底部。


所包括的附圖提供本公開的進一步理解，以及被引入并構成本說明書的一部分。該附圖與說明書一起說明本公開的示例性實施例，用來說明本公開的原理。在圖中圖1至11是說明根據本發明的示例性公開實施例制造NOR-型非易失性存儲器件的順序工序步驟的透視圖；圖12是沿圖11的線I-I′的剖面圖；圖13是說明根據本發明的示例性公開實施例的NOR-型非易失性存儲器件的平面圖；
圖14A是說明根據本發明的另一示例性公開實施例的NOR-型非易失性存儲器件的平面圖；圖14B是沿圖14A的線II-II′的剖面圖；圖15A是說明根據本發明的另一示例性公開實施例的NOR-型非易失性存儲器件的平面圖；圖15B是沿圖的線III-III′的剖面圖；圖16A，17A，18A，19A，20A，21A以及22A是說明根據本發明的另一示例性公開實施例制造NAND型非易失性存儲器件的順序工序步驟的平面圖；圖16B，17B，18B，19B，20B，21B以及22B分別是沿圖16A，17A，18A，19A，20A，21A以及22A的線IV-IV′的剖面圖；以及圖16C，17C，18C，19C，20C，21C以及22C分別是沿圖16A，17A，18A，19A，20A，21A以及22A的線V-V′的剖面圖。
具體實施例方式
下面將參考附圖更詳細地描述本發明的示例性實施例。但是，本發明可以以多種不同的形式體現，不應該被認為局限于在此闡述的實施例。相反，提供這些實施例是為了本公開是徹底的和完全的，并將本發明的范圍完全傳遞給所屬領域的技術人員。
在圖中，為了說明的清楚可以放大層和區域的尺寸。還應該理解當一個層(或薄膜)被稱為在另一層或襯底“上”時，它可以直接在另一層或襯底上，或可也以存在插入層。此外，應當理解當一個層被稱為在另一層“下面”時，它可以直接在下面，以及也可以存在一個或多個插入層。另外，還應當理解當一個層被稱為在兩個層“之間”時，它可以是兩個層之間唯一的層，或也可以存在一個或多個插入層。相同的標記始終指相同的元件。
圖1至11是說明根據示例性公開的實施例制造NOR-型非易失性存儲器件的順序工序步驟的透視圖。
參考圖1，在半導體襯底1上完全地淀積襯墊氧化物層(未示出)。此外，在該襯墊氧化物層上淀積第一硬掩模層(未示出)。第一硬掩模層可以由氮化硅、氮氧化硅或/和光刻膠組成。該半導體襯底1可以包括晶體硅，包括單元陣列區和外圍電路區。在示例性實施例中，半導體襯底1對應于單元陣列區。
在第一硬掩模層上形成第一光刻膠圖形(未示出)，包括限制凹陷溝道區的開口。此外，使用第一光刻膠圖形作為刻蝕掩模，有選擇地刻蝕第一硬掩模層，以形成第一硬掩模圖形5。亦即，第一硬掩模圖形5可以是通過光刻工序形成的光刻膠圖形。在示例性實施例中，化學粘附(attachment)工藝可以用來進一步收縮被第一硬掩模圖形5限定的開口的寬度(即，第一寬度W1)。詳細地，當在形成第一硬掩模圖形5之后，涂敷和熱處理光刻膠材料時，光刻膠材料被粘附到第一硬掩模圖形5的表面，同時向下收縮，以在由第一硬掩模圖形5提供的空間形成開口，該開口的寬度小于第一寬度W1。此外，該硬掩模圖形5本身可以通過光刻、刻蝕和/或化學粘附來完成。
圖1的半導體器件還包括襯墊氧化物圖形3。具體地，使用第一硬掩模圖形5作為刻蝕掩模，有選擇地刻蝕該襯墊氧化物層，以形成襯墊氧化物圖形3。此外，在其下的半導體襯底1被刻蝕，以形成凹陷區7。這些凹陷區7具有低于半導體襯底1的表面2的底平面，具有第一寬度W1和第一深度D1。設置凹陷區7，用于通過后續工序步驟完成的凹陷溝道。
在示例性實施例中，可以互相平行布置多個凹陷區7。此外，在形成溝槽之前，在第一硬掩模層上形成第一光刻膠圖形，第一硬掩模層在平坦的半導體襯底1上被平整。因為在形成該溝槽之前形成第一光刻膠圖形，在半導體器件中可以包括用于DOF的足夠余量。由此，可以精確地形成需要深度和寬度的凹陷區7。
參考圖2，包括凹陷區7的半導體襯底1被氧化，以形成鈍化氧化物層9。在凹陷區7的底部和側壁上形成鈍化氧化物層9。具體，在氧化過程中，在凹陷區7的底部與其側壁會合的拐角處，鈍化氧化物層9是圓潤(rounded)的，如由封閉圓圈E所示。
參考圖3，從半導體襯底1的頂部，除去第一硬掩模圖形5。第一硬掩模圖形5的去除可以通過使用各種化學制劑如磷酸來執行。此外，在第一硬掩模圖形5的去除過程中，鈍化氧化物層9和襯墊氧化物圖形3可以防止半導體襯底1被刻蝕掉。
在除去第一硬掩模圖形5之后，在所有半導體襯底1上淀積第二硬掩模層。有利地，形成第二硬掩模層，其厚度超過凹陷區7的寬度W1的一半(1/2)。此外，第二硬掩模層填充凹陷區7以及具有平坦表面。此外，在第二硬掩模層上形成第二光刻膠圖形(未示出)。因為第二光刻膠圖形被安放在具有平坦表面的第二硬掩模層上，因此DOF有足夠的余量。DOF的該足夠余量可以允許第二光刻膠圖形的精確形成。
使用第二光刻膠圖形作為刻蝕掩模，構圖第二硬掩模層，以形成第二硬掩模圖形11。具體地，形成互相平行的多個第二硬掩模圖形11。此外，第二硬掩模圖形交叉凹陷區7，并限定將通過后續工藝步驟安放器件隔離層的位置。此外，第二硬掩模圖形11部分地填充凹陷區7。第二硬掩模圖形11可以由各種化學制劑如氮化硅或氮氧化硅組成。因為正確地形成第二光刻膠圖形，通過使用第二光刻膠圖形作為刻蝕掩模，可以精確地形成第二硬掩模圖形11。
參考圖4，使用第二硬掩模圖形11作為刻蝕掩模，刻蝕襯墊氧化物圖形3、鈍化氧化物層9以及半導體襯底1，以形成第一溝槽13和第二溝槽15。具體地，第一溝槽13具有第二深度D2。此外，連接第一溝槽的第二溝槽15具有第三深度D3。具體，通過開槽襯墊氧化物圖形3下面的半導體襯底1形成第一溝槽13，同時通過開槽凹陷區7下面的半導體襯底1形成第二溝槽15。因此，第三深度D3對應于凹陷區7中的第一深度D1和第一溝槽13中的第二深度D2的總和。
接下來，參考圖5，在所有半導體襯底1上形成用于器件隔離層的絕緣材料。具體地，形成其厚度大于第一溝槽13的寬度的1/2的絕緣材料。此外，該絕緣材料填充第一和第二溝槽13和15。絕緣材料可以以單層或多層形成，包含諸如熱氧化物、氮化硅、氮氧化硅、高-密度等離子體(HDP)氧化物或硼磷硅玻璃(BPSG)。此外，絕緣材料被壓平(或平整)為跟第二硬掩模圖形11齊平，以形成器件隔離層17。該平整可以通過諸如化學-機械拋光(CMP)或深刻蝕工序來進行。通過第一和第二溝槽13和15使器件隔離層17的底部上的外形變粗糙。器件隔離層17限制單元陣列區中的有源區。此外，器件隔離層17的形成露出第二硬掩模圖形11。
參考圖6，從半導體襯底1除去第二硬掩模圖形11。第二硬掩模圖形11的去除可以通過使用化學制劑如磷酸來執行。在第二硬掩模圖形11的去除時，在器件隔離層17的上側壁上，在襯墊氧化物層3和凹陷區7中露出鈍化氧化物層9。
參考圖7，襯墊氧化物圖形3和鈍化氧化物層9被除去。襯墊氧化物圖形3和鈍化氧化物層9的去除通過化學制劑如氟酸來執行。此外，如果器件隔離層17由一種氧化物制成，那么在除去襯墊氧化物圖形3和鈍化氧化物層9的同時，器件隔離層17中的氧化物被部分地除去。襯墊氧化物圖形3和鈍化氧化物層9的去除導致半導體襯底1的表面2被露出。此外，通過除去鈍化氧化物層9，在凹陷區7中還部分地露出半導體襯底1。盡管圖7中未示出，但是鈍化氧化物層9使凹陷區7的露出的下拐角圓潤，如圖2中的圓圈E所示。
參考圖8，使用氧化工序在半導體襯底1的露出表面上形成柵絕緣層19。具體，沿凹陷區7的外形保形地形成柵絕緣層19。因為凹陷區7的拐角是圓潤的，在凹陷區7的拐角柵絕緣層19也是圓潤的。結果，它防止在非易失性存儲器件的工作過程中，在其上集中電場。
參考圖9，在半導體襯底1上淀積浮柵層(未示出)，填充器件隔離層之間的空間。此外，在浮柵層上執行平整工序，以形成浮柵圖形21。此外，該平整工序露出器件隔離層17的上表面。因為浮柵圖形21與器件隔離層17自對準，不可能有浮柵的未對準。沒有浮柵的未對準可以提供具有足夠工藝余量的半導體器件。在示例性實施例中，浮柵層可以由摻雜的多晶硅組成。此外，通過CMP、深刻蝕工序或任意其他這種工序進行平整工序。此外，在平整工序中，器件隔離層17用作平整停止層。
在完成平整之后，參考圖10，器件隔離層17的露出上部可以部分地凹陷。該凹陷使器件隔離層17的高度低于浮柵圖形的上表面。這種凹陷可以延長浮柵和控制柵之間的重疊面積。浮柵和控制柵之間的該重疊面積可以增加耦合效應，以及提高編程效率。該凹陷工序可以通過干法或濕法刻蝕操作來完成。在該凹陷工序之后，在半導體襯底1上淀積柵間絕緣層23。該柵間絕緣層23可以由氧化硅、氮化硅、氮氧化硅、氧化鉿、氧化鉭和/或氧化鋁組成。在柵間絕緣層23的淀積之后，在柵間絕緣層23上淀積控制柵層25。控制柵層25可以由摻雜的多晶硅、鎢、硅化鎢和/或氮化鎢組成。
圖12說明沿圖11的線I-I′的截面。參考圖11和12，通過使用具有光刻膠圖形(未示出)的刻蝕掩模有選擇地刻蝕控制柵層25、柵間絕緣層23以及浮柵圖形，光刻膠圖形與凹陷區7重疊并交叉器件隔離層17。該選擇性刻蝕產生柵圖形26，每個包括字線WL(或控制柵25a)，控制柵25a下面的柵間絕緣圖形23a以及柵間絕緣圖形23a下面的浮柵21a。此外，浮柵21a填充凹陷區7。浮柵21a的寬度是第二寬度W2。浮柵的第二寬度W2可以與第一寬度W1相同或大于第一寬度W1，第一寬度W1是凹陷區7的寬度。此外，盡管未示出，但是可以在字線25a上形成帽蓋圖形。此外，還可以設置覆蓋字線25a的側壁的隔片。
參考圖11，通過使用掩模圖形(未示出)作為刻蝕掩模，除去相鄰字線25a之間的器件隔離層17，可以部分地露出半導體襯底1。而且，通過使用字線25a作為離子注入掩模，雜質離子被注射(或注入)半導體襯底1中，以形成雜質區27。
圖11或12所示的非易失性存儲器件可以對應于NOR-型非易失性存儲器件，在圖13中示出了其平面圖。亦即，圖11的非易失性存儲器件可以是從圖13的部分A所取的透視圖，而圖12可以是沿圖13的線I-I′的截面。但是，在其它圖中不可能示出在一個圖中示出的某些特征。例如，圖11和12沒有示出圖13所示的位線接觸BLC和位線BL。在圖11和12中，在相鄰字線25a之間放置的雜質區27對應于圖13中所示的公共源極線CSL。
現在將參考圖11和13描述使用上述處理方法制造的NOR-型非易失性存儲器件的結構。布置互相平行的多個器件隔離層17，限制半導體襯底1中的有源區。此外，布置互相平行的多個字線(WL)25a，以便它們跨越被器件隔離層17限定的有源區。布置在一個字線和其相鄰字線之間的有源區中的一個雜質區27對應于公共漏極區(未示出)。另一個雜質區27，布置在一個字線和其相鄰字線之間的有源區中，對應于公共源極線CSL。
此外，如圖13所示，在公共漏極區中布置位線接觸BLC。此外，在公共漏極區上，布置互相平行的多個位線BL，以與位線接觸BLC接觸和交叉字線(WL)25a。通過在字線(WL)25a下面，沿位線BL，包括較淺和較深底部13和15，使器件隔離層17的底部外形變粗糙。在示例性實施例中，器件隔離層17的較深底部15位于凹陷區7周圍。因為器件隔離層17的較深底部15的深度與凹陷區7一致，在NOR-型非易失性存儲器件的工作過程中，它們可以防止漏電流通過器件隔離層17流向相鄰單元。
因此，因為在完成用于溝道的凹陷區之后，形成用于器件隔離層的溝槽，可以提供比半導體器件制造的常規方法更好的DOF余量。此外，該公開方法可以用來形成凹陷區，與常規方法相比更精確。此外，因為浮柵與器件隔離層自對準，該公開方法可以防止出現浮柵的未對準的問題。本公開的方法中提供的DOF余量的數量以及不發生未對準可以增加NOR-型非易失性存儲器件的可靠性。
另一方面，可以如圖14A和15A所示修改圖11至13所示的NOR-型非易失性存儲器件。具體地，圖14A是說明根據另一示例性公開實施例的NOR-型非易失性存儲器件的平面圖。此外，圖14B是沿圖14A的線II-II′的剖面圖。類似地，圖15A是說明根據本發明的另一示例性公開實施例的NOR-型非易失性存儲器件的平面圖，以及圖15B是沿圖的線III-III′的剖面圖。
參考圖14A和14B，在公共源極線CSL上布置用于施加電壓到公共源極線CSL的公共源極線接觸CSLC。此外，字線WL朝著公共源極線接觸CSLC凹入(concave)，圍繞公共源極線接觸CSLC。換句話說，字線WL鄰近公共源極線接觸CSLC，以及具有朝著公共源極線接觸CSLC的方向凹入的字線側壁25b。當形成公共源極線接觸CSLC，通過延長字線之間的間隔，該結構特征可以保證適當的工藝余量。此外，在圖14A和14B所示的NOR-型非易失性存儲器件中，凹陷區7也被布置在鄰近于公共源極線接觸CSLC的字線WL下面。而且，鄰近于公共源極線接觸CSLC的字線WL下面的凹陷區7也配置有沿凹入的側壁25b朝著公共源極線接觸CSLC的方向凹入的側壁。附加地，即使在鄰近于公共源極線接觸CSLC的器件隔離層17下面也存在較深的底部15。為此，較深底部15的側壁的某些部分沿外形彎曲。由此，較深底部15的側壁連接凹陷區7的側壁，如圖14A的平面圖所示。圖14A和14B中所示的器件的其他結構特征與參考圖11至13所示的NOR-型非易失性存儲器件相同。
用于制造具有圖14A和14B所示結構的NOR-型存儲器件的過程類似于上述參考圖1至11的過程，除了少許差異之外。例如，凹陷區7形成有連接到較深底部15的側壁外形，如圖14A所示。而且，為了完成如圖14A所示的凹陷區7的外形，硬掩模圖形5需要具有對應于凹陷區7的外形。盡管硬掩模圖形可以使用任意制造工序來形成，但是硬掩模圖形5有利地通過化學粘附工序來形成。
另一方面，參考圖15A和15B，盡管在鄰近于公共源極線接觸CSLC的區域處，字線WL朝著公共源極線接觸CSLC的方向凹入，如圖14A，但是在字線WL下面的有源區中可以沒有凹陷區。此外，鄰近于公共源極線接觸CSLC的器件隔離層17未包括具有如圖14A所示的彎曲側壁的較深底部15。相反，在圖15A所示的NOR-型非易失性存儲器件中，較深底部15成直線連接凹陷區7，以及僅僅位于字線WL的線性部分下面。因此，如圖15B所示，鄰近于公共源極線接觸CSLC的器件隔離層17用粗糙的底部外形配置，分別具有較淺和較深底部13和15。
用于制造具有圖15A和15B所示結構的NOR-型存儲器件的過程類似于上述參考圖1至11的過程，除了少許差異之外。例如，凹陷區7形成有用線連接到較深底部15的側壁外形，如圖14A所示。而且，為了完成如圖14A所示的凹陷區7的線性外形，(圖1的)硬掩模圖形5需要具有對應于凹陷區7的外形。硬掩模圖形5有利地通過使用光刻工序來形成。
另一示例性公開的實施例包括用于NAND型存儲器件的改進。圖16A，17A，18A，19A，20A，21A以及22A是說明用于制造示例性公開的NAND型非易失性存儲器件的連續工序步驟的平面圖。此外，圖16B，17B，18B，19B，20B，21B以及22B分別是沿16A，17A，18A，19A，20A，21A以及22A的線IV-IV′的剖面。而且，圖16C，17C，18C，19C，20C，21C以及22C分別是沿16A，17A，18A，19A，20A，21A以及22A的線V-V′的剖面。
參考圖16A，16B以及16C，在半導體襯底100上完全地淀積襯墊氧化物層(未示出)。在示例性實施例中，半導體襯底100被圖示為對應于單元陣列區。在襯墊氧化物層的淀積之后，在氧化物層上淀積第一硬掩模層(未示出)。第一硬掩模層可以包括氮化硅或氮氧化硅。此外，在第一硬掩模層上布置第一光刻膠圖形(未示出)，包括限制凹陷溝道區的開口。附加地，使用第一光刻膠圖形用于刻蝕掩模，有選擇地刻蝕第一硬掩模層，以形成第一硬掩模圖形104。然后使用第一硬掩模圖形104用于刻蝕掩模，有選擇地刻蝕襯墊氧化物層，以形成襯墊氧化物圖形102。此外，在其下的半導體襯底100被刻蝕，以形成第一寬度W1和第一深度D1的凹陷區106。設置凹陷區106，用于接地和連串選擇線的凹陷溝道。具體地，布置互相平行的凹陷區106。因為，在形成溝槽之前，在具有平坦表面的第一硬掩模層上形成第一光刻膠圖形，在公開的半導體器件中為DOF提供足夠的余量。因此，可以精確地形成具有需要深度和寬度的凹陷區106。
參考圖17A，17B和17C，包括凹陷區106的半導體襯底100被氧化，以在凹陷區106的底部和側壁上形成鈍化氧化物層108。在氧化過程中，在凹陷區106的底部與其側壁與會合的拐角處，鈍化氧化物層108是圓潤的，如由封閉圓圈E所示。此時，第一硬掩模圖形104被除去。第一硬掩模圖形104的去除可以通過使用各種化學制劑如磷酸來執行。在第一硬掩模圖形104的去除過程中，鈍化氧化物層108和襯墊氧化物圖形102可以防止半導體襯底100被刻蝕掉。在除去第一硬掩模圖形104之后，形成第二硬掩模圖形110，以限定器件隔離層。布置互相平行的多個第二硬掩模圖形110，以便它們交叉凹陷區106，以及在后續工序步驟中設置器件隔離層的區域處，露出鈍化氧化物層108以及襯墊氧化物層102。
使用第二硬掩模圖形110作為刻蝕掩模，刻蝕其下的襯墊氧化物圖形102、鈍化氧化物層108以及半導體襯底100，以形成第二深度D2的第一溝槽112和第三深度D3的第二溝槽114，第二溝槽114連接第一溝槽112。具體地，通過開槽襯墊氧化物圖形102下面的半導體襯底100形成第一溝槽112，同時通過開槽凹陷區106下面的半導體襯底100形成第二溝槽114。因此，第三深度D3對應于凹陷區106中的第一深度D1和第一溝槽112中的第二深度D2的總和。
接下來，參考圖18A，18B和18C，在半導體襯底100上形成用于器件隔離層的絕緣材料。該絕緣材料被淀積有大于第一溝槽112的1/2寬度的厚度，并填充第一和第二溝槽112和114。此外，該絕緣材料可以以單層或多層形成。該絕緣材料可以包括大量材料。這些材料可以包括，例如，熱氧化物、氮化硅、氮氧化硅、高密度等離子體(HDP)氧化物或硼磷硅玻璃(BPSG)。
而且，絕緣材料被壓平(或平整)為跟第二硬掩模圖形110齊平，以形成器件隔離層116。在示例性實施例中，器件隔離層116限制單元陣列區中的有源區。此外，該器件隔離層116形成為它露出第二硬掩模圖形110。而且，分別通過第一和第二溝槽112和114使器件隔離層116的底部上的外形變粗糙。
參考圖19A，19B和19C，第二硬掩模圖形110被除去。第二硬掩模圖形110的去除可以通過使用化學制劑如磷酸來執行。通過第二硬掩模圖形110的去除，露出器件隔離層116的上側壁、襯墊氧化物圖形102以及鈍化氧化物層108。此外，襯墊氧化物圖形102和鈍化氧化物層108也被除去。襯墊氧化物圖形102和鈍化氧化物層108的去除通過化學制劑如氟酸來執行。襯墊氧化物圖形102和鈍化氧化物層108的去除露出半導體襯底100的表面。
此后，進行氧化工序，在半導體襯底100的露出表面上形成柵絕緣層118。具體地，沿凹陷區106的外形保形地形成柵絕緣層118。因為凹陷區106的拐角是圓潤的，在凹陷區106的拐角柵絕緣層118也是圓潤的。接下來，在半導體襯底100上淀積浮柵層(未示出)，填充器件隔離層106之間的空間。此外，通過平整工序平整該浮柵，以形成浮柵圖形120。浮柵圖形120的這些形成露出器件隔離層116的上表面。
此后，參考圖20A，20B和20C，器件隔離層116的上部被部分地凹陷。此外，在半導體襯底100上淀積柵間絕緣層122。然后，有選擇地刻蝕掉柵間絕緣層122，以部分地露出浮柵圖形120和器件隔離層116。這些露出的浮柵圖形120，在NAND型非易失性存儲器件的單元陣列中，形成連串和接地選擇線的浮柵。
接下來，參考圖21A，21B和21C，在半導體襯底100上層疊控制柵層124和帽蓋層126。然后，帽蓋和控制柵層、柵間絕緣層122以及浮柵圖形120被刻蝕，以分別完成接地和連串選擇線GSL和SSL，以及字線WL。每個GSL，SSL以及WL包括控制柵124、控制柵124下面的柵間絕緣圖形122a以及柵間絕緣圖形122a下面的浮柵120a。具體地，在接地和連串選擇線GSL和SSL中，形成寬度比選擇線本身的寬度更窄的柵間絕緣圖形122a。柵間絕緣圖形122a的該窄寬度使控制柵124與浮柵120a接觸。控制柵124和浮柵120a之間的接觸可以防止從選擇線的光編程增加閾值電壓。此外，形成選擇線的浮柵120a，以填充凹陷區106。在示例性實施例中，浮柵的寬度，即，第二寬度W2可以等于或大于凹陷區106的寬度，即，第一寬度W1。另外，第二寬度W2可以小于第一寬度W1。
盡管在示例性實施例中，在字線(WL)124下面不布置凹陷區106，但是所屬領域的技術人員可以理解它們也可以形成在字線下面。
參考圖22A，22B和22C，使用線WL，SSL和GSL作為離子注入掩模，雜質離子被注入到有源區中，以形成雜質區132。注入的雜質離子形成雜質區132，根據位置種類和濃度而變化。然后，在線WL，SSL和GSL的側壁上形成隔片130。有利地，隔片130可以由選自氮化硅、氧化硅和氮氧化硅的至少一種材料形成。此外，在半導體襯底100上淀積層間絕緣層134。此外，在半導體襯底100上形成公共源極線(CSL)136。該CSL136通過相鄰的接地選擇線GSL之間的層間絕緣層134與雜質區132接觸。而且，在半導體襯底100上也形成位線接觸(BLC)138。該BLC138通過相鄰的連串選擇線SSL之間的層間絕緣層134與雜質區132接觸。此外，在層間絕緣層134上形成位線(BL)140。具體，BL 140與位線接觸138接觸并交叉線WL，SSL和GSL。
如圖22A，22B和22C所示，在根據上述過程制造的示例性公開NAND型非易失性存儲器件中，布置互相平行的多個器件隔離層116。在半導體存儲器件100中，這些多個器件隔離層116限定有源區。此外，該連串和接地選擇線SSL和GSL分別被互相平行地布置，以便交叉被器件隔離層116限定的有源區。而且，多個字線WL也被互相平行地布置，以及布置在選擇線SSL和GSL之間。
此外，也如圖22A，22B和22C所示，公開的器件包括雜質區132。這些雜質區132被布置在相鄰接地選擇線GSL之間并通過公共源極線(CSL)136互相連接。此外，在相鄰的連串選擇線SSL之間的雜質區132上布置位線接觸(BLC)138。這些位線接觸(BLC)138與位線(BL)140接觸，位線(BL)140交叉線WL，SSL和GSL。這里，沿選擇線SSL和GSL下面的位線BL使器件隔離層116的底部外形變粗糙。
在使用半導體快閃存儲器的任意元件中可以使用本公開的NAN型非易失性存儲器件。因為在完成用于溝道的凹陷區之后形成用于本公開的器件中的器件隔離層的溝槽，使之可以容易保證DOF的充分余量。此外，通過在完成凹陷溝道之后形成溝槽，可以更精確地形成凹陷溝道。此外，因為浮柵與器件隔離層自對準，可以防止或減小浮柵和器件隔離層之間的未對準。這些特征可以幫助制造更可靠的NAND型非易失性存儲器件。
以上公開的內容被認為是說明性的，而不是限制性的，以及附加權利要求是用來覆蓋屬于本發明的真正精神和范圍的所有這種改進、增強及其他實施例。因此，在法律允許的最大程度，本公開的范圍由下列權利要求和它們的等效權利的最寬可允許解釋來決定，以及不應該被上文的詳細描述約束或限制。
權利要求
1.一種非易失性存儲器件的制造方法，包括制備包括單元陣列區的半導體襯底；通過刻蝕該半導體襯底，在單元陣列區中形成凹陷區；刻蝕至少部分半導體襯底和形成不同深度的第一和第二溝槽，該部分半導體襯底部分地包括凹陷區，該第一和第二溝槽交叉該凹陷區以及互相連接；通過在第一和第二溝槽中填充絕緣材料，形成具有粗糙底部和限定有源區的器件隔離層；在包括凹陷區的有源區的半導體襯底上形成柵絕緣層；以及在柵絕緣層上形成柵極結構，以填充該凹陷區，該柵極結構包括浮柵、柵間絕緣圖形以及控制柵。
2.如權利要求1所述的方法，其中該第一和第二溝槽比凹陷區更深，以及第二溝槽比第一溝槽更深。
3.如權利要求2所述的方法，其中該第二溝槽的深度對應于凹陷區和第一溝槽的深度總和。
4.如權利要求1所述的方法，還包括在形成第一和第二溝槽之前，通過氧化包括該凹陷區的半導體襯底，在凹陷區中的底部和側壁上形成鈍化氧化物層；以及在形成柵絕緣層之前，除去該鈍化氧化物層，以使凹陷區中的底部和側壁之間的拐角變圓潤。
5.如權利要求1所述的方法，其中在柵絕緣層上形成柵極結構包括在包括柵絕緣層的所有半導體襯底上形成浮柵層；通過平整該浮柵層，露出器件隔離層的上表面和形成鄰近于器件隔離層的浮柵圖形；使器件隔離層的上部部分地凹陷；形成柵間絕緣層；形成控制柵層；以及通過構圖控制柵層、柵間絕緣層以及浮柵圖形形成柵極結構。
6.如權利要求5所述的方法，還包括在形成控制柵層之前，通過部分地刻蝕該柵間絕緣層，部分地露出該浮柵圖形，其中該柵間絕緣圖形的寬度小于控制柵，以及浮柵與控制柵接觸。
7.一種非易失性存儲器件的制造方法，包括制備包括單元陣列區的半導體襯底；在該半導體襯底上形成襯墊氧化物層和第一硬掩模層；通過構圖第一硬掩模層和襯墊氧化物層，在單元陣列區中形成第一硬掩模圖形和襯墊氧化物圖形，第一硬掩模圖形互相平行地形成并跨越半導體襯底，該襯墊氧化物圖形形成在第一硬掩模圖形之下；通過使用第一硬掩模圖形作為刻蝕掩模，通過構圖該半導體襯底，在半導體襯底中形成多個凹陷區；通過除去第一硬掩模圖形，露出襯墊氧化物圖形；形成多個第二硬掩模圖形，以便該多個第二硬掩模圖形互相平行并在露出襯墊氧化物圖形的半導體襯底上交叉凹陷區；刻蝕襯墊氧化物圖形和半導體襯底，以形成第一溝槽，并通過使用第二硬掩模圖形作為刻蝕掩模，在凹陷區的底部刻蝕半導體襯底，以形成比第一溝槽更深的第二溝槽；通過在第一和第二溝槽中填充絕緣材料，形成具有粗糙底部和限定有源區的器件隔離層；通過除去第二硬掩模圖形和襯墊氧化物圖形，露出包括鄰近于器件隔離層的凹陷區的半導體襯底；在露出的半導體襯底上形成柵絕緣層；以及在柵絕緣層上形成柵極結構，以填充凹陷區，每個柵極結構包括浮柵、柵間絕緣圖形以及控制柵。
8.如權利要求7所述的方法，其中該第二溝槽的深度對應于該凹陷區和該第一溝槽的深度總和。
9.如權利要求7所述的方法，還包括在形成凹陷區之后，通過氧化半導體襯底，在凹陷區中的底部和側壁上形成鈍化氧化物層，除去鈍化氧化物層，以使凹陷區中的底部和側壁之間的拐角變圓潤。
10.如權利要求7所述的方法，其中在柵絕緣層上形成柵極結構包括在包括柵絕緣層的所有半導體襯底上形成浮柵層；通過平整該浮柵層，露出器件隔離層的上部和形成鄰近于器件隔離層的浮柵圖形；使器件隔離層的上部部分地凹陷；形成柵間絕緣層；形成控制柵層；以及刻蝕控制柵層、柵間絕緣層以及浮柵圖形，以形成包括交叉器件隔離層的控制柵、控制柵下面的柵間絕緣圖形以及在柵間絕緣圖形下面布置并鄰近于器件隔離層的浮柵的柵極結構。
11.如權利要求10所述的方法，還包括在形成控制柵層之前，通過刻蝕該柵間絕緣層，部分地露出浮柵圖形，其中該柵間絕緣圖形的寬度小于控制柵，以及浮柵與控制柵接觸。
12.一種非易失性存儲器件，包括包括單元陣列區的半導體襯底；器件隔離層，具有粗糙的底部外形，該底部外形具有較淺和較深底部、交叉單元陣列區中的半導體襯底、并限定有源區，其中該有源區包括凹陷區；有源區上的柵絕緣層；以及包括控制柵、柵間絕緣層以及柵絕緣層上的浮柵的柵極結構，其中沿凹陷區的外形保形地設置該柵絕緣層，以及浮柵被設置來填充該凹陷區。
13.如權利要求12所述的非易失性存儲器件，其中該柵間絕緣圖形的寬度小于控制柵，以及該浮柵與控制柵接觸。
14.如權利要求12所述的非易失性存儲器件，其中該器件隔離層中的較淺和較深底部之間的差值對應于凹陷區的深度。
15.一種非易失性存儲器件，包括在半導體襯底中互相平行設置、限定有源區的器件隔離層；在半導體襯底上交叉器件隔離層的多個平行字線；在字線和有源區之間插入的浮柵；在字線和浮柵之間插入的柵間絕緣圖形；在浮柵和有源區之間插入的柵絕緣層；在字線的第一側的有源區中設置的漏區，該漏區通過器件隔離層互相隔離；通過在字線的第二側使有源區互相連接而設置的公共源極線，該公共源極線平行于字線；以及導電地連接到漏區、跨越字線的位線，其中浮柵下面的有源區包括凹陷區，其中沿凹陷區的外形保形地設置該柵絕緣層，以及該浮柵被設置為填充該凹陷區，其中該器件隔離層沿位線具有粗糙的底部外形，該底部外形具有較淺和較深底部。
16.如權利要求15所述的非易失性存儲器件，其中該器件隔離層中的較淺和較深底部之間的差值對應于凹陷區的深度。
17.如權利要求15所述的非易失性存儲器件，其中該凹陷區和器件隔離層的較深底部被布置在字線下面。
18.如權利要求15所述的非易失性存儲器件，還包括與公共源極線接觸的公共源極接觸，其中該字線鄰近于公共源極線接觸，并具有朝著公共源極線接觸方向凹入的側壁。
19.如權利要求18所述的非易失性存儲器件，其中該凹陷區延伸至鄰近于公共源極線接觸的字線下面，以及具有沿字線的凹入側壁的外形朝著公共源極線接觸的方向凹入的側壁。
20.如權利要求18所述的非易失性存儲器件，其中從鄰近于公共源極線接觸的字線下面的半導體襯底排除該凹陷區。
21.一種非易失性存儲器件，包括半導體襯底；在半導體襯底中互相平行地形成、限定有源區的器件隔離層；互相平行、跨越有源區的連串和接地選擇線；在該連串和接地選擇線之間插入、跨越有源區的多個平行字線；在字線和有源區之間插入的第一浮柵；在字線和第一浮柵之間插入的第一柵間絕緣圖形；在第一浮柵和有源區之間插入的第一柵絕緣層；在第二浮柵和有源區之間插入的第二柵絕緣層；以及導電地連接到鄰近于選擇線的有源區、交叉該選擇線的位線，其中該選擇線下面的有源區包括凹陷區，其中沿凹陷區的外形保形地設置第二柵絕緣層，其中該器件隔離層沿位線具有粗糙的底部外形，該底部外形具有較淺和較深底部。
22.如權利要求21所述的非易失性存儲器件，其中該器件隔離層中的較淺和較深底部之間的差值對應于凹陷區的深度。
23.如權利要求21所述的非易失性存儲器件，其中成直線布置該凹陷區和該器件隔離層的較深底部。
全文摘要
一種非易失性存儲器件的制造方法，包括制備包括單元陣列區的半導體襯底。該方法還包括通過刻蝕該半導體襯底，在單元陣列中形成凹陷區。該方法包括，至少刻蝕部分該半導體襯底和形成不同深度的第一和第二溝槽，該半導體襯底部分地包括凹陷區，該第一和第二溝槽交叉該凹陷區以及互相連接。該方法包括，通過在第一和第二溝槽中填充絕緣材料，形成具有粗糙底部并限定有源區的器件隔離層。該方法包括，在包括凹陷區的有源區的半導體襯底上形成柵絕緣層，以及在該柵絕緣層上形成柵極結構，以填充該凹陷區，該柵極結構包括浮柵、柵間絕緣圖形以及控制柵。
文檔編號H01L21/02GK1959960SQ200610143280
公開日2007年5月9日 申請日期2006年11月1日 優先權日2005年11月1日
發明者沈相必, 金光洙, 樸贊光, 李憲奎 申請人:三星電子株式會社