耐高電壓元件及其制造方法

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專利名稱：耐高電壓元件及其制造方法
耐高電壓元件及其制造方法狄糾本發明涉及一種耐高電壓元件及其制造方法，尤其指一種關于耐髙電壓金屬氧化半導體晶體管(High Voltage Metal-Oxide-Semiconductor Transistor: HVMOS transistor)及其制造方法，所述耐髙電壓金屬氧化半導體晶體管特別適用于靜電放電(Electrostatic Discharge: ESD)的防護電路。在集成電路(IC)的制造與使用中，經常會遇上ESD的問題。隨著對髙運算速度和無線寬帶通信產品IC的需求日益增加，加上目前IC工藝正快速地進入80納米甚至65納米以下，IC的內部元件都非常微小，所以很容易受到瞬間靜電放電所破壞。因此，ESD對IC 的質量有極大的影響，且隨著IC工藝不斷的精進，ESD問題的重要性也與日俱增。

圖1例示一常規的ESD保護電路3。所述ESD保護電路3設置在一待保護的內部電路31 及一焊墊(boiiding pad)32之間且所述焊墊32連接一用于后續封裝工藝的輸出輸入引腳 (1/Opin)(圖未示)。所述ESD保護電路3包含一輸入端36、一電壓源(例30V)37、一接地端 38、一第一HVNMOS(High voltage N-typeMOS)晶體管34、一第二HVNMOS晶體管35及 —HVPMOS(High voltage P-type MOS)晶體管33。所述輸入端36電連接于所述焊墊32及所述內部電路31。所述第一HVNMOS晶體管34設置于所述輸入端36與所述接地端38之間。所述HVPMOS晶體管33設置于所述電壓源37與所述輸入端36之間所述第二HVNMOS 晶體管35設置于所述電壓源37與所述接地端38之間且電連接所述HVPMOS晶體管33。對于圖1的每一個HVMOS晶體管33、 34或35,其源極、本體(body)及漏極形成一寄生雙極性接面晶體管(parasitic bipolar junction transistor)。所述寄生雙極性接面晶體管的閾值電壓(threshold voltage)小于所述內部電路31中柵極的崩潰電壓(breakdown voltage)。因此當靜電放電脈沖(即ESD發生)進入所述內部電路31之前，所述寄生雙極性接面晶體管將先導通以避免過量的電壓或電流浪涌(currentsurge)破壞所述內部電路31。一來自所述焊墊32的輸入電壓經由所述ESD保護電路3的輸入端36進入所述內部電路31。當所述輸入電壓大于位于HVPMOS晶體管33和所述HVNMOS晶體管34及35內部的寄生雙極性接面晶體管的閾值電壓時，所述晶體管33、 34及35將導通(turn on)并將因所述輸入電壓所引起的大電流傳導至所述接地端38，藉此消除在輸入端36產生的髙電壓。圖2是一種應用于圖l的ESD保護電路3中的HVNMOS晶體管l的結構剖面示意圖。所述HVNMOS晶體管l包含一半導體襯底(substrate) 16、一設置于所述半導體襯底16上的 P型阱15、一位于所述P型阱15表面的柵極10、兩個緊鄰所述柵極10兩側的間隙壁(spacer)11、一重摻雜源極(heavily doped source) 12、一重摻雜漏極(heavily doped drain) 13 及一包圍所述重摻雜漏極13的輕摻雜漏極(lightly doped drain)14。在本實施中，所述輕摻雜漏極14是一N型摻雜漏極(N-type Doped Drain: NDD)。其中所述重捸雜漏極13及所述輕摻雜漏極14形成一雙擴散漏極(Double Diffusion Drains)。所述雙擴散漏極的設計可以提髙所述HVNMOS晶體管l的崩潰電壓，同時也可解決熱載流子(hot carrier)問題。然而，圖2所示的HVMOS晶體管卻顯示如圖3(a)及3(b)所示的漏電流問題。圖3(a)是顯示圖2的HVNMOS晶體管1在不同的柵極電壓(VG)下，Id,與VDS(源極與漏極間的電位差)的特性曲線圖。其中曲線A1-A7是柵極電壓分別為0、 2、 4、 6、 8、 10及12V時的I^-VDS 特性曲線。圖3(b)是所述HVNMOS晶體管l在不同的VDS下，本體電流Ub與柵極電壓(VG) 的特性曲線圖。其中曲線B卜B6是VDS分別為0、 16、 17、 18、 19及20V時的Ub-VG特性曲線。由圖3(a)可知，當VDS大于12V且柵極電壓VG大于10V時，Id,明顯上升另外由圖3(b)可知，當VDS大于16V且柵極電壓VG大于10V時，本體電流I礎明顯上升。注意，圖3(a)及3(b)是使用柵極長度1.8nm,寬度50n m的HVMOS晶體管所測得的數據。另夕卜，參考圖7的曲線F,其是圖2的所述HVNMOS晶體管l在關閉時(VG-OV)，本體電流I^ 與VDS的特性曲線。曲線F表示所述HVNMOS晶體管l即使是在關閉狀態(VG=0V)，當 VDS大于12V后，本體電流Ub即明顯增加。造成如圖3(a)及3(b)的漏電流問題是因為在形成圖2的雙擴散漏極結構時，形成所述重摻雜漏極13所使用的植入能量及劑量均與形成所述輕摻雜漏極14相比較大，且經所述熱退火工藝時其擴散程度較強，造成所述重摻雜漏極13底部NB(參圖2)的離子濃度不均勻，即所述輕摻雜漏極14對于所述底部NB被的包覆性(coverage)不佳，使得所述HVNMOS晶體管l承受VDS大于12V時有下列情形發生 (l)熱載流子效應(hot carrier effect)導致本體電流I，ub偏高而造成漏電流(參圖3(a)及3(b)): 及(2)所述HVNMOS晶體管l即使在關閉情形下，在其漏極側有明顯的漏電流(參圖7的曲線F)。當類似所述HVNMOS晶體管l使用在ESD保護電路時，因為所述底部NB的離子濃度均勻性不佳，當一靜電放電脈沖發生時，將首先在所述底部NB造成破壞，進而導致 ESD保護電路失效。糾峙本發明的目的是提供一種耐髙電壓元件，通過增加一具有第二導電型的輕摻雜的第
五摻雜區域以包圍一具有第二導電型的重摻雜的第三捸雜區域，以強化對于所述第三摻雜區域的包覆性。藉此改善所述第三摻雜區域底部的離子濃度均勻性以減少其漏電流。本發明的另一目的是提供--種耐高電壓元件的制造方法，利用原有定義一阱區域的光掩模(photomask),在定義所述阱區域時同時定義一第五摻雜區域；利用所述第五摻雜區域包圍一稍后形成的重摻雜第三摻雜區域，以強化對于所述第三摻雜區域的包覆性，藉此改善所述第三摻雜區域底部的離子濃度均勻性以減少其漏電流。為達到上述目的，本發明揭示一種耐高電壓元件.其包含一半導體襯底及一柵極。所述半導體襯底包含一具有第一導電型的第一摻雜區域、一具有第二導電型的第二摻雜區域、一具有第二導電型的第三摻雜區域、一包圍所述第三摻雜區域且具有第二導電型的第四摻雜區域以及一包圍所述第三摻雜區域且具有第二導電型的第五摻雜區域。所述柵極兩側設有兩個間隙壁(spacer)且設置于所述第二摻雜區域及所述第三摻雜區域間的半導體襯底表面，用以控制所述第二摻雜區域及所述第三摻雜區域的導通。上述的耐高電壓元件可利用以下步驟制造(l)在一半導體襯底上形成一具有第一導電型的第一摻雜區域(2)在所述第一摻雜區域中形成一具有第二導電型的第五摻雜區域(3)在所述第一摻雜區域表面形成一柵極及兩個設置于所述柵極兩側的間隙壁(4) 形成--具有第二導電型的第四摻雜區域以及(5)形成一具有第二導電型的第二摻雜區域及一具有第二導電型的第三摻雜區域，其中所述第三摻雜區域被所述第四摻雜區域及所述第五摻雜區域所包圍。本發明利用原有定義一阱區域的光掩模在定義所述阱區域時，同時定義一第五摻雜區域，通過所述第五摻雜區域包圍所述第三摻雜區域，使得本發明的耐髙電壓元件在不增加成本及工藝步驟的下有效減少漏電流，因此可有效改善ESD保護電路的性能。此外，所述第五摻雜區域因為沒有包圍所述第四摻雜區域的側邊，即沒有包覆所述第四摻雜區域與其鄰近的柵極底部的界面區域，因此并不會影響所述耐髙電壓元件原有的電氣特性。附困說明圖1例示一常規的ESD保護電路；圖2是例示一種應用于圖1的ESD保護電路中的HVNM0S晶體管的結構剖面示意圖；圖3(a)是圖2中HVNMOS晶體管的Ids與VDS特性曲線圖；圖3(b)是圖2中HVNMOS晶體管的本體電流Isub與柵極電壓VG的特性曲線圖圖4是本發明耐高電壓元件的結構剖面示意圖5(a)-5(d)是本發明耐高電壓元件的制造方法示意圖；圖6(a)是本發明的耐高電壓元件的U與VDS特性曲線圖；圖6(b)是本發明的耐髙電壓元件的本體電流Isub與柵極電壓VG的特性曲線圖；以及圖7是耐高電壓元件關閉時的本體電流與VDS的特性曲線圖。具體實施方JL圖4是本發明耐高電壓元件2的結構剖面示意圖。所述耐高電壓元件2包含一半導體襯底27及一緊鄰設置在兩個間隙壁21之間的柵極20。所述半導體襯底27包含一P型阱區域26、一N型第二摻雜區域22、一N型第三摻雜區域23、一包圍所述N型第三摻雜區域23 的N型第四摻雜區域24及一包圍所述N型第三摻雜區域23的N型第五摻雜區域25。其中柵極20用以控制所述N型第二摻雜區域22及所述N型第三摻雜區域23間的導通。所述N型第四摻雜區域24的長度L2大于所述N型第五摻雜區域25的長度L1，且所述N型第五摻雜區域25的深度D1大于所述N型第四摻雜區域24的深度D2。因此，所述N型第五摻雜區域25 可完全包圍所述N型第三摻雜區域2，但不會包覆所述N型第四摻雜區域24與其鄰近的柵極20底部的界面區域。此外，所述N型第三摻雜區域23及所述N型第四摻雜區域24形成一雙擴散漏極。圖5(a—5(d)是圖4本發明的耐高電壓元件2的制造方法流程示意圖。首先在半導體襯底27上形成P型(P-type)阱區域26(參圖5(a))。接著在所述P型阱區域26中形成一N型第五摻雜區域25(參圖5(b))。所述N型第五摻雜區域25的形成是使用光掩模來定義所述N型第五摻雜區域25的預定離子植入區域，接著再進行一離子植入工藝及一熱擴散工藝而形成。之后，在所述P型阱區域26表面形成柵極20及兩個設置在所述柵極20兩側的間隙壁 21。接著，以所述柵極20及所述間隙壁21作為一離子植入掩模(implantmask),利用一自對準摻雜工藝(self-aligned process)形成N型第四摻雜區域24(參圖5(c))。所述N型第四摻雜區域24及所述N型第五摻雜區域25具有相同的摻雜濃度。之后，進行另一道摻雜工藝而形成N型第二摻雜區域22及N型第三摻雜區域23(參看圖5(d))。所述N型第二摻雜區域22及所述N型第三摻雜區域23具有相同的摻雜濃度(約10"/cm、且其摻雜濃度大于所述N型第四摻雜區域24的摻雜濃度(約10力cm2)。本發明的耐髙電壓元件制造方法因為形成所述N型第五摻雜區域25的步驟是在形成柵極20之前(參圖5(b)及5(c)),因此所述柵極20通道可以有效地控制以達到所述耐高電壓元件2在設計時的預期電氣特性。圖6(a)是本發明的耐髙電壓元件2在不同的柵極電壓(VG)下，Id,與VDS的特性曲線圖。其中曲線C1-C7是柵極電壓(VG)分別為0、 2、 4、 6、 8、 10及12V時的Ids-VDS特性200610127236.7說明書第5/5頁曲線。與圖3(a)相比較，可知圖6(a)中曲線C6及C7的Id,在VDS大于12V,并沒有明顯的增加。圖6(b)是圖4的耐高電壓元件2在不同的VDS下，本體電流U與柵極電壓(VG)的特性曲線圖。其中曲線D1 D6是VDS分別為0、 16、 17、 18、 19及20V時的I^-VG特性曲線。與圖3(b)的曲線B卜B6相比較，可知圖6(b)中的曲線D卜D6僅有一個突起(hump)，即在 VG大于7V之后并沒有本體電流I，ub產生。注意，圖6(a)及6(b)是使用柵極長度1.8um，寬度50u m的HVMOS晶體管所測得的數據。圖7是在耐髙電壓元件關閉時(VG-OV)的本體電流I，ub與VDS的特性曲線圖，其中曲線E及F分代表本發明的耐高電壓元件2及常規的HVNMOS晶體管l的本體電流I，ub與 VDS的特性曲線。由圖7可知，本發明的耐高電壓元件在承受VDS大于12V時，其本體電流Isub兒乎沒有增加；即使VDS增加至24V時，其本體電流Isub僅增加至80nA。然而常規的HVNMOS晶體管l在承受VDS大于12V時，其本體電流I，ub已明顯增加且當VDS增加至 24V時，其本體電流I,ub已大幅增加至480nA。綜上所述，本發明的耐高電壓元件，與常規的耐高電壓元件相比較，具有以下優點在關閉時(VG=0V)可以承受較高的VDS且具有較小的漏電流(或本體電流)、本體電流沒有雙突起(double hump)的現象(參看圖3(b)及6(b))，在高電壓操作時(VG大于 8V)，無本體電流偏高的現象及具有較平坦的飽和電流Ids (參看圖3(a)及6(a))。其主要是閑為本發明所形成的第五摻雜區域對第三摻雜區域具有良好的包鎪性，同時改善了第三摻雜區域底部的離子濃度均勻性，可有效減少漏電流。此外，本發明的耐髙電壓元件的制造方法中并無增加任何工藝步驟或增加光掩模數目，因此并不會增加成本，且通過上述本發明的優點，在設計耐髙壓元件時可將其柵極寬度縮小進而減少其面積；同時也可增加操作電壓及電流。本發明的技術內容及技術特點巳揭示如上，然而所屬領域的技術人員仍可能基于本發明的教示及揭示而作種種不背離本發明精神的替換及修改，例如，將圖2中的HVNMOS 晶體管結構修改成HVPMOS晶體管結構。因此，本發明的保護范圍應不限于實施例所揭示的內容，而應包括各種不背離本發明的替換及修改，并為所附的權利要求書所涵蓋。8
權利要求
-種耐高電壓元件，其特征在于包含一半導體襯底，其包含；一具有第一導電型的第一摻雜區域 —具有第二導電型的第二摻雜區域一具有第二導電型的第三摻雜區域一具有第二導電型的第四摻雜區域及一具有第二導電型的第五捸雜區域，與所述第四摻雜區域有重疊部分，且所述重疊部分包圍所述第三摻雜區域；以及一柵極，設置在所述第二摻雜區域與所述第三摻雜區域間的所述半導體襯底表面上，用以控制所述第二摻雜區域與所述第三摻雜區域間的導通。
2. 如權利要求l所述的耐高電壓元件，其特征在于所述第四摻雜區域的長度大于所述第五摻雜區域的長度。
3. 如權利要求l所述的耐髙電壓元件，其特征在于所述第五摻雜區域的深度大于所述第四摻雜區域的深度。
4. 如權利要求l所述的耐高電壓元件，其特征在于所述第三摻雜區域及所述第四摻雜區域形成一雙擴散漏極。
5. 如權利要求l所述的耐高電壓元件，其特征在于所述第四摻雜區域與所述第五摻雜區域具有相同的摻雜濃度.，
6. 如權利要求l所述的耐髙電壓元件，其特征在于所述第二摻雜區域與所述第三摻雜區域具有相同的摻雜濃度。
7. 如權利要求l所述的耐高電壓元件，其特征在于所述第三摻雜區域的捸雜濃度大于所述第四摻雜區域的摻雜濃度。
8. 如權利要求l所述的耐髙電壓元件，其特征在于所述第五摻雜區域先于所述柵極而形成。
9. 一種耐高電壓元件的制造方法，其特征在于包含以下步驟在一半導體襯底上形成一具有第一導電型的第一摻雜區域；在所述第一摻雜區域中形成一具有第二導電型的第五摻雜區域；在所述第 -摻雜區域表面形成一榭極；形成.-具有第二導電型的第四摻雜區域，其與所述第五摻雜區域有重疊部分以及形成一具有第二導電型的第二摻雜區域及一具有第二導電型的第三摻雜區域在所述柵極兩側，其中所述第三揍雜區域被所述第四摻雜區域及所述第五摻雜區域的重疊部分所包圍。
10. 如權利要求9所述的耐高電壓元件的制造方法，其特征在于所述第五摻雜區域利用離子植入工藝及熱擴散工藝所形成。
11. 如權利要求9所述的耐高電壓元件的制造方法，其特征在于所述柵極的一側緣與所述第四摻雜區域的一側緣相鄰。
12. 如權利要求9所述的耐髙電壓元件的制造方法，其特征在于所述第四摻雜區域利用所述柵極為掩模而以自對準離子植入工藝所形成。
13. 如權利要求9所述的耐髙電壓元件的制造方法，其特征在于所述第四摻雜區域的長度大于所述第五摻雜區域的長度。
14. 如權利要求9所述的耐髙電壓元件的制造方法，其特征在于所述第四摻雜區域的深度小于所述第五摻雜區域的深度。
15. 如權利要求9所述的射高電壓元件的制造方法，其特征在于所述第三摻雜區域與所述第四摻雜區域形成雙擴散漏極。
16. 如權利要求9所述的耐髙電壓元件的制造方法，其特征在于所述第四摻雜區域與所述第五摻雜區域具有相同的摟雜濃度。
17. 如權利要求9所述的耐髙電壓元件的制造方法，其特征在于所述第二摻雜區域與所述第三摻雜區域具有相同的掙雜濃度。
18. 如權利要求9所述的耐髙電壓元件的制造方法，其特征在于所述第三摻雜區域的摻雜濃度大于所述第四摻雜區域的摻雜濃度。
全文摘要
本發明揭示一種耐高電壓元件，其包含一半導體襯底及一柵極。所述半導體襯底包含一具有第一導電型的第一摻雜區域、一具有第二導電型的第二摻雜區域、一具有第二導電型的第三摻雜區域、一包圍所述第三摻雜區域且具有第二導電型的第四摻雜區域以及一包圍所述第三摻雜區域且具有第二導電型的第五摻雜區域。所述柵極緊鄰設置在兩個間隙壁之間且分隔所述第二摻雜區域及所述第三摻雜區域，用以控制所述第二摻雜區域及所述第三摻雜區域的導通。所述耐高電壓元件利用所述第五摻雜區域包圍所述第三摻雜區域，以強化對于所述第三摻雜區域的包覆性，改善所述第三摻雜區域底部的離子濃度均勻性以減少其漏電流。
文檔編號H01L29/78GK101145574SQ20061012723
公開日2008年3月19日申請日期2006年9月14日優先權日2006年9月14日
發明者方振宇, 楊盛淵, 陳維忠申請人:臺灣類比科技股份有限公司

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