阻抗調整電路和方法

專利名稱：阻抗調整電路和方法
技術領域：
本發明涉及阻抗調整電路和方法。
背景技術：
本發明適用于具有存儲器接口上的OCD(Off-Chip Driver)阻抗調整功能的DDR(Double Data Rate)2存儲器側的輸出緩沖器的阻抗調整等。以下，先對本發明的背景技術進行說明。
作為OCD阻抗調整的現有方法，以下說明與DDR2存儲器連接的存儲器控制器側的輸出緩沖器的阻抗調整。在存儲器控制器側的輸出緩沖器的場合，因為沒有封裝件(PKG)/系統板/DIMM(Dual InlineMemory Module)上的串聯電阻的影響，所以阻抗的調整比較容易進行。以下，如圖11所示，對于存儲器控制器10內的輸出緩沖器A的阻抗調整方法進行說明。圖12(a)到圖12(c)是用于說明圖11的輸出緩沖器A的阻抗調整的圖。
阻抗電路，如圖12(a)所示，在作為輸出緩沖器A的輸出的接點101和電源VCC之間，夾介開關SW11而插入了電阻R11。加了開關SW11和電阻R11的電阻值所得的值成為由NchMOS晶體管構成的下拉緩沖器N11的阻抗調整后的值。同樣，在接點101和GND之間夾介開關SW12而插入了電阻R12。加了開關SW12和電阻R12的電阻值所得的值成為由PchMOS晶體管構成的上拉緩沖器P11的阻抗調整后的值。還有，把接點101的電壓與參考電壓VREF一起向阻抗控制電路102輸入，進行比較。根據比較結果，把用于使上拉緩沖器、下拉緩沖器的緩沖器尺寸(バツファサイズ)增減的控制信號S21向輸出緩沖器A輸入，進行反饋控制。
如圖12(b)所示，在上拉緩沖器P11的阻抗調整時，把NchMOS晶體管N11及開關SW11關斷，把PchMOS晶體管P11及開關SW12接通。
在接點101的電壓比參考電壓(基準電壓)VREF高的場合，為了增大上拉緩沖器P11的阻抗，以減小緩沖器尺寸的方式進行調整。還有，在接點101的電壓比參考電壓VREF低的場合，為了減小上拉緩沖器P11阻抗，以增大緩沖器尺寸的方式進行調整。
另一方面，如圖12(c)所示，在下拉緩沖器N11的阻抗調整時，把上拉緩沖器P11及開關SW12關斷，把下拉緩沖器N11及開關SW11接通。在接點101的電壓比參考電壓VREF高的場合，為了減小下拉緩沖器N11的阻抗，以增大緩沖器尺寸的方式進行調整。
還有，在接點101的電壓比參考電壓VREF低的場合，為了增大下拉緩沖器N11的阻抗，以減小緩沖器尺寸的方式進行調整。
反復進行這一連串的動作，直到接點101的電壓和參考電壓VREF變得相同，依此進行上拉緩沖器P11和下拉緩沖器N11的阻抗的調整。
另外，上拉緩沖器P11及下拉緩沖器N11成為使得緩沖器尺寸可增減地由多個任意尺寸的PchMOS晶體管、NchMOS晶體管并列連接而成的構成。根據控制信號S21來控制被連接的晶體管的個數。構成上拉緩沖器P11的PchMOS晶體管的溝道電阻與W/L(W為溝道寬度，L為溝道長度)的倒數成比例，增大W的話(從而增大緩沖器尺寸，例如增加構成上拉緩沖器P11的PchMOS晶體管的并聯連接數)，上拉緩沖器P11的阻抗就減少，減小W的話(減小緩沖器尺寸，例如減少構成上拉緩沖器P11的NchMOS晶體管的并聯連接數)，上拉緩沖器P11的阻抗就增大。構成下拉緩沖器N11的NchMOS晶體管的溝道電阻與W/L(W溝道寬度，L溝道長度)的倒數成比例，增大W的話(增大緩沖器尺寸，例如增加構成下拉緩沖器N11的NchMOS晶體管的并聯連接數)，下拉緩沖器N11的阻抗就減少，減小W的話(減小緩沖器尺寸，減少構成下拉緩沖器N11的NchMOS晶體管的并聯連接數)，下拉緩沖器N11的阻抗就增大。
在DDR2存儲器中，具有根據來自外部的指令輸入，進入OCD阻抗調整模式，從而調整DDR2存儲器的輸出緩沖器的阻抗的功能(稱為「OCD阻抗調整功能」)。例如在DDR2 SDRAM(Synchronous DRAM)中，用地址信號的給定比特(例如A7，A8，A9)在擴展模式寄存器(1)(EMRS(1))中設定OCD的各模式。在驅動(1)模式中，輸出信號(DQ，DQS，DQSB)的輸出電平成為既定的狀態，存儲器控制器等外部設備測量輸出信號(DQ，DQS，DQSB)的電壓電平(DQ、DQS為高(High)，DQSB為低(Low))，調查上拉電阻的值是不是成為了目標值。在驅動(0)模式中，輸出信號(DQ，DQS，DQSB)的輸出電平成為既定的狀態，存儲器控制器等外部設備測量輸出信號(DQ，DQS，DQSB)的電壓電平(DQ、DQS為低，DQSB為高)，調查下拉電阻的值是不是成為了目標值。調整模式是調整輸出緩沖器(輸出驅動器)的阻抗的模式。例如輸出緩沖器的阻抗分為16級可調整，使得輸出信號(DQ，DQS，DQSB)的上拉電阻和下拉電阻變得相等而進行調整。OCD校準模式解除是對OCD校準模式進行解除。設定為OCD校準缺省(把輸出驅動器的阻抗設定為缺省值)等。另外，阻抗的測量、比較在DDR2 SDRAM中不進行，而是靠存儲器控制器等外部設備進行。在設定為驅動(1)模式，進行上拉電阻的測量，需要調整的場合，進行OCD校準模式解除，設定調整模式，進行上拉電阻值(驅動器的阻抗)的調整，進行OCD校準模式解除。對于下拉電阻也同樣進行測量/調整(參照非專利文獻1)。
在進行采用了OCD阻抗調整功能的DDR2存儲器(DIMM)側的輸出緩沖器的阻抗調整的場合，需要把阻抗控制電路插入存儲器控制器內。
然而，在存儲器控制器和DDR2存儲器之間存在封裝件(PKG)、系統板和DIMM(Dual Inline Memory Module)上的寄生電阻也包含在內的串聯電阻成分。
這些串聯電阻成分隨芯片組及存儲器售賣者而不同，很難在設計階段選定。
因此，不能排除串聯電阻成分所涉及的輸出緩沖器的阻抗的殘留誤差的量，沒有有效的阻抗調整方法，這是現狀。
在DDR2存儲器(DIMM)側的上拉輸出緩沖器和下拉輸出緩沖器的阻抗不相同的場合，輸出信號的上升/下降的轉換速率(轉換速率)就不同。
作為該影響，屬于DDR2存儲器的特征的數據控制用的差動選通信號(DQS，DQSB)的交叉點的電壓就會偏離參考電壓VREF(0.5*VCC)，這是存在的問題。
在存儲器控制器內，為了降低電源噪聲的影響，一般是采用了參考電壓VREF的差動放大器對來自DDR2存儲器的輸出信號進行信號放大(差動放大)。可是，如上所述，信號DQS、DQSB的交叉點的電壓偏離參考電壓VREF的話，在存儲器控制器內，該偏離就作為跳動(ジツタ)而出現，對特性帶來不良影響。
并且，DDR2存儲器以動作頻率400Mbps(1時鐘周期tCK＝5nsec)及以上的高速動作為目標，因而抑制內部的跳動成分就成為極為重要的課題。
專利文獻1特開平11-177380號公報非專利文獻1技術摘錄(テクニカルノ一ト)DDR2 SDRAM的新功能Off-Chip Driver(OCD)January 2005 Document No.J0594E 10(Ver.1.0)<互聯網URL”http://www.elpida.com”>

發明內容
這樣，作為從存儲器控制器側的采用了OCD阻抗調整功能的DDR2存儲器的輸出緩沖器的阻抗調整，沒有有效的手段。
在打算實施圖11的DDR2存儲器20的輸出緩沖器D的阻抗調整的場合，封裝件/系統板/DIMM上的串聯電阻成分夾雜其中，因而使得絕對值的阻抗調整非常困難，這是其課題。
DDR2存儲器的輸出緩沖器的阻抗調整不能進行的話，輸出從DDR2存儲器向存儲器控制器輸出的數據控制用差動選通信號(DQS，DQSB)的上拉緩沖器和下拉緩沖器的阻抗的失衡就會在存儲器控制器內作為跳動而出現，對特性帶來不良影響的，這是其課題。
本申請所披露的發明，為了解決上述課題，大致構成如下。
本發明的1個方面(側面)所涉及的電路，具備進行以下控制的電路在由輸出對輸出差動形式的信號的輸出緩沖器的阻抗調整時，使接受差動形式的輸出的2個端子短路，用比較器把短路點的電位與基準電壓進行比較，基于上述比較結果，使上述輸出緩沖器的阻抗可變。更詳細地說，是一種具備阻抗受到可變控制的上拉及下拉用的第1及第2輸出緩沖器的半導體裝置的阻抗調整電路，具備分別接受從上述第1及第2輸出緩沖器輸出的第1及第2信號的第1及第2端子；串聯連接在上述第1端子和上述第2端子之間的第1及第2開關；對上述第1、第2開關的連接點的電壓和基準電壓進行比較的比較器；以及接受來自上述比較器的比較結果，進行可變地設定上述第1及/或第2緩沖器的阻抗的控制，并且進行上述第1及第2開關的接通/關斷控制的控制電路。
在本發明中，上述控制電路，在阻抗調整時，使上述第1及第2開關接通。
在本發明中，從上述第1及第2輸出緩沖器互相反相地輸出上述第1及第2信號。
在本發明中，上述半導體裝置具備OCD(Off-Chip Driver)阻抗調整功能，采用OCD阻抗調整模式進行上述第1及第2輸出緩沖器的阻抗的測量及調整。
在本發明中，上述半導體裝置是上述第1及第2信號從上述第1及第2輸出緩沖器，夾介封裝件、系統板及存儲模塊中的至少1個而與上述第1及第2端子連接的存儲器。
在本發明中，上述阻抗調整電路包含在存儲器控制器中。
在本發明中，上述第1輸出緩沖器具備串聯連接在第1及第2電源間，共同接受第1輸入信號，輸出與上述第1端子連接，阻抗受到可變控制的第1上拉緩沖器和第1下拉緩沖器，上述第2輸出緩沖器具備串聯連接在上述第1及第2電源間，共同接受第2輸入信號，輸出與上述第2端子連接，阻抗受到可變控制的第2上拉緩沖器和第2下拉緩沖器。
本發明的另一方面所涉及的方法，是具備由輸出對輸出差動形式的信號，阻抗被可變設定的輸出緩沖器的半導體裝置的阻抗調整方法，其特征在于包含進行以下控制的各工序在阻抗調整時，使接受由上述輸出緩沖器以差動形式輸出的信號的2個端子短路，把短路點的電位與基準電壓進行比較，基于上述比較結果，使上述輸出緩沖器的阻抗可變。
根據本發明，使來自存儲器控制器側的DDR2存儲器等的輸出緩沖器的阻抗調整變得容易了。


圖1是表示本發明的第1實施例的電路構成的圖。
圖2是表示本發明的第2實施例的電路構成的圖。
圖3是表示本發明的第3實施例的電路構成的圖。
圖4是表示本發明的第4實施例的電路構成的圖。
圖5是表示本發明的第5實施例的電路構成的圖。
圖6是在圖1中P1的阻抗Zp1＝N2的阻抗Zn2時的以接點B1及接點C1的電壓變化的樣子表示的圖。
圖7是在圖1中P1的阻抗Zp1＞N2的阻抗Zn2時的以接點B1及接點C1的電壓變化的樣子表示的圖。
圖8是在圖1中P1的阻抗Zp1＜N2的阻抗Zn2時的以接點B1及接點C1的電壓變化的樣子表示的圖。
圖9是Zp1和Zn2的差的量與圖1的接點B1和接點C1的電壓變化相交叉的電壓Vcross和參考電壓VREF的差的量的相關線性圖。
圖10是Vcross和VREF的差的量與Zp1＝Zn2時的從圖1的接點B1和接點C1的電壓變化相交叉的時間起的時間變動的量Δt的相關線性圖。
圖11是表示現有構成的圖。
圖12(a)、(b)、(c)是表示圖11的現有構成的圖。
具體實施例方式
為了更加詳細地敘述本發明，參照附圖進行說明。利用DDR2存儲器的OCD阻抗調整功能，用來自DDR2存儲器側的數據控制用差動選通信號(DQS，DQSB)這種互補的輸出信號，比較上拉輸出緩沖器和下拉輸出緩沖器的阻抗，從而相對地進行阻抗的調整。因為相對地進行阻抗的調整，所以封裝件/系統板/DIMM上的串聯電阻成分被抵消而不受其影響。
數據信號(DQ)、數據控制用差動選通信號(DQS，DQSB)等決定系統的動作速度的重要信號，延遲一般要相同，為此，在封裝件/系統板/DIMM上實施等長布線。以下就實施例進行說明。
實施例圖1是表示本發明的一實施例的構成的圖。如圖1所示，具備在存儲器控制器10內的接點B1(與DQS端子連接)和接點D1之間連接的由NchMOS晶體管構成的開關SW1；在存儲器控制器10內的接點C1(與DQSB端子連接)和接點D1之間連接的由NchMOS晶體管構成的開關SW2；輸入端與參考電壓VREF(0.5*VCC)和接點D1連接而進行電壓比較的比較器12；以及輸入比較器12的比較結果信號S4，輸出對開關SW1、SW2的接通/關斷進行控制的信號S3，進行DDR2存儲器的輸出緩沖器的緩沖器尺寸調整的主阻抗調整電路11。圖1中未圖示與存儲器控制器10的DQS端子、DQSB端子連接的I/O緩沖器。
如圖1所示，以來自DDR2存儲器(封裝件/系統板/DIMM)的DQS輸出為高電平，DQSB輸出為低電平的場合為例進行說明。在該場合，DDR2存儲器的未圖示的擴展模式寄存器(EMRS)(1)設定為OCD阻抗測量模式的驅動(1)模式，DQ、DQS設為高電平，DQSB輸出設為低電平，保持該狀態到OCD校準解除被輸入為止。另外，設定為驅動(0)模式的話，DQ、DQS就設為低電平，DQSB輸出設為高電平，保持該狀態到OCD校準解除被輸入為止。
進入DDR2存儲器的OCD阻抗調整模式的話，來自主阻抗控制電路11的信號S3就成為高電平，開關SW1和開關SW2變為接通。另外，雖然進入DDR2存儲器的OCD阻抗調整模式，不過，從未圖示的CPU向存儲器控制器10通知的話，存儲器控制器10就把進入命令發給DDR2存儲器，主阻抗調整電路11把S3置于高電平。
對于數據信號DQ、數據選通信號DQS/DQSB這樣的數據類信號，PKG/系統板/DIMM20上的布線一般為等長布線。因此，構成上拉緩沖器P1的PchMOS晶體管的漏極和存儲器控制器10的DQS端子間的串聯電阻R1與下拉緩沖器N2的NchMOS晶體管的漏極和存儲器控制器10的DQSB端子間的串聯電阻R2相等。另外，圖1中下拉緩沖器N1、上拉緩沖器P2為關斷狀態。
接點D1的電壓，如果上拉緩沖器P1的阻抗Zp1和下拉緩沖器N2的阻抗Zn2相同，就成為0.5*VCC。
在上拉緩沖器P1的阻抗Zp1和下拉緩沖器N2的阻抗Zn2的阻抗不相同的場合，接點D1的電壓不成為0.5*VCC，接點D的電壓根據P1和N2的阻抗的關系，能取以下3值。
在上拉緩沖器P1的阻抗Zp1＝下拉緩沖器N2的阻抗Zn2的場合，接點D1的電壓＝0.5*VCC在上拉緩沖器P1的阻抗Zp1＞下拉緩沖器N2的阻抗Zn2的場合，接點D1的電壓＜0.5*VCC在上拉緩沖器P1的阻抗Zp1＜下拉緩沖器N2的阻抗Zn2的場合，接點D1的電壓＞0.5*VCC圖6至圖8是說明把圖1的開關SW1及開關SW2關斷(通常動作時)的場合的接點B1及接點C1的波形的圖。在圖6至圖8中，Zp1是上拉緩沖器P1的阻抗，Zn2是下拉緩沖器的阻抗。
如圖6所示，在Zp1＝Zn2的場合，上升/下降的轉換速率變得相同，接點B1的波形和接點C1的波形相交叉的電壓Vcross成為0.5*VCC。
如圖7所示，在Zp1＞Zn2的場合，DQS的上升的轉換速率變得比DQSB的下降的轉換速率慢了(接點B1的波形的上升時間tT3變得比接點C1的下降時間tT4慢了)，因而接點B1的波形和接點C1的波形相交叉的電壓Vcross成為0.5*VCC以下。在該場合，向增大圖1的N2的阻抗(削減緩沖器尺寸)的方向調整。
如圖8所示，在Zp1＜Zn2的場合，DQSB的下降的轉換速率變得比DQS的上升的轉換速率慢了(接點C1的波形的下降時間tT6變得比接點B1的上升時間tT5慢了)，因而接點B1的波形和接點C1的波形相交叉的電壓Vcross成為0.5*VCC以上。在該場合，向減小圖1的N2的阻抗(增加緩沖器尺寸)的方向調整。
根據實際的模擬結果，VREF-Vcross和Zp1-Zn2的關系如圖9的坐標圖所示，用下式表示。
|VREF-Vcross|9.25e-3×|Zp1-Zn2|(此處，0≤|Zp1-Zn2|≤10.8)還有，跳動(Δt)和VREF-Vcross的關系如圖10的坐標圖所示，用下式表示。
|Δt|1.0e+3×|VREF-Vcross|(此處，0≤|VREF-Vcross|≤0.1)因而，即使只對DQS信號和DQSB信號相交叉的電壓進行10mV改善(|VREF-Vcross|＝10mV)，作為跳動(|Δt|)，也能預料10psec程度的改善效果。
其次說明本發明的第2實施例。圖2是表示本發明的第2實施例的圖。在上述第1實施例中，用可變型構成了參考電壓VREF。實際的產品根據內部電路的特性，不一定只限于在DQS信號和DQSB信號相交叉的電壓為0.5*VCC時跳動成為最小，可以考慮有若干殘留誤差。對此，使參考電壓VREF的電壓可變，就可以對成為跳動最小的DQS信號和DQSB信號相交叉的電壓進行控制。
其次說明本發明的第3實施例。圖3是表示本發明的第3實施例的構成的圖。在本實施例中，用同相的DQ信號(數據信號)代替上述第1實施例的DQS信號。如上所述，在進入了OCD阻抗調整模式的驅動(1)模式、驅動(0)模式中的任意一個中的場合，DQ信號和DQS信號為同相。由此提高布設的自由度。
另外，在圖1所示的上述實施例中，由Nch晶體管構成了開關SW1、SW2，不過，本發明當然不限于這種構成。由此提高布設的自由度。
圖4是表示本發明的第4實施例的構成的圖。在本實施例中，用Pch晶體管代替Nch晶體管構成了上述第1實施例的開關SW1、SW2。
圖5是表示本發明的第5實施例的構成的圖。在本實施例中，用CMOS傳輸門代替Nch晶體管構成了上述第1實施例的開關SW1及SW2。
根據上述本實施例，利用DDR2存儲器的OCD阻抗調整功能，使用來自DDR2存儲器側的數據控制用差動選通信號(DQS，DQSB)這種互補的輸出信號相對地進行阻抗的調整，從而能不受封裝件(PKG)/系統板/DIMM上的串聯電阻成分的影響地調整上拉輸出緩沖器和下拉輸出緩沖器的阻抗。
這樣就可以對DDR2存儲器的數據控制用差動選通信號(DQS，DQSB)相交叉的電壓進行控制。
另外，當然也可以把上述各實施例任意地組合起來，例如把上述第2實施例(VREF可變)和上述第5實施例(CMOS開關)組合起來等。
以上就上述實施例說明了本發明，不過，本發明不限于上述實施例的構成，當然還包括在本發明的范圍內本領域技術人員能做的各種變形、修正。
權利要求
1.一種阻抗調整電路，其特征在于具備在具備由輸出對來輸出差動形式的信號、阻抗被可變設定的輸出緩沖器的半導體裝置的阻抗調整時，使接受差動形式的信號的2個端子短路的電路；把所述短路點的電壓與基準電壓進行比較的比較器；以及基于所述比較結果，進行使所述輸出緩沖器的阻抗可變的控制的電路。
2.根據權利要求1所述的阻抗調整電路，是對具備阻抗受到可變控制的第1及第2輸出緩沖器的半導體裝置的阻抗進行調整的電路，其特征在于具備分別與所述第1及第2輸出緩沖器的輸出連接的第1及第2端子；串聯連接在所述第1及第2端子之間的第1及第2開關；對所述第1開關和所述第2開關的連接點的電壓和被輸入的基準電壓進行比較的比較器；以及控制所述第1及第2開關的接通/關斷，接受來自所述比較器的比較結果，進行可變地設定所述第1及/或第2緩沖器的阻抗的控制的控制電路。
3.根據權利要求2所述的阻抗調整電路，其特征在于，所述控制電路，在阻抗調整時，使所述第1及第2開關接通。
4.根據權利要求2所述的阻抗調整電路，其特征在于，從所述第1及第2輸出緩沖器互相反相地輸出所述第1及第2信號。
5.根據權利要求2所述的阻抗調整電路，其特征在于，所述半導體裝置具備OCD(Off-Chip Driver)阻抗調整功能，采用OCD阻抗調整模式進行所述第1及第2輸出緩沖器的阻抗的測量及調整。
6.根據權利要求5所述的阻抗調整電路，其特征在于，所述半導體裝置包含所述第1及第2信號從所述第1及第2輸出緩沖器，夾介封裝件、系統板及存儲模塊中的至少1個而與所述第1及第2端子連接的存儲器。
7.根據權利要求6所述的阻抗調整電路，其特征在于，所述阻抗調整電路包含在存儲器控制器中。
8.根據權利要求2所述的阻抗調整電路，其特征在于，所述第1輸出緩沖器具備串聯連接在第1及第2電源間，共同接受第1輸入信號，輸出與所述第1端子連接，阻抗受到可變控制的第1上拉緩沖器和第1下拉緩沖器，所述第2輸出緩沖器具備串聯連接在所述第1及第2電源間，共同接受第2輸入信號，輸出與所述第2端子連接，阻抗受到可變控制的第2上拉緩沖器和第2下拉緩沖器。
9.根據權利要求6所述的阻抗調整電路，其特征在于，從所述第1及第2輸出緩沖器輸出的所述第1及第2信號是從進入了OCD阻抗調整的驅動模式的所述存儲器以差動形式輸出的互補的數據控制信號DQS、DQSB。
10.根據權利要求6所述的阻抗調整電路，其特征在于，從所述第1及第2輸出緩沖器輸出的所述第1及第2信號分別是從進入了OCD阻抗調整模式的所述存儲器輸出的數據信號DQ和數據控制信號DQS的互補信號DQSB。
11.根據權利要求2所述的阻抗調整電路，其特征在于，所述第1輸出緩沖器的輸出端和所述第1端子間、所述第2輸出緩沖器的輸出端和所述第2端子間是電等長的。
12.根據權利要求2所述的阻抗調整電路，其特征在于，所述基準電壓受到可變控制。
13.一種具備權利要求1所述的阻抗調整電路和所述半導體裝置的系統。
14.一種阻抗調整方法，是具備由輸出對輸出差動形式的信號，阻抗被可變設定的輸出緩沖器的半導體裝置的阻抗調整方法，其特征在于包含以下各工序在阻抗調整時，使接受由所述輸出緩沖器以差動形式輸出的信號的2個端子短路；把短路點的電壓與基準電壓進行比較；以及基于所述比較結果，進行使所述輸出緩沖器的阻抗可變的控制。
全文摘要
從存儲器控制器側調整有OCD阻抗調整功能的DDR2存儲器的輸出緩沖器的阻抗的電路，是具備共同接受輸入信號，阻抗自由可變的分別具備上拉及下拉用的緩沖器的第1輸出緩沖器(P1，N1)和第2緩沖器(P2，N2)，具有OCD阻抗調整功能的DDR2存儲器(20)的阻抗調整電路，具備分別接受從這2緩沖器輸出的第1及第2信號的第1及第2端子(DQS，DQSB)；串聯連接在這2端子間的第1及第2開關(SW1，SW2)；比較這2開關的連接點(D1)的電壓和基準電壓(VREF)的比較器(12)；接受來自比較器的比較結果，進行可變地設定第1及/或第2緩沖器的阻抗的控制，并進行這2開關的接通/關斷控制的控制電路。
文檔編號H01L27/04GK1905065SQ20061010579
公開日2007年1月31日 申請日期2006年7月25日 優先權日2005年7月26日
發明者黑木孝一 申請人:恩益禧電子股份有限公司