專利名稱：半導體裝置及半導體裝置的制造方法
技術領域：
本發明涉及半導體裝置及半導體裝置的制造方法，尤其優選適用于在配置于絕緣體上的導電型不同的場效應型晶體管中形成場電極(fieldplate)的方法。
背景技術：
在現有的半導體裝置中，例如如專利文獻1、2所公開的那樣，為了實現場效應型晶體管的高耐壓化，有在覆蓋場效應型晶體管的絕緣膜上形成場電極，將場電極連接到柵極或源極的方法。
然而，在現有的場電極結構中，在覆蓋場效應型晶體管的絕緣膜上形成場電極。因此，需要配置場電極，以便避免柵電極或源極/漏極接點(contact)，存在柵極端或場電極端的電場集中所導致的耐壓降低的問題。
另外，在SOI晶體管中，若從SOI的Si薄膜表面提供漏極電位，則在漏極的偏移(offset)層或高濃度雜質擴散層和嵌入氧化膜的界面上施加高電壓。因此，在漏極的偏移層或高濃度雜質擴散層與嵌入氧化膜的界面上局部產生強的電場，存在阻礙SOI晶體管的高耐壓化等問題。
還有，為了將場電極連接到柵極或源極，如果按照每個場效應型晶體管來分離場電極，則需要按照每個場效應型晶體管來設置用于和場電極連接的接點，存在導致芯片尺寸增大等問題。
進而，隨著半導體集成電路的微細化而縮短溝道長度，則亞閾值(subthreshold)區域的漏極電流的上升特性惡化。因此，存在以下問題阻礙晶體管的低電壓動作，并且截止時的漏電流增加，不僅動作時或待機時的耗電增大，還成為晶體管受損的主要原因。
專利文獻1特開平9-45909號公報專利文獻2特開平9-205211號公報
發明內容
本發明的目的在于，提供一種半導體裝置及半導體裝置的制造方法，其不但能抑制芯片尺寸的增大，還能在配置于絕緣體上的導電型不同的場效應型晶體管下形成場電極。
為了解決上述課題，根據本發明的一方式涉及的半導體裝置，包括以共用柵電極的方式形成有P溝道場效應型晶體管及N溝道場效應型晶體管的半導體層；被共通配置于所述P溝道場效應型晶體管及N溝道場效應型晶體管雙方的溝道中，并隔著第一絕緣層形成于所述半導體層的背面側的場電極；和配置于所述場電極下的第二絕緣層。
由此，不會受到柵電極或源極/漏極接點等的配置的制約，能夠用1個場電極控制P溝道場效應型晶體管及N溝道場效應型晶體管的有源區域的電位。因此，不但能抑制制造過程的煩雜化，還能使亞閾值區域的漏極電流的上升特性提高，并且可以緩和漏極側的溝道端的電場。因此，不但使晶體管的低電壓動作成為可能，還可以使截止時的漏電流減小，能使動作時或待機時的耗電減少，并且可以實現場效應型晶體管的高耐壓化。
再有，根據本發明一方式涉及的半導體裝置，其特征在于，進一步包括連接所述柵電極與所述場電極的布線層。
由此，通過在場電極的一處取得連接，從而可以控制成P溝道場效應型晶體管及N溝道場效應型晶體管雙方的溝道區域的背面側成為與柵電極相同的電位，可以使溝道區域深的部分的電勢支配力提高。因此，不但能抑制芯片尺寸的增大，還可以使截止時的漏電流減少，能使動作時或待機時的耗電減少，并且可以實現場效應型晶體管的高耐壓化。
還有，根據本發明的一方式涉及的半導體裝置，其特征在于，所述場電極的面積比所述P溝道場效應型晶體管及N溝道場效應型晶體管的有源區域大。
由此，可以在避開有源區域的同時，在場電極上獲得接點，不但能抑制制造過程的煩雜化，還可以控制成柵電極與場電極成為相同電位。
根據本發明的一方式涉及的半導體裝置，其特征在于，所述場電極的膜厚比所述半導體層還大。
由此，通過調整場電極的膜厚，從而可以使場電極低電阻化，即使在場電極被大面積化的情況下，也可以抑制制造過程的煩雜化，同時使場電極的電位穩定。
根據本發明的一方式涉及的半導體裝置，其特征在于，所述半導體層及所述場電極是單晶半導體、多晶半導體或非晶體半導體。
由此，通過使半導體層層疊，從而可以在P溝道場效應型晶體管及N溝道場效應型晶體管下配置場電極，可以穩定地形成場電極。
根據本發明的一方式涉及的半導體裝置，其特征在于，所述第一絕緣層的膜厚比所述P溝道場效應型晶體管及N溝道場效應型晶體管的柵極絕緣膜厚。
由此，可以減少在場電極之間形成的源極/漏極層的寄生電容。
根據本發明的一方式涉及的半導體裝置，其特征在于，所述第二絕緣層的膜厚比所述第一絕緣層厚。
由此，可以減少隔著第二絕緣層形成的場電極的寄生電容，即使在柵電極被連接到場電極的情況下，也能抑制柵電極驅動能力的下降，并且可以使溝道區域的深度方向的電勢的支配力提高，可以容易地控制場效應型晶體管的閾值電壓。
還有，由于所述第一絕緣層薄，故無論場電極與柵電極連接還是未連接，都可以使場電極的溝道區域深度方向的電勢的支配力提高，可以容易地進行場效應型晶體管的閾值控制。與此同時，可以使場效應型晶體管的驅動能力提高。
再有，本發明的一方式涉及的半導體裝置，包括半導體層，其在第一絕緣層上相互被臺面分離；元件分離絕緣層，其被嵌入在所述被臺面分離的半導體層之間；P溝道場效應型晶體管及N溝道場效應型晶體管，其以共用柵電極的方式形成于所述半導體層，該柵電極被配置成橫跨所述元件分離絕緣層；場電極，其被共通配置于所述P溝道場效應型晶體管及N溝道場效應型晶體管雙方的溝道中，并隔著第一絕緣層形成于所述半導體層的背面側；第二絕緣層，其被配置于所述場電極下；和嵌入電極，其貫通所述柵電極、所述元件分離絕緣層及所述第一絕緣層并與所述半導體層連接。
由此，能夠由第一絕緣層對P溝道場效應型晶體管及N溝道場效應型晶體管進行元件分離，并且通過經由元件分離絕緣層，在場電極上的一處，與柵電極取得連接，從而可以控制成P溝道場效應型晶體管及N溝道場效應型晶體管雙方的溝道區域的背面側成為與柵電極相同的電位。因此，不但能抑制芯片尺寸的增大，還可以使截止時的漏電流減少，能使動作時或待機時的耗電減少，并且可以實現場效應型晶體管的高耐壓化。
進而，本發明的一方式涉及的半導體裝置的制造方法，包括隔著第二絕緣層，在層疊于第一絕緣層上的第一半導體層上形成第二半導體層的工序；通過將所述第二半導體層圖案化，從而將所述第二半導體層臺面分離為第一及第二區域的工序；將元件分離絕緣層嵌入所述被臺面分離后的所述第二半導體層之間的工序；在所述第二半導體層的第一及第二區域的表面形成柵極絕緣膜的工序；將以橫跨所述元件分離絕緣層的方式、以架設在所述第二半導體層的第一及第二區域的方式配置的柵電極，形成在所述柵極絕緣膜上的工序；在所述第二半導體層的第一區域形成第一導電型源極/漏極層的工序；在所述第二半導體層的第二區域形成第二導電型源極/漏極層的工序；和形成貫通所述柵電極、所述元件分離絕緣層及所述第二絕緣層并與所述第一半導體層連接的嵌入電極的工序。
由此，能夠使第一半導體層作為場電極起作用，能夠在第二半導體層形成SOI晶體管，同時能夠在已經形成SOI晶體管的第二半導體層的背面配置場電極，并且通過在場電極上的一處形成接點，從而可以連接P溝道場效應型晶體管及N溝道場效應型晶體管雙方的柵電極與場電極。因此，不會受到柵電極或源極/漏極接點等的配置的制約，能夠在引起電場集中的部分配置場電極，不但能抑制芯片尺寸的增大，還可以使截止時的漏電流減少，并且可以實現場效應型晶體管的高耐壓化。
進一步，本發明的一方式涉及的半導體裝置的制造方法，包括在半導體基板上形成多層層疊結構的工序，其中該層疊結構是將蝕刻率比第一半導體層小的第二半導體層層疊在所述第一半導體層上；形成貫通所述第一半導體層及第二半導體層并使所述半導體基板露出的第一溝槽，并且形成貫通上層的第一半導體層及上層的第二半導體層并使下層的第二半導體層露出的第二溝槽的工序；形成嵌入到所述第一溝槽及所述第二溝槽并在所述半導體基板上支撐所述第二半導體層的支撐體的工序；形成使所述第一半導體層的至少一部分從所述第二半導體層露出的露出部的工序；經由所述露出部選擇性地蝕刻第一半導體層，從而形成除去了所述第一半導體層的空腔部分的工序；形成嵌入到所述空腔部分內的嵌入絕緣層的工序；通過將所述支撐體薄膜化而形成嵌入到所述第一溝槽的元件分離絕緣層的工序；在被所述第一溝槽分離的所述第二半導體層的第一及第二區域的表面形成柵極絕緣膜的工序；將以橫跨所述元件分離絕緣層的方式、以架設在所述第二半導體層的第一及第二區域的方式配置的柵電極，形成在所述柵極絕緣膜上的工序；在所述第二半導體層的第一區域形成第一導電型源極/漏極層的工序；和在所述第二半導體層的第二區域形成第二導電型源極/漏極層的工序。
由此，無需使用SOI基板，就能使第一半導體層作為場電極起作用，能夠在第二半導體層上形成SOI晶體管，同時能夠在已經形成SOI晶體管的第二半導體層的背面配置場電極。再有，即使在第一半導體層上層疊了第二半導體層的情況下，也能經由露出部使蝕刻氣體或蝕刻液體與第一半導體層接觸，能夠在殘留第二半導體層的狀態下利用第一及第二半導體層間的選擇比的不同，除去第一半導體層，并且可以形成嵌入第二半導體層下的空腔部分內的嵌入絕緣層。還有，通過形成嵌入第一溝槽及第二溝槽的支撐體，即使在第二半導體層下形成了空腔部分的情況下，也能在半導體基板上支撐第二半導體層，能形成STI(Shallow Trench Isolation)結構。
因此，不但能降低第二半導體層的缺陷的發生，還能將第二半導體層配置在嵌入絕緣層上，并且不但抑制制造過程的煩雜化，還能對配置于場電極上的第二半導體層進行元件分離，不但能抑制芯片尺寸的增大，還可以使CMOS電路截止時的漏電流減少，并且可以實現場效應型晶體管的高耐壓化。
圖1是表示本發明第一實施方式涉及的半導體裝置的概略構成的立體圖；圖2是表示圖1的半導體裝置的電路構成的一例的圖；圖3是表示本發明第二實施方式涉及的半導體裝置的制造方法的圖；
圖4是表示本發明第二實施方式涉及的半導體裝置的制造方法的圖；圖5是表示本發明第二實施方式涉及的半導體裝置的制造方法的圖；圖6是表示本發明第二實施方式涉及的半導體裝置的制造方法的圖；圖7是表示本發明第二實施方式涉及的半導體裝置的制造方法的圖；圖8是表示本發明第二實施方式涉及的半導體裝置的制造方法的圖；圖9是表示本發明第二實施方式涉及的半導體裝置的制造方法的圖；圖10是表示本發明第二實施方式涉及的半導體裝置的制造方法的圖；圖11是表示本發明第二實施方式涉及的半導體裝置的制造方法的圖；圖12是表示本發明第二實施方式涉及的半導體裝置的制造方法的圖。
圖中1、31-半導體基板，2、4a、4b、32、34、41-絕緣層，3a、3b、5a、5b、6a、6b、33、35、51、52-單晶半導體層，11a、13a、11b、13b-源極層，12a、14a、12b、14b-漏極層，15a、15b、65-嵌入電極，63a、63b、64a、64b-源極/漏極層，8a、8b、9a、9b、43a～43、61-柵極絕緣膜，10a、10b、44b、62-柵電極，7a、7b、16-元件分離絕緣層，44b、48-接觸層，36、37、38-溝槽，39-氧化膜，40-嵌入絕緣層，64-開口部分，44a-導電膜，53-犧牲氧化膜，54-氧化防止膜，56-支撐體，57a、57b-空腔部分，T1、T3-P溝道場效應型晶體管，T2、T4-N溝道場效應型晶體管。
具體實施例方式
以下，參照附圖，對本發明實施方式涉及的半導體裝置及其制造方法進行說明。
圖1是表示本發明的第一實施方式涉及的半導體裝置的概略構成的立體圖。
圖1中，在半導體基板1上形成絕緣層2，絕緣層2上層疊有被臺面分離的單晶半導體層3a、3b。而且，單晶半導體層3a上隔著絕緣層4a而層疊被臺面分離的單晶半導體層5a、6a，單晶半導體層3b上隔著絕緣層3b而層疊有被臺面分離的單晶半導體層5b、6b。另外，作為半導體基板1及單晶半導體層3a、3b、5a、6a、5b、6b的材質，例如可以采用Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiC等。再有，代替單晶半導體層3a、3b、5a、6a、5b、6b，也可以采用多晶半導體層或非晶體半導體層。
而且，在被臺面分離的單晶半導體層5a、6a之間嵌入元件分離絕緣層7a，并且在被臺面分離的單晶半導體層5b、6b之間嵌入元件分離絕緣層7b。再有，在被臺面分離的單晶半導體層3a、3a之間嵌入元件分離絕緣層7b。
還有，在單晶半導體層5a、6a上分別隔著柵極絕緣膜8a、9a形成以橫跨元件分離絕緣層7a的方式配置的柵電極10a。而且，在單晶半導體層5a上形成以夾持柵電極10a的方式配置的P型源極層11a及P型漏極層12a，在單晶半導體層6a上形成以夾持柵電極10a的方式配置的N型源極層13a及N型漏極層14a。還有，在柵電極10a上形成有貫通柵電極10a、元件分離絕緣層7a及絕緣層4a并與半導體層3a連接的嵌入電極15a。
另外，在單晶半導體層5b、6b上分別隔著柵極絕緣膜8b、9b形成以橫跨元件分離絕緣層7b的方式配置的柵電極10b。而且，在單晶半導體層5b上形成以夾持柵電極10b的方式配置的P型源極層11b及P型漏極層12b，在單晶半導體層6b上形成以夾持柵電極10b的方式配置的N型源極層13b及N型漏極層14b。還有，在柵電極10b上形成有貫通柵電極10b、元件分離絕緣層7b及絕緣層4b并與半導體層3b連接的嵌入電極15b。
由此，能夠使單晶半導體層3a、3b作為場電極起作用，不但能夠在單晶半導體層5a、6a、5b、6b上形成SOI晶體管，還能在形成了SOI晶體管的單晶半導體層5a、6a、5b、6b的背面配置場電極，并且在場電極上的一處形成接點，從而可以分別連接P溝道場效應型晶體管與N溝道場效應型晶體管雙方的柵電極10a、10b和場電極。因此，不會受到柵電極10a、10b或源極/漏極接點等的配置的制約，能夠在引起電場集中的部分配置場電極，并且可以使溝道區域深的部分電勢(potential)的支配力提高，不但抑制芯片尺寸的增大，還能使截止時的漏電流減少，而且可以實現CMOS電路的高耐壓化。
另外，優選單晶半導體層3a的面積比單晶半導體層5a、6a整體的面積還大，優選單晶半導體層3b的面積比單晶半導體層5b、6b整體的面積還大。由此，能夠避開有效區域的同時，在場電極上獲取接點，不但抑制制造過程的煩雜化，還可以控制成柵電極與場電極為相同電位。
再有，優選單晶半導體層3a的膜厚比單體半導體層5a、6a、5b、6b的還厚。由此，通過調整單晶半導體層3a的膜厚，從而可以對場電極進行低電阻化，即使在場電極被大面積化的情況下，也可以抑制制造過程的煩雜化的同時，使場電極的電位穩定。
還有，優選絕緣層4a、4b的膜厚比柵極絕緣膜8a、9a、8b、9b的還厚。由此，能夠減小在單晶半導體層3a之間形成的P型源極層11a、P型漏極層12a、N型源極層13a、N型漏極層14a的寄生電容，并且能夠減小在單晶半導體層3b之間形成的P型源極層11b、P型漏極層12b、N型源極層13b、N型漏極層14b的寄生電容，可以使場效應型晶體管的導通電流增大。
進而，優選絕緣層2的膜厚比絕緣層4a、4b的還厚。由此，可以減小隔著絕緣層2形成的單晶半導體層3a、3b的寄生電容，即使在柵電極10a、10b分別連接到單晶半導體層3a、3b的情況下，也能抑制柵電極10a、10b的驅動能力的下降，并且可以使單晶半導體層5a、6a、5b、6b的深度方向的電勢的支配力提高，可以容易地控制閾值電壓，提高亞閾值區域的漏極電流的上升特性。
圖2是表示圖1的半導體裝置的電路構成的一例的圖。
在圖2中，P溝道場效應型晶體管T1與N溝道場效應型晶體管T2的柵極共通連接，并且P溝道場效應型晶體管T3與N溝道場效應型晶體管T4的柵極共通連接。另外，P溝道場效應型晶體管T1與N溝道場效應型晶體管T2的漏極共通連接，P溝道場效應型晶體管T3與N溝道場效應型晶體管T4的柵極共通連接，P溝道場效應型晶體管T3與N溝道場效應型晶體管T4的漏極共通連接，并且連接到P溝道場效應型晶體管T1與N溝道場效應型晶體管T2的柵極。而且，P溝道場效應型晶體管T1、T3的源極與電源電位VDD連接，并且N溝道場效應型晶體管T2、T4的源極接地。
在此，可以由圖1的柵電極10a、P型源極層11a及P型漏極層12a構成P溝道場效應型晶體管T1，由圖1的柵電極10a、N型源極層13a及N型漏極層14a構成N溝道場效應型晶體管T2，由圖1的柵電極10b、P型源極層11b及P型漏極層12b構成P溝道場效應型晶體管T3，由圖1的柵電極10b、N型源極層13b及N型漏極層14b構成N溝道場效應型晶體管T4。
由此，在P溝道SOI晶體管及N溝道SOI晶體管的背面可以共通地設置場電極，并且能夠構成CMOS反相器或觸發器。因此，不但能夠抑制芯片尺寸的增大，還能構成具有各種各樣功能的元件，并且可以實現CMOS電路的低耗電化、低電壓動作化及高耐壓化。
圖3(a)～圖12(a)是表示本發明第二實施方式涉及的半導體裝置的制造方法的平面圖，圖3(b)～圖12(b)是以圖3(a)～圖12(a)的A1-A1′～A10-A10′線分別切斷的剖面圖，圖3(c)～圖12(c)是以圖3(a)～圖12(a)的B1-B1′～B10-B10′線分別切斷的剖面圖。
在圖3中，半導體基板31上依次層疊有單晶半導體層51、33、52、35。另外，單晶半導體層51、52可以采用蝕刻率比半導體基板31及單晶半導體層33、35還大的材質。特別是，在半導體基板31為Si的情況下，作為單晶半導體層51、52，優選采用SiGe；作為單晶半導體層33、35，優選采用Si。由此，能夠實現單晶半導體層51、52與單晶半導體層33、35之間的晶格匹配，還可以確保單晶半導體層51、52與單晶半導體層33、35之間的選擇比。再有，取代單晶半導體層51、33、52、35，也可以采用多晶半導體層、非晶體半導體層或多孔半導體層。還有，取代單晶半導體層51、52，也可以采用由外延生長能夠成膜單晶半導體層的γ-氧化鋁等的金屬氧化膜。進而，單晶半導體層51、33、52、35的膜厚例如可以設為1～100nm左右。
而且，通過單晶半導體層35的熱氧化或CVD處理，在單晶半導體層35的表面形成犧牲氧化膜53。然后，通過CVD等方法，在犧牲氧化膜53的整個面上形成氧化防止膜54。另外，作為氧化防止膜54，例如可以采用硅氮化膜。
接著，如圖4所示，通過利用光刻技術及蝕刻技術，對氧化防止膜54、犧牲氧化膜53、單晶半導體層35、52、33、51進行圖案化，從而沿規定方向形成使半導體基板31露出的溝槽36。另外，在使半導體基板31露出時，可以在半導體基板31的表面停止蝕刻，也可以過腐蝕半導體基板31而在半導體基板31上形成凹部。還有，溝槽36的配置位置可以與單晶半導體層33的元件分離區域的一部分對應。
進而，通過利用光刻技術及蝕刻技術，對氧化防止膜54、犧牲氧化膜53、單晶半導體層35、52進行圖案化，從而形成以和溝槽36重合的方式配置的、寬度比溝槽36還寬的溝槽37，并且在單晶半導體層35的內側形成使單晶半導體層33的表面露出的溝槽60。在此，溝槽37、60的配置位置可以與半導體層35的元件分離區域對應。
此外，取代使單晶半導體層33的表面露出，可以在單晶半導體層52的表面停止蝕刻，也可以過腐蝕單晶半導體層52，蝕刻到單晶半導體層52的中途，從而可以防止溝槽36、60內的單晶半導體層33的表面露出。因此，在除去單晶半導體層51、52之際，能夠減少溝槽36、60內的單晶半導體層33被曝露于蝕刻液體或蝕刻氣體中的時間，可以抑制溝槽36、60內的單晶半導體層33的過腐蝕。
接下來，如圖5所示，通過CVD等方法，嵌入到溝槽36、37、60內。在半導體基板31的整個面上，形成在半導體基板31上支撐單晶半導體層33、35的支撐體56。此外，作為支撐體56的材質，例如可以采用硅氧化膜或硅氮化膜等的絕緣體。
然后，如圖6所示，通過利用光刻技術及蝕刻技術，將氧化防止膜54、犧牲氧化膜53、單晶半導體層35、52、33、51圖案化，從而沿垂直于溝槽36的方向形成使半導體基板31露出的溝槽38。在此，溝槽38可以配置為單晶半導體層35通過溝槽60而被單晶半導體層35a、35b隔斷。另外，在使半導體基板31露出的情況下，可以在半導體基板31的表面停止蝕刻，也可以過腐蝕半導體基板31而在半導體基板31上形成凹部。再有，溝槽38的配置位置可以與單晶半導體層33、35的元件分離區域對應。
接著，如圖7所示，通過經由溝槽38而使蝕刻氣體或蝕刻液體與單晶半導體層51、52接觸，從而蝕刻除去單晶半導體層51、52，在半導體基板31與單晶半導體層33之間形成空腔部分57a，同時在單晶半導體層33、35之間形成空腔部分57b。
在此，通過在溝槽36、37內設置支撐體56，從而即使在除去了單晶半導體層51、52的情況下，也能在半導體基板31上支撐單晶半導體層33、35，并且通過與溝槽36、37分開設置溝槽38，從而能夠使蝕刻氣體或蝕刻液體與分別配置于單晶半導體層33、35下的單晶半導體層51、52接觸。因此，不會損壞單晶半導體層33、35的晶體質量，能夠實現單晶半導體層33、35與半導體基板31之間的絕緣。
此外，在半導體基板31、單晶半導體層33、35為Si，單晶半導體層51、52為SiGe的情況下，作為單晶半導體層51、52的蝕刻液體，優選采用氫氟酸+硝酸。由此，作為Si與SiGe的選擇比，可以得到1∶100～1000左右，不但能抑制半導體基板31及單晶半導體層33、35的過腐蝕，還能除去單晶半導體層51、52。還有，作為單晶半導體層51、52的蝕刻液體，也可以采用氫氟酸+硝酸+過氧化氫水溶液、氨+過氧化氫水溶液或氫氟酸+乙酸+過氧化氫水溶液等。
再有，在蝕刻除去單晶半導體層51、52前，可以通過陽極氧化等方法對單晶半導體層51、52進行多孔化，也可以通過對單晶半導體層51、52進行離子注入而使單晶半導體層51、52非晶體化。由此，能夠使單晶半導體層51、52的蝕刻率增大，可以抑制單晶半導體層33、35的過腐蝕的同時，擴大單晶半導體層51、52的蝕刻面積。
接下來，如圖8所示，通過進行半導體基板31及單晶半導體層33、35的熱氧化，從而在半導體基板31與單晶半導體層33之間的空腔部分57a中形成嵌入絕緣層32，并且在單晶半導體層33、35之間的空腔部分57b中形成嵌入絕緣層34。另外，在通過半導體基板31及單晶半導體層33、35的熱氧化來形成嵌入絕緣層32、34的情況下，為了使嵌入性提高，優選利用實現反應控速的低溫濕氧化。在此，在通過半導體基板31及單晶半導體層33、35的熱氧化來形成嵌入絕緣層32、34的情況下，溝槽38內的半導體基板31及單晶半導體層33、35被氧化，在溝槽38內的側壁上形成氧化膜39。
由此，可以根據外延生長時的單晶半導體層33、35的膜厚及單晶半導體層33、35的熱氧化時所形成的嵌入絕緣層32、34的膜厚，分別規定元件分離后的單晶半導體層33、35的膜厚。因此，可以精度優良地控制單晶半導體層33、35的膜厚，不但能使單晶半導體層33、35的膜厚的偏差降低，還可以薄膜化單晶半導體層33、35。再有，通過在單晶半導體層35上設置氧化防止膜54，從而不但能防止單晶半導體層35的表面被熱氧化，還能在單晶半導體層35的背面形成嵌入絕緣層34。
另外，也可以在空腔部分57a、57b分別形成嵌入絕緣層32、34后，進行100℃以上的高溫退火。由此，能夠使嵌入絕緣層32、34回流(reflow)，能緩和嵌入絕緣層32、34的應力(stress)，并且可以減小與單晶半導體層33、35的邊界中的界面能級。還有，嵌入絕緣層32、34可以形成為將空腔部分57a、57b全部掩蓋，也可以形成為殘留空腔部分57a、57b一部分。
還有，在圖8的方法中，對通過進行半導體基板31及單晶半導體層33、35的熱氧化而在半導體基板31與單晶半導體層33、35之間的空腔部分57a、57b中形成嵌入絕緣層32、34的方法進行了說明，但也可以通過以CVD法使絕緣膜在半導體基板31與單晶半導體層33、35之間的空腔部分57a、 57b中成膜，從而用嵌入絕緣層32、34嵌入半導體基板31與單晶半導體層33、35之間的空腔部分57a、57b。由此，不但防止單晶半導體層33、35的膜減少，還能以氧化膜以外的材料嵌入半導體基板31與單晶半導體層33、35之間的空腔部分39。因此，能夠實現配置于半導體基板31與單晶半導體層33之間的嵌入絕緣層32的厚膜化，并且能使介電常數降低，可以使單晶半導體層33的寄生電容降低。
此外，作為嵌入絕緣層32、34的材質，例如除了硅氧化膜以外，還可以采用FSG(氟化硅酸鹽玻璃)膜或硅氮化膜等。再有，作為嵌入絕緣層32、34，除了SOG(Spin On Glass)膜以外，還可以采用PSG膜、BPSG膜、PAE(poly aryleneether)類膜、HSQ(hydrogen silsesquioxane)類膜、MSQ(methyl silsesquioxane)類膜、PCB類膜、CF類膜、SiOC類膜、SiOF類膜等有機lowk膜或這些的多孔膜(porous film)。
接著，如圖9所示，通過CVD等方法，使溝槽38內填滿，在支撐體56上堆積絕緣層45。并且，通過利用CMP(化學機械研磨)等方法，將絕緣層45及支撐體56薄膜化，同時除去氧化防止膜54及犧牲氧化膜53，從而使單晶半導體層35的表面露出。另外，作為絕緣層45，例如可以采用SiO2或Si3N4等。
在此，以適當的加速能量將III族或IV族原子離子注入單晶半導體層33，通過退火進行電活性化處理。
然后，如圖10所示，通過進行單晶半導體層35表面的熱氧化，從而在單晶半導體層35的表面形成柵極絕緣膜61。而且，通過CVD等方法，在已形成柵極絕緣膜61的單晶半導體層35上形成多晶硅層。然后，通過利用光刻技術及蝕刻技術對多晶硅層進行圖案化，從而以橫跨支撐體56的方式，形成共通配置于單晶半導體層35a、35b的柵電極62。
接下來，將柵電極62作為掩模，通過將B、BF2等雜質離子注入到單晶半導體層35a內，從而在單晶半導體層35a形成以夾持柵電極62的方式配置的P型源極/漏極層63a、63b。再有，將柵電極62作為掩模，通過將As、P等雜質離子注入到單晶半導體層35b內，從而在單晶半導體層35b形成以夾持柵電極62的方式配置的N型源極/漏極層64a、64b。
接著，如圖11所示，利用CVD等方法在柵電極62上堆積絕緣層63。并且，通過利用光刻技術及蝕刻技術，將絕緣層63、柵電極62、柵極絕緣膜61、單晶半導體層35及嵌入絕緣層34圖案化，從而形成貫通絕緣層63、柵電極62、柵極絕緣膜61、單晶半導體層35及嵌入絕緣層34并使單晶半導體層33露出的開口部分64。
接下來，如圖12所示，利用CVD等方法在絕緣層63上形成以掩蓋開口部分64的方式成膜的導電膜。然后，通過利用光刻技術及蝕刻技術，將導電膜圖案化，從而形成連接柵電極62與單晶半導體層33的嵌入電極65。
由此，不使用SOI基板就能在單晶半導體層35形成使柵電極62共用的P溝道SOI晶體管及N溝道SOI晶體管，并且能使單晶半導體層33作為場電極起作用，能在已形成SOI晶體管的單晶半導體層35的背面配置場電極。還有，通過形成嵌入溝槽36、37、60內的支撐體56，從而即使在單晶半導體層33、35下形成了空腔部分57a、57b的情況下，也能在半導體基板31上支撐單晶半導體層33、35，并且能形成將單晶半導體層35元件分離的STI(shallow Trench Isolation)結構。
因此，不會受到柵電極62或源極/漏極接點等的配置的制約，能使溝道區域深的部分的電勢的支配力提高，并且不但抑制制造過程的煩雜化，還能對配置于場電極上的P溝道SOI晶體管及N溝道SOI晶體管進行元件分離，不但能抑制成本上升，還能使CMOS電路的低電壓驅動與截止時的漏電流減少，并且可以實現CMOS電路的高耐壓化。
權利要求
1.一種半導體裝置，包括以共用柵電極的方式形成有P溝道場效應型晶體管及N溝道場效應型晶體管的半導體層；被共通配置于所述P溝道場效應型晶體管及N溝道場效應型晶體管雙方的溝道中，并隔著第一絕緣層形成于所述半導體層的背面側的場電極；和配置于所述場電極下的第二絕緣層。
2.根據權利要求1所述的半導體裝置，其特征在于，進一步包括連接所述柵電極與所述場電極的布線層。
3.根據權利要求1或2所述的半導體裝置，其特征在于，所述場電極的面積比所述P溝道場效應型晶體管及N溝道場效應型晶體管的有源區域大。
4.根據權利要求1～3中任一項所述的半導體裝置，其特征在于，所述場電極的膜厚比所述半導體層還大。
5.根據權利要求1～4中任一項所述的半導體裝置，其特征在于，所述半導體層及所述場電極是單晶半導體、多晶半導體或非晶體半導體。
6.根據權利要求1～5中任一項所述的半導體裝置，其特征在于，所述第一絕緣層的膜厚比所述P溝道場效應型晶體管及N溝道場效應型晶體管的柵極絕緣膜厚。
7.根據權利要求1～6中任一項所述的半導體裝置，其特征在于，所述第二絕緣層的膜厚比所述第一絕緣層厚。
8.一種半導體裝置，包括半導體層，其在第一絕緣層上相互被臺面分離；元件分離絕緣層，其被嵌入在所述被臺面分離的半導體層之間；P溝道場效應型晶體管及N溝道場效應型晶體管，其以共用柵電極的方式形成于所述半導體層，該柵電極被配置成橫跨所述元件分離絕緣層；場電極，其被共通配置于所述P溝道場效應型晶體管及N溝道場效應型晶體管雙方的溝道中，并隔著第一絕緣層形成于所述半導體層的背面側；第二絕緣層，其被配置于所述場電極下；和嵌入電極，其貫通所述柵電極、所述元件分離絕緣層及所述第一絕緣層并與所述半導體層連接。
9.一種半導體裝置的制造方法，包括隔著第二絕緣層，在層疊于第一絕緣層上的第一半導體層上形成第二半導體層的工序；通過將所述第二半導體層圖案化，從而將所述第二半導體層臺面分離為第一及第二區域的工序；將元件分離絕緣層嵌入所述被臺面分離后的所述第二半導體層之間的工序；在所述第二半導體層的第一及第二區域的表面形成柵極絕緣膜的工序；將以橫跨所述元件分離絕緣層的方式、以架設在所述第二半導體層的第一及第二區域的方式配置的柵電極，形成在所述柵極絕緣膜上的工序；在所述第二半導體層的第一區域形成第一導電型源極/漏極層的工序；在所述第二半導體層的第二區域形成第二導電型源極/漏極層的工序；和形成貫通所述柵電極、所述元件分離絕緣層及所述第二絕緣層并與所述第一半導體層連接的嵌入電極的工序。
10.一種半導體裝置的制造方法，包括在半導體基板上形成多層層疊結構的工序，其中該層疊結構是將蝕刻率比第一半導體層小的第二半導體層層疊在所述第一半導體層上；形成貫通所述第一半導體層及第二半導體層并使所述半導體基板露出的第一溝槽，并且形成貫通上層的第一半導體層及上層的第二半導體層并使下層的第二半導體層露出的第二溝槽的工序；形成嵌入到所述第一溝槽及所述第二溝槽并在所述半導體基板上支撐所述第二半導體層的支撐體的工序；形成使所述第一半導體層的至少一部分從所述第二半導體層露出的露出部的工序；經由所述露出部選擇性地蝕刻第一半導體層，從而形成除去了所述第一半導體層的空腔部分的工序；形成嵌入到所述空腔部分內的嵌入絕緣層的工序；通過將所述支撐體薄膜化而形成嵌入到所述第一溝槽的元件分離絕緣層的工序；在被所述第一溝槽分離的所述第二半導體層的第一及第二區域的表面形成柵極絕緣膜的工序；將以橫跨所述元件分離絕緣層的方式、以架設在所述第二半導體層的第一及第二區域的方式配置的柵電極，形成在所述柵極絕緣膜上的工序；在所述第二半導體層的第一區域形成第一導電型源極/漏極層的工序；和在所述第二半導體層的第二區域形成第二導電型源極/漏極層的工序。
全文摘要
本發明提供一種半導體裝置，其中分別隔著柵極絕緣膜(8a、9a)，在單晶半導體層(5a、6a)上形成以橫跨元件分離絕緣層(7a)的方式配置的柵電極(10a)，在單晶半導體層(5a)形成以夾持柵電極(10a)的方式配置的P型源極層(11a)及P型漏極層(12a)，在單晶半導體層(6a)形成以夾持柵電極(10a)的方式配置的N型源極層(13a)及N型漏極層(14a)，形成貫通柵電極(10a)、元件分離絕緣層(7a)及絕緣層(4a)并與半導體層(3a)連接的嵌入電極(15a)。從而，不但抑制芯片尺寸的增大，還在配置于絕緣體上的導電型不同的場效應型晶體管下形成場電極。
文檔編號H01L21/70GK1893093SQ20061010147
公開日2007年1月10日 申請日期2006年7月10日 優先權日2005年7月8日
發明者加藤樹理 申請人:精工愛普生株式會社