專利名稱：半導體芯片以及包含該半導體芯片的封裝及電子裝置的制作方法
技術領域：
本發明總的關于一種集成電路，特別有關于一種對應力敏感性集成電路的制造。
背景技術：
隨著半導體技術的進步，對于集成電路功能及性能的需求逐漸增加，因此在電路中需要更多的組件。其中提升集成電路性能最常用的方法就是縮小半導體組件的尺寸大小，90nm、65nm、甚至45nm的工藝技術已用來制造高性能組件。在封裝時，多個晶粒會堆疊在一起，而晶粒上可能有類似或完全不同功能的集成電路。為了將晶粒堆疊進行封裝，晶粒必須經過背部研磨工藝(backside grinding process)進行薄化，以將晶粒的背部及無源區域研磨至所需的厚度。一般是先將晶片薄化后切割成晶粒。
然而此過程的應力會造成不良影響，特別是當工藝小于90nm的組件其對應力相當敏感，不只是組件性能會受到影響，應力還會造成組件故障，降低集成電路的可靠度，且當晶粒越薄時，會產生更大的應力使問題惡化。
一般為了解決應力問題，通常是以降低應力為解決辦法，包括在封裝時增加晶粒或模封材料的厚度，但這種解決應力的方法并不符合實際的需求。此外，由于封裝工藝的改變需要測試及調整，因此會增加其成本及延緩產品上市時間，且封裝后也需要進行功能測試，以確保集成電路功能的正常運作。
因此業界急需一種方法來降低應力對于集成電路的影響。
發明內容
有鑒于此，本發明較佳實施例提供一種應力敏感性電路的半導體結構的形成方法以及利用此方法形成的半導體結構。
半導體結構包括一半導體芯片，該芯片包括一轉角區域以及一中心區域；以及一排除區域，包括該轉角區域，其中該轉角區域的對角線長度大于該半導體芯片的對角線長度的約百分之一，其中一模擬電路位于排除區域之外，且其中該半導體芯片利用90nm或更小尺寸的半導體工藝技術制成。
如本發明所述的半導體芯片將應力敏感性電路移至排除區域之外，以降低應力對電路的影響。應力敏感性電路包括模擬電路。
如本發明所述的半導體芯片的排除區域較佳包括該半導體芯片的轉角區域，其中該轉角區域的對角線的長度大于該半導體芯片對角線長度的百分之一，較佳大于該半導體芯片對角線長度的百分之二。
如本發明所述的半導體芯片，其中該排除區域還包括一邊緣區域，其中該邊緣區域的長度及寬度分別大于該半導體芯片的長度及寬度的約百分之一。
如本發明所述的半導體芯片的應力敏感性模擬電路包括一組件，具有溝道長度小于約最小溝道長度的五倍或十倍。
本發明還提供一種電子裝置，包括一半導體芯片，利用65nm或更小的工藝技術制成，其中該芯片包括一轉角區域、一邊緣區域及一中心區域；一排除區域，包括該轉角區域；以及多個模擬電路，位于該半導體芯片之上，其中具有一溝道長度小于約最小溝道長度十倍的MOS組件的所述模擬電路，均位于該排除區域之外。
如本發明所述的電子裝置，其中所有所述模擬電路形成在該排除區域之外。
如本發明所述的電子裝置，其中該半導體芯片的厚度約小于200μm。
如本發明所述的電子裝置，其中還包括一堆疊芯片封裝，具有一額外芯片，位于該半導體芯片之上。
本發明還提供一種半導體芯片封裝，包括一半導體芯片，其厚度約小于200μm，其中該半導體芯片利用90nm或更小尺寸的工藝技術所制造，且包括一排除區域，包括該半導體芯片的一轉角區域，其中該轉角區域的對角線長度大于該半該芯片對角線長度的約百分之一；以及一模擬電路，包括一MOS組件，其中具有一溝道長度小于約最小溝道長度十倍的MOS組件的模擬電路，均位于該排除區域之外；以及一模封材料，位于該半導體芯片之上。
如本發明所述的半導體芯片封裝，其中所有該模擬電路位于該排除區域之外。
如本發明所述的半導體芯片封裝，其中該模封材料的厚度約小于300μm。
如本發明所述的半導體芯片封裝，其中還包括一額外半導體芯片，堆疊在該半導體芯片之上。
如本發明所述的半導體芯片封裝，其中該半導體芯片還包括至少四銅層位于一基底之上。
如本發明所述的半導體芯片封裝，其中該最小溝道長度約小于90nm。
如本發明所述的半導體芯片封裝，其中該模封材料的厚度約小于300μm。
本發明還提供一種形成本發明較佳實施例的方法，包括以下步驟分析并區分出應力敏感性電路，提供一半導體芯片，劃分出其排除區域，以及將應力敏感性電路形成在排除區域之外。
本發明的優點在于不會增加額外的工藝步驟及成本，又可改善具有應力敏感性電路的集成電路的性能及可靠度。
圖1顯示在一半導體芯片上直線路徑及對角線路徑的定義。
圖2顯示沿直線路徑的應力分布，其中芯片上的應力顯示為標準化路徑長度的函數。
圖3顯示沿對角線路徑的應力分布，其中芯片上的應力顯示為標準化路徑長度的函數。
圖4到圖7顯示半導體芯片上不同排除區域的俯視圖。
圖8顯示具有單一晶粒的半導體封裝結構剖面圖。
圖9顯示具有堆疊晶粒的半導體封裝結構剖面圖。
其中，附圖標記說明如下20 芯片22、24、26、28 排除區域C 芯片對角線長度C1、C2、C3排除區域對角線長度
A 芯片長度B 芯片寬度A2、A3排除區域長度B2、B3排除區域寬度34 基底32晶粒36 模封材料40、42 晶粒具體實施方式
圖1顯示一半導體芯片，分別沿路徑1-4仿真芯片上的應力分布，路徑1及2為直線，其中路徑1平行于x軸，路徑2平行于y軸，而路徑3及4則為沿著芯片對角線方向的對角線路徑。圖2顯示一芯片樣品上沿著路徑1及2方向的應力分布，數字0.0代表路徑開始，而1.0代表路徑結束，由圖可知，芯片的邊緣具有最大的應力，而路徑1及2的中心(標準化路徑長度接近0.5)具有最小的應力，負的代表壓應力，但在其它芯片樣本上也可能為張應力。
圖3顯示沿著路徑3及4方向晶粒應力的變化，同樣的，在芯片的轉角部分應力最大，而路徑3及4中心(標準化路徑長度接近0.5)的應力最小。在芯片的轉角區域的應力遠大于中心區域。此外，轉角區域的應力遠大于邊緣區域的應力。
在其它芯片樣本上所獲得的應力分布可能會不同于圖2及圖3所得的應力分布。雖然應力分布取決于許多因素，例如基底材料的種類、晶粒的尺寸、層間介電層或金屬間介電層的材料以及金屬化層的數量，但無論影響應力分布的因素為何，芯片轉角的應力都大于芯片中心的區域。
在本發明的較佳實施例中，芯片上的電路將先進行分析并區分為應力敏感區及非應力敏感區。應力敏感性電路就是在具有應力的狀況下芯片的性能及可靠度將會降低。一般來說，模擬電路對于應力具有較高的敏感度，因此更可能為應力敏感性電路。常用在移動電話、無線應用模塊、PDA、手持電子裝置或影像捕捉裝置中的相位閉鎖回路(phase-locked loop，PLL)，數字模擬轉換器(digital-analog converter，DAC)、模擬數字轉換器(analog-digitalconverter，ADC)、調節器(regulator)、濾波器等較可能為應力敏感性電路。
應力敏感的定義跟集成電路的制造技術及設計需求有關，例如，高性能需求的集成電路通常會被認為是應力敏感性電路，因為只要性能表現上稍微的降低，就會使電路無法滿足設計的需求。同樣的電路若應用在低性能需求的設計中，則為非應力敏感性電路。
當組件具有越小的溝道長度則有越高的應力敏感度，在集成電路中，特別是模擬電路，由于具有很小的溝道長度，因此為應力敏感性電路。在上一代的集成電路中，由于組件尺寸較大且性能要求不高，因此應力對其影響較小。然而，新一代集成電路由于其較小的組件尺寸，會產生許多應力問題。因此，本發明提供一種小尺寸電路的制造方法，較佳應用在以90nm、65nm甚至45nm工藝技術所制造具有MOS組件的電路中。在一較佳實施例中，將溝道長度小于約最小溝道長度十倍的模擬電路歸類為應力敏感性電路。在另一實施例中，將溝道長度小于約最小溝道長度五倍的模擬電路歸類為應力敏感性電路。在65nm工藝技術中最小溝道長度約65nm，因此溝道長度小于約325nm的電路稱之為應力敏感性電路。
芯片上的應力也會受芯片的結構及材料的影響。例如，以介電常數低于約3的低介電常數材料所制造的芯片一般具有高應力。大量的金屬化層或具有高應力的金屬化層，例如銅層，也都會造成高應力的可能性。在一實施例中，利用含碳材料作為低介電常數材料所制造的芯片，或利用至少四層銅金屬化層所制造的芯片，皆會產生高應力問題。在90nm、60nm、45nm或更小的工藝技術中，或是使用超低介電常數材料與大量金屬化層(例如超過八層銅金屬化層)的產品中，應力將成為工藝中關鍵問題所在。因此，在分析及將電路分類時最好能將上述因素加入考慮。
在一較佳實施例中，應力敏感性電路大都排除在具有高應力的排除區域之外，而形成在同一芯片上剩余的區域。而非應力敏感性電路可形成在應力敏感區域中也可形成在非應力敏感區域中。
雖然排除區域24是由應力大小來決定，但也可由應力及位置之間的關系來決定。圖4至圖7顯示芯片20的俯視圖，其中芯片20具有多個不同的排除區域，值得注意的是，圖標并非顯示實際的尺寸比例，實際上排除區域的尺寸比例可能小于圖示的尺寸比例。
圖4顯示本發明的較佳實施例，芯片20具有長度A、寬度B及對角線長度C。排除區域22包括芯片20的三角形轉角區域，排除區域22的對角線長度C1大于芯片20對角線長度C的約百分之一，較佳大于約百分之二，最佳大于約百分之五。
圖5顯示本發明較佳實施例的變化例，排除區域24包括芯片20的轉角區域，同樣地，排除區域24的對角線長度C2大于芯片20對角線長度C的約百分之一，較佳大于約百分之二，最佳大于約百分之五。排除區域24的長度A2及寬度B2分別較佳大于芯片長度A及寬度B的約百分之一，更佳大于約百分之二。
圖6顯示本發明較佳實施例的另一變化例，排除區域26包括芯片20的邊緣區域26及轉角區域27，即包括芯片20的周邊，圖7顯示本發明另一較佳實施例，其中排除區域28包括較圖6大的轉角區域。如圖6及圖7所示的實施例中，排除區域26及28的長度A3及寬度B3較佳大于芯片20長度A及寬度B的約百分之一，更佳大于約百分之二。如圖7所示的實施例中，排除區域28的對角線長度C3較佳大于芯片20對角線長度C的約百分之一，較佳大于約百分之二，更佳大于約百分之五。
值得注意的是，排除區域的理想位置及尺寸取決于基底材料、晶粒尺寸等因素。因此，排除區域尺寸及位置的決定，較佳通過測量具有類似尺寸及材料的芯片上的應力，并依設計原則決定應力敏感性電路可接受的應力范圍。
集成電路的制造也受芯片(或封裝工藝中的晶粒)厚度及封裝工藝的影響。當芯片厚度小于約200μm時，應力敏感性電路較佳形成在排除區域之外。
圖8顯示半導體封裝的剖面圖，包括一晶粒34固定在封裝基底32上。模封材料36覆蓋在晶粒34之上，其中模封材料36有助于降低晶粒34上的應力，當模封材料36的厚度增加時則減少晶粒34上殘留的應力。當模封材料36厚度T小于約300μm時，晶粒34上具有很高的應力，此時應力敏感性電路較佳形成在晶粒34的排除區域之外。
圖9顯示堆疊晶粒40及42固定在基底32之上，雖然圖標中只顯示兩個晶粒的堆疊，但也可堆疊更多晶粒。由于堆疊晶粒一般厚度都相當薄，因此產生很高的應力，同樣的，當模封材料36的厚度T小于約300μm時，應力敏感性電路較佳形成在排除區域之外。
相較于一般的集成電路工藝，本發明不會增加額外的工藝步驟及成本，又可改善具有應力敏感性電路的集成電路的性能及可靠度，并縮短產品上市時間。
雖然本發明已以較佳實施例公開如上，但其并非用以限定本發明，任何本領域的技術人員，在不脫離本發明的精神和范圍內，當可作些許的更動與潤飾，因此本發明的保護范圍當視后附的權利要求書所界定范圍為準。
權利要求
1.一種半導體芯片，包括一轉角區域以及一中心區域；以及一排除區域，包括該轉角區域，其中該轉角區域的對角線長度大于該半導體芯片的對角線長度的約百分之一，其中一模擬電路位于在排除區域之外，且其中該半導體芯片利用90nm或更小尺寸的半導體工藝技術制成。
2.如權利要求1所述的半導體芯片，其特征在于，該轉角區域的對角線長度大于該半導體芯片的對角線長度的約百分之二。
3.如權利要求1所述的半導體芯片，其特征在于，該排除區域還包括一邊緣區域，其中該邊緣區域的長度及寬度分別大于該半導體芯片的長度及寬度的約百分之一。
4.如權利要求1所述的半導體芯片，其特征在于，該模擬電路包括一組件，具有一溝道長度小于約最小溝道長度的十倍。
5.一種電子裝置，包括一半導體芯片，利用65nm或更小的工藝技術制成，其中該芯片包括一轉角區域、一邊緣區域及一中心區域；一排除區域，包括該轉角區域；以及多個模擬電路，位于該半導體芯片之上，其中具有一溝道長度小于約最小溝道長度十倍的MOS組件的所述模擬電路，均位于該排除區域之外。
6.如權利要求5所述的電子裝置，其特征在于，所有所述模擬電路形成在該排除區域之外。
7.如權利要求6所述的電子裝置，其特征在于，該半導體芯片的厚度約小于200μm。
8.如權利要求5所述的電子裝置，其特征在于，還包括一堆疊芯片封裝，具有一額外芯片，位于該半導體芯片之上。
9.一種半導體芯片封裝，包括一半導體芯片，其厚度約小于200μm，其中該半導體芯片利用90nm或更小尺寸的工藝技術制造，且包括一排除區域，包括該半導體芯片之一轉角區域，其中該轉角區域具有一對角線長度大于該半該芯片對角線長度的約百分之一；以及一模擬電路，包括一MOS組件，其中具有一溝道長度小于約最小溝道長度十倍的MOS組件的所述模擬電路，均位于該排除區域之外；以及一模封材料，位于該半導體芯片之上。
10.如權利要求9所述的半導體芯片封裝，其特征在于，所有該模擬電路位于該排除區域之外。
11.如權利要求9所述的半導體芯片封裝，其特征在于，該模封材料的厚度約小于300μm。
12.如權利要求9所述的半導體芯片封裝，其特征在于，還包括一額外半導體芯片，堆疊在該半導體芯片之上。
13.如權利要求9所述的半導體芯片封裝，其特征在于，該半導體芯片還包括至少四銅層位于一基底之上。
14.如權利要求9所述的半導體芯片封裝，其特征在于，該最小溝道長度約小于90nm。
15.如權利要求9所述的半導體芯片封裝，其特征在于，該模封材料的厚度約小于300μm。
全文摘要
本發明為一種可降低應力影響的半導體芯片以及包含該半導體芯片的封裝及電子裝置。該半導體芯片包括一轉角區域以及一中心區域；以及一排除區域，包括該轉角區域，其中該轉角區域的對角線長度大于該半導體芯片的對角線長度的約百分之一，其中一模擬電路位于排除區域之外，且其中該半導體芯片利用90nm或更小尺寸的半導體工藝技術所制成。本發明的優點在于不會增加額外的工藝步驟及成本，又可改善具有應力敏感性電路的集成電路的性能及可靠度。
文檔編號H01L23/31GK1949514SQ20061010118
公開日2007年4月18日 申請日期2006年7月3日 優先權日2005年10月11日
發明者蘇昭源, 林忠毅 申請人:臺灣積體電路制造股份有限公司