專利名稱：具有被動元件的連接模塊構造及其制造方法
技術領域：
本發明涉及一種多芯片載板封裝(Package)以及連接模塊制造方法及其結構，尤指一種整合被動元件制造工藝并將利用晶片基板空間置入芯片，以降低封裝難度的方法及其結構。
背景技術：
近年來電子產品朝輕、薄、短、小及高功能發展，封裝市場也隨信息及通信產品朝高頻化、高I/O數及小型化的趨勢演進。隨著IC制造工藝技術的進步，IC內部的元件越做越小，數據處理的速度越來越快，所需的頻率越來越高，且數據對外溝通的需求也越來越大，也就是IC的接腳需求越來越多，于是能提供高腳位、高頻的載板封裝漸成主流。
目前載板封裝又可根據芯片的多寡分為單一芯片與多芯片封裝二種，單一芯片封裝主要有球狀柵陣列封裝(Ball Grid Array；BGA)、倒裝芯片封裝(Flip Chip；FC)、芯片尺寸封裝(Chip Scale Package；CSP)、插針網格陣列封裝(Pin Grid Array Package；PGA)、柱柵陣列封裝(Column Grid Array；CGA)等，而多芯片封裝則是以堆疊式封裝(Stack IC Package)、多芯片模塊封裝(Multi Chip Module；MCM)、多重芯片封裝(multichip package memory；MCP)存儲器等復合式封裝(System on Package；SOP)為主。
SOP是指將兩顆以上的晶粒(die)通過封裝的方式整合在一起，亦有人稱之為SiP(system-in-package)。SOP可分成三個主要的類型一MCP(multichippackage)、MCM(multichip modules)與IP(integrated packaging)，其中MCP包含兩種主要的形式1.并排式(side-by-side)；2.堆疊式(stacked chip)。
其封裝方式與特性敘述如下
1.請見圖1所示，為并排式多芯片封裝結構100，該并排式結構100成本較低，但因芯片間沒有連結導致腳數和個別封裝差不多。
2.請見圖2所示，為堆疊式多芯片封裝結構200，該堆疊式結構200所需的面積縮減，但需要較為精確的工藝。
再者，SOP還牽涉到晶片制造時是否能成功的整合這些元件到同一個工藝上，且縱使整合到相同的晶片工藝中，芯片的效能是否會降低、成品率是否能維持、成本增加多少、效能降低是否會影響產品的性能(performance)，這些問題也都值得思考。此外，為了不讓封裝過程變得太過復雜、芯片面積過大，SOP在晶粒的整合上也有數目的限制，且當越多的晶粒被封裝在一起，也表示封裝的成品率(yield)會隨之降低。
為此，本發明提供一種具有被動元件的連接模塊構造及其制造方法，以解決現有封裝方法的問題。
發明內容
本發明的主要目的為提供一具有被動元件的連接模塊，包含至少一芯片置放區以及至少一被動元件，其中所述被動元件的尺寸可進行調整以產生所述連接模塊所需的阻值，所述芯片置放區的連接電路、數量以及分布位置可根據需求動態調整，使得所述模塊的尺寸得以縮小。
本發明的另一目的為提供一具有被動元件的連接模塊，包含至少一芯片置放區以及至少一被動元件，具有被動元件的連接模塊的結構膜厚度以及導線尺寸可以根據不同元件阻值的需求進行調整。
本發明的另一目的為提供一具有被動元件的連接模塊，包含至少一芯片置放區以及至少一被動元件，其中所述芯片置放區的連接電路建于所述電連接模塊內，得以減低封裝腳數以增加所述連接模塊信賴性。
本發明的另一目的為提供一具有被動元件的連接模塊，包含至少一芯片置放區以及至少一被動元件，其中所述芯片置放區為一凹型槽，可嵌入至少一元件使得所述嵌入元件不增加所述電連接模塊的高度，降低進行堆疊式半導體工藝時得以降低工藝難度。
本發明的另一目的為提供一具有被動元件的晶片級封裝工藝連接模塊，包含至少一芯片置放區以及至少一被動元件，該連接模塊可于完成封裝并進行測試后才進行分割。
本發明的另一目的為提供一半導體制造方法以形成具有被動元件的連接模塊，該具有被動元件的連接模塊的表面是利用具電性隔絕能力的光感應材料進行模塊保護并定義至少一芯片置放區。
本發明的另一目的為提供一具有被動元件的芯片模塊，包含至少一芯片置放區、至少一被動元件以及至少一芯片，其中所述被動元件的尺寸可進行調整以產生連接模塊所需的阻值，所述芯片置放區的連接電路、數量以及分布位置可依需求動態調整，使得所述模塊的尺寸得以縮小，所述芯片置入所述芯片置放區內，以增加所述半導體模塊的信賴性。
為達成上述目的，本發明提供一種具有被動元件的連接模塊，包含一基板；一連接線布局，包含至少一連接線，形成于所述基板上，提供芯片模塊運作所需的電連接；一被動元件布局，包含至少一被動元件形成于所述連接線布局上，與該連接線布局電連接，提供連接模塊運作所需的阻值；至少一芯片置放區，所述芯片置放區是刻蝕所述基板產生，與所述連接線布局以及被動元件布局形成所述基板不同區域；以及至少一芯片，置入所述芯片置放區中，與所述連接線布局電連接。
本發明另提供一種具有被動元件的連接模塊，其包含一基板；一連接線布局，包含至少一連接線，形成于所述基板上，提供芯片模塊運作所需的電連接；一被動元件布局，包含至少一被動元件形成于所述連接線布局上，與所述連接線布局電連接，提供所述連接模塊運作所需的阻值；至少一外加芯片置放區，所述外加芯片置放區是刻蝕所述基板產生，與所述連接線布局以及所述被動元件布局形成所述基板不同區域。
所述連接模塊還包含一擴散阻擋層以及一成長底層，其中所述擴散阻擋層與所述連接線布局電連接，所述成長底層形成于所述擴散阻擋層上，與所述被動元件布局電連接。
所述連接模塊還包含一保護層，該保護層覆蓋于所述被動元件布局以及所述連接線布局上，用以增加所述連接模塊可靠性。
所述被動元件是利用下列參數之一加以控制所述被動元件的大小、形狀、厚度以及表面狀態。
所述連接線是利用下列參數之一加以控制線寬、結構層厚度。
所述被動元件是利用下列參數之一加以控制所述被動元件的大小、形狀、厚度以及表面狀態。
所述保護層是利用下列電性隔絕材料的一種形成光感應苯環丁烯、聚酰亞胺、環氧樹指或UV膠。
所述被動元件以及所述芯片置放區的位置以及數量可根據需要改變配置。
所述基底為一硅晶片。
為實現上述目的，本發明還提供一種半導體制造方法，用以形成具有被動元件的芯片模塊，包含下列步驟(a)于一基板上形成一連接線布局，該連接線布局包含至少一連接線，提供所述芯片模塊運作所需的電連接；(b)于所述連接線布局上形成一被動元件布局，該被動元件布局包含至少一被動元件，與所述連接線布局電連接，提供所述芯片模塊運作所需的阻值；(c)刻蝕所述基板產生一芯片置放布局，該芯片置放布局包含至少一芯片置放槽，所述芯片置放槽與所述連接線布局位于所述基板上不同區域；(d)置入至少一外加芯片于所述芯片置放槽；(e)電連接所述外加芯片與所述連接線布局。
步驟(a)還包含下列步驟在所述連接線布局上形成一擴散阻擋層，其中該擴散阻擋層與所述連接線布局電連接；于所述擴散阻擋層上形成一成長底層，與所述擴散阻擋層電連接。
步驟(e)還包含下列步驟于所述連接線布局以及所述被動元件布局上形成一保護層，用以增加所述芯片模塊的可靠性。
所述步驟(e)還包含下列步驟于所述連接線布局以及所述被動元件布局上形成一保護層，用以增加所述芯片模塊的可靠性。
通過單純示范最適于實施本發明的模式中之一，熟悉此項技術人士將可自以下說明了解本發明的特點及優勢中之一或部分或全部，其中該說明顯示及描述本發明的較佳具體實施例。如應可了解到，本發明能有不同具體實施例，并且其數個細節能在各種明顯方面中修改，且全部不脫離本發明。因此，附圖及說明書基本上可視為范例性而非限制性。
本發明為制作一連接模塊的方法，利用晶片封裝結構取代部分印刷電路板的電連接功能，通過整合被動元件、連接線布局以及芯片置放區的方式，制造一連接模塊，首先通過晶片封裝與被動元件工藝的整合，縮減制造工藝所需時間與復雜度，減少封裝時間、減低外接被動元件的信號衰減與噪音對系統造成的不利影響并透過保護層的運用，使晶片以及被動元件的成品率同時提升，當發生工藝缺陷時，亦易于進行重工。亦利用晶片本體產生芯片置放空間，使得包含芯片的所述連接結構的厚度較為均勻，而不因芯片的高度使得封裝結構厚度不均，增加后續堆疊式工藝的難度。再者通過被動元件與芯片的整合，還可減少兩者間復雜接線所造成的信賴信降低。同時利用硬化的光刻膠層增加所述封裝結構的強度。
圖1為并排式多芯片封裝結構100；圖2為堆疊式多芯片封裝結構200；圖3A、圖3B、圖3C、圖3D以及圖3E為本發明的一較佳實施例的連接線布局工藝；圖3F、圖3G以及圖3H為本發明較佳實施例的一被動元件制造工藝；圖3I、圖3J以及圖3K為本發明一較佳實施例的芯片置放區工藝。
主要元件符號說明100并排式多芯片封裝結構200堆疊式多芯片封裝結構310晶片321第一氧化硅層322第一鋁銅合金層 323第一導線布局324第二氧化硅層324A第一電連接開口布局325第二鋁銅合金層 326第二導線布局327第三氧化硅層328第二電連接開口布局331一擴散阻擋層332成長底層333第一光刻膠層334被動元件連接開口布局341第二光刻膠層342連接墊開口343布局芯片放置區開口布局 344芯片置放區345芯片350被動元件具體實施方式
請見圖3A-圖3k所示，為本發明的一較佳實施例所揭露的一種半導體制造方法，用以形成具有被動元件的連接模塊。本實施例中，首先于一晶片(wafer)上形成一連接線布局。
請見圖3A、圖3B、圖3C、圖3D以及圖3E所示，其為本發明的一較佳實施例的連接線布局制造工藝。請見圖3A，首先于一晶片310上形成一第一氧化硅層32 1，隨后沉積一第一鋁銅合金(AlCu)層322于第一氧化硅層321上。本實施例中，所述第一氧化硅層321是利用熱擴散法于晶片上形成，所述第一鋁銅合金層322是利用物理沉積法形成，但亦不以此為限。
請參考圖3B，隨后于所述第一鋁銅合金層322上進行刻蝕工藝以形成第一導線布局323，本實施例中，該刻蝕工藝是通過曝光顯影工藝對所述第一鋁銅合金層322進行導線定義，隨后刻蝕未被定義為導線的所述第一銅化鋁層322區域以形成第一導線布局323，最后移除光感應材料。
請見圖3C，于所述第一導線布局上形成一第二氧化硅層324，隨后利用曝光顯影工藝，于所述第二氧化硅層324上定義一第一電連接開口布局324A，刻蝕被定義為連接開口的第二氧化硅層324區域，使得所述第一導線布局323上用以進行電連接的區域得以暴露，最后移除光感應材料。該第一電連接開口布局324A所暴露的所述第一導線布局323區域，為所述第一導線布局323的電連接點，為所述第一導線布局323進行電連接的接觸區域。
請見圖3D，沉積一第二鋁銅合金(AlCu)層325于所述第二氧化硅層324上，并通過所述電連接開口布局與所述第一導線布局323結合以實現與第一導線布局323的電連接。隨后于第二鋁銅合金層325上進行刻蝕工藝以形成一第二導線布局326，本實施例中，該刻蝕工藝是透過曝光顯影過程對該第二鋁銅合金層325進行導線定義，隨后刻蝕未被定義為導線的所述第二鋁銅合金層325區域以形成所述第二導線布局326，最后移除光感應材料。
請參考圖3E所示，于所述第二導線布局326上形成一第三氧化硅層327，隨后利用曝光顯影過程，于該第三氧化硅層327上定義一第二電連接開口布局328，刻蝕被定義為連接開口的第三氧化硅層327區域，使得該第二導線布局326上用以進行電連接的區域得以暴露，最后移除光感應。所述第二電連接開口布局328所暴露的所述第二導線布局326區域，為所述第二導線布局326的電連接點，為所述第二導線布局326進行電連接的接觸區域。
上述的工藝是用以于一指定基底上形成一連接線布局，其中該連接線布局的連接線層為兩層，但不以此為限，完成該模塊電線連接線布局所需的層數、材料、工藝方法，均應視為已為本發明所揭露。
請參考圖3F，圖3G以及圖3H，其為本發明較佳實施例的一被動元件制備工藝。請參考圖3F，依序于所述第三氧化硅層327上形成一擴散阻擋層331(barrier layer)與一成長底層332(seed layer)，其中所述擴散阻擋層331通過所述第二電連接開口布局328與所述第二導線布局326結合，所述成長底層332形成于擴散阻擋層331上。
所述擴散阻擋層331為所述第二導線布局326與所述成長底層332之間的緩沖層，通過所述擴散阻擋層331的使用，根源于銅的高擴散系數以及于硅基材中形成深層能級所造成的元件電性劣化問題，甚至銅對常見介電層的低附著性問題，均可獲得解決。常見用于擴散阻擋層331的材料可為鎢(W)、鈦鎢合金(TiW)、鉭/氮化鉭(Ta/TaN)、鈦/氮化鈦(Ti/TiN)等材料及其組合，但亦不以此為限。所述成長底層332用以提供金屬層成核與成長所需且避免應力過大所發生的脫層問題，該成長底層332可視金屬層材料而調整，常見為銅(Cu)以及金(Au)材料，但亦不以此為限。
請見圖3G，于該成長底層332上形成一第一光刻膠層333，該第一光刻膠層333的材料為可通過曝光顯影完成圖形定義的光感應材料，本實施例中，所述第一光刻膠層333可利用光感應苯環丁烯(photosensitive BCB)或聚酰亞胺(polyimide)等材料實施，但亦不以此為限，如環氧樹指(epoxy)或UV膠等，亦為常見的接合材料。隨后利用曝光顯影工藝，于所述第一光刻膠層333上定義一被動元件連接開口布局334，刻蝕被定義為被動元件連接開口的所述第一光刻膠層333區域。所述被動元件連接開口布局334所暴露的所述成長底層332區域，為所述成長底層332的電性連接點，為該成長底層332進行電連接的接觸區域。
請見圖3H，于所述被動元件連接開口布局334所暴露的成長底層332區域上形成進行電鍍銅以形成至少一個被動元件350，例如電感、電阻以及電容元件等，所述被動元件的特性可通過所述被動元件連接開口布局開口的大小、形狀厚度以及表面狀態等參數變化加以控制。
接著利用光刻膠去除劑去除所述第一光刻膠層333，并分別對所述被動元件、所述成長底層332以及擴散阻擋層331分別進行刻蝕，使得所述被動元件尺寸得以符合所需阻值，未被所述被動元件覆蓋的所述成長底層332以及擴散阻擋層331均去除以暴露所述第三氧化硅層327。
上述工藝是用以于所述連接線布局上形成至少一被動元件，任何基于上述工藝，而對工藝順序、刻蝕方式以及工藝材料進行變化的實施方式，均應視為已為本發明所揭露。
請見圖3I、圖3J以及圖3K，其為本發明一較佳實施例的芯片置放區工藝，請參考圖3I，首先利用旋轉涂布(spin-coating)方法涂布一第二光刻膠層341，隨后利用曝光顯影工藝，于所述第二光刻膠層341上定義一連接墊開口布局342以及一芯片放置區開口布局343，刻蝕被定義為連接墊開口以及芯片放置區開口的所述第二光刻膠層341區域，并對所述第二光刻膠層341進行硬化(Curing)處理，使得所述第二光刻膠層341具有保護所述連接模塊的效果。
請參考圖3J，隨后對所述第二光刻膠層341進行刻蝕，使得所述被動元件350上用以進行電連接的區域得以暴露，并且利用反應離子刻蝕機對所述連接結構進行刻蝕，以形成至少一芯片放置區344。
請見圖3K所示，將至少一的芯片345置于所述芯片置放區344中，本實施例中，利用樹脂將所述芯片345黏附于所述芯片置放區344底部，隨后將所述芯片345利用接合(wire bonding)方式與指定的所述被動元件電連接區域進行電連接，但亦不以此為限，任何適于進行所述芯片345以及所述被動元件進行電連接的方式，均可被替換實施。
本發明為制作一連接模塊的工藝，利用晶片封裝結構取代部分印刷電路板的電連接功能，通過整合被動元件、連接線布局以及芯片置放區的方式，制造一連接模塊，首先通過晶片封裝與被動元件制造工藝的整合，縮減工藝所需時間與復雜度，減少封裝時間、減低外接被動元件的信號衰減與噪聲對系統造成的不利影響并通過保護層的運用，使晶片以及被動元件的成品率同時提升，當發生工藝缺陷時，亦易于進行重工。亦利用晶片本體產生芯片置放空間，使得包含芯片的所述連接結構的厚度較為均勻，而不因芯片的高度使得封裝結構厚度不均，增加后續堆疊式工藝的難度。再者通過被動元件與芯片的整合，亦可減少兩者間復雜接線所造成的信賴信降低。同時利用硬化的光刻膠層增加該封裝結構的強度。
本發明較佳具體實施例的前述說明是用于示范及說明目的。其非旨于徹底或使本發明限于該精確形式或已揭示的范例性具體實施例。因此，先前說明應視為示范性而非限制性。顯然許多修正及變化對于熟悉此項技術人士將是很明顯的。具體實施例的選擇及描述是為了更佳解釋本發明的原理及其實際應用的最佳模式，從而允許熟悉此項技術人士理解用于各種具體實施例的本發明，且具有適合于特定使用或所涵蓋實作的各種修改。本發明意于使其范疇由權利要求書的范圍及其等同者定義，其中除非另有說明，否則所有請求項均包含其最廣泛的合理范圍。應了解到，可由熟悉此項技術的人士對于具體實施例進行改變，而不脫離由權利要求書所定義的本發明的范疇。再者，本說明書中沒有任何元件及組件意以用于公眾，不管該元件或組件是否在權利要求請求保護的范圍中明確地提及。此外，本說明書的摘要是提供用以順應摘要規則的要求，其允許搜尋者迅速地確定從此說明書發布的任何專利的技術揭露主題。應要了解到其非用于解釋或限制申請專利范圍的范疇或意涵。
權利要求
1.一種具有被動元件的芯片模塊，其特征在于包含一基板；一連接線布局，包含至少一連接線，形成于所述基板上，提供所述芯片模塊運作所需的電連接；一被動元件布局，包含至少一被動元件，形成于所述連接線布局上，與該連接線布局電連接，提供所述連接模塊運作所需的阻抗值；至少一芯片置放區，所述芯片置放區是刻蝕所述基板產生，與所述連接線布局以及所述被動元件布局形成所述基板不同區域；以及至少一芯片，置入所述芯片置放區中，與所述連接線布局電連接。
2.根據權利要求1所述的芯片模塊，其特征在于還包含一擴散阻擋層以及一成長底層，其中所述擴散阻擋層與所述連接線布局電連接，所述成長底層形成于所述擴散阻擋層上，與所述被動元件布局電連接。
3.根據權利要求2所述的芯片模塊，其特征在于還包含一保護層，該保護層覆蓋于所述被動元件布局以及所述連接線布局上，用以增加所述芯片模塊可靠性。
4.根據權利要求1所述的芯片模塊，其特征在于所述被動元件是利用下列參數之一加以控制所述被動元件的大小、形狀、厚度以及表面狀態。
5.根據權利要求1所述的芯片模塊，其特征在于所述連接線是利用下列參數之一加以控制線寬、結構層厚度。
6.根據權利要求4所述的芯片模塊，其特征在于所述連接線是利用下列參數之一加以控制線寬、結構層厚度。
7.根據權利要求3所述的芯片模塊，其特征在于所述被動元件是利用下列參數之一加以控制所述被動元件的大小、形狀、厚度以及表面狀態。
8.根據權利要求6所述的芯片模塊，其特征在于所述連接線是利用下列參數之一加以控制線寬、結構層厚度。
9.根據權利要求3所述的芯片模塊，其特征在于所述保護層是利用下列電性隔絕材料的一種形成光感應苯環丁烯、聚酰亞胺、環氧樹指或UV膠。
10.根據權利要求1所述的芯片模塊，其特征在于所述被動元件以及所述芯片置放區的位置以及數量可根據需要改變配置。
11.一種具有被動元件的連接模塊，其特征在于包含一基板；一連接線布局，包含至少一連接線，形成于所述基板上，提供芯片模塊運作所需的電連接；一被動元件布局，包含至少一被動元件形成于所述連接線布局上，與所述連接線布局電連接，提供所述連接模塊運作所需的阻值；至少一外加芯片置放區，所述外加芯片置放區是刻蝕所述基板產生，與所述連接線布局以及所述被動元件布局形成所述基板不同區域。
12.根據權利要求11所述的連接模塊，其特征在于還包含一擴散阻擋層以及一成長底層，其中所述擴散阻擋層與所述連接線布局電連接，所述成長底層形成于所述擴散阻擋層上，與所述被動元件布局電連接。
13.根據權利要求12所述的連接模塊，其特征在于還包含一保護層，所述保護層覆蓋于所述被動元件布局以及所述連接線布局上，用以增加所述芯片模塊可靠性。
14.根據權利要求11所述的連接模塊，其特征在于所述被動元件是利用下列參數之一加以控制所述被動元件的大小、形狀、厚度以及表面狀態。
15.根據權利要求11所述的連接模塊，其特征在于所述連接線是利用下列參數之一加以控制線寬、結構層厚度。
16.根據權利要求14所述的連接模塊，其特征在于所述連接線是利用下列參數之一加以控制線寬、結構層厚度。
17.根據權利要求13所述的連接模塊，其特征在于所述被動元件是利用下列參數之一加以控制所述被動元件的大小、形狀、厚度以及表面狀態。
18.根據權利要求16所述的連接模塊，其特征在于所述連接線利用下列參數之一加以控制線寬、結構層厚度。
19.根據權利要求13所述的連接模塊，其特征在于所述保護層利用下列電性隔絕材料的一種形成光感應苯環丁烯、聚酰亞胺、環氧樹指或UV膠。
20.根據權利要求11所述的連接模塊，其特征在于所述被動元件以及所述芯片置放區的位置以及數量可依需要改變配置。
21.根據權利要求18所述的連接模塊，其特征在于所述基底為一硅晶片。
22.一種半導體制造方法，用以形成具有被動元件的芯片模塊，其特征在于包含下列步驟(a)于一基板上形成一連接線布局，該連接線布局包含至少一連接線，提供所述芯片模塊運作所需的電連接；(b)于所述連接線布局上形成一被動元件布局，該被動元件布局包含至少一被動元件，與所述連接線布局電連接，提供所述芯片模塊運作所需的阻值；(c)刻蝕所述基板產生一芯片置放布局，該芯片置放布局包含至少一芯片置放槽，所述芯片置放槽與所述連接線布局位于該基板上不同區域；(d)置入至少一外加芯片于所述芯片置放槽；(e)電連接所述外加芯片與所述連接線布局。
23.根據權利要求22所述的半導體制造方法，其特征在于步驟(a)還包含下列步驟于所述連接線布局上形成一擴散阻擋層，其中該擴散阻擋層與所述連接線布局電連接；于所述擴散阻擋層上形成一成長底層，與所述擴散阻擋層電連接。
24.根據權利要求22所述的半導體制造方法，其特征在于步驟(e)還包含下列步驟于所述連接線布局以及所述被動元件布局上形成一保護層，用以增加所述芯片模塊的可靠性。
25.根據權利要求23所述的半導體制造方法，其特征在于所述步驟(e)還包含下列步驟于所述連接線布局以及所述被動元件布局上形成一保護層，用以增加所述芯片模塊的可靠性。
26.根據權利要求22所述的半導體制造方法，其特征在于所述保護層是利用下列電性隔絕材料的一種形成光感應苯環丁烯、聚酰亞胺、環氧樹指或UV膠。
27.根據權利要求25所述的半導體制造方法，其特征在于所述保護層是利用下列電性隔絕材料的一種形成光感應苯環丁烯、聚酰亞胺、環氧樹指以及UV膠。
28.根據權利要求22所述的半導體制造方法，其特征在于所述被動元件以及所述芯片置放區的位置以及數量可依需要改變配置。
全文摘要
本發明提供一種具有被動元件的連接模塊構造及其制造方法，所述連接模塊包含一基板、一連接線布局、至少一被動元件以及至少一芯片置放區，其中所述連接線布局形成于所述基板上，所述被動元件形成于所述連接線布局上，與所述連接線布局電連接，所述芯片放置區形成于所述基板上，與所述連接線布局位于基板上的不同區域，其中所述被動元件的尺寸可進行調整以產生所述連接模塊所需的阻值，所述芯片置放區的連接電路、數量以及分布位置可根據需求動態調整，使得所述模塊的尺寸得以縮小。
文檔編號H01L21/60GK101071807SQ20061008013
公開日2007年11月14日 申請日期2006年5月9日 優先權日2006年5月9日
發明者許淵欽, 楊辰雄 申請人:探微科技股份有限公司