半導體裝置及其制造方法

專利名稱：半導體裝置及其制造方法
技術領域：
本發明涉及齊納二極管，特別是涉及內置在具有MOS(metal oxidesemiconductor金屬氧化物半導體)晶體管等半導體裝置內的齊納二極管。
背景技術：
當通過離子注入步驟形成半導體裝置的雜質擴散區域時，為了使注入的雜質活性化并擴散而進行熱處理。但是，當使元件尺寸微細化時，也需要使雜質擴散區域微細化，因此，為了防止注入的雜質擴散，需要降低熱處理的溫度。
已經提出了在上述半導體裝置的元件尺寸微細化中，使齊納二極管微細化，得到小型并電流容量大的齊納二極管的方案(例如，請參照日本實開平6-2720號公報)。圖25表示日本實開平6-2720號公報中揭示的已有的齊納二極管的剖面構成。如圖25所示，在半導體基片201中以生成pn結的方式形成n+雜質區域202和p+雜質區域203。在半導體基片201上形成使n+雜質區域202和p+雜質區域203的各個電極接觸部分205開了口的絕緣膜204。
又，n+雜質區域202的大小在平面方向和深度方向比p+雜質區域203大。因此，因為p+n+結面206的形狀成為平面，能夠抑制電流密度局部增高，所以能夠得到電流容量大、且小型的齊納二極管。
但是，在圖25所示的已有的齊納二極管結構中，當為了使元件尺寸微細化，進行低溫熱處理，限制雜質擴散時，盡管抑制了雜質擴散，但是雜質擴散的深度變淺，基片表面的雜質濃度增高。結果，漏電流集中的pn結部分的濃度增高，導致漏電流增加。另一方面，當為了防止漏電流增加而降低雜質濃度時，擴散層(雜質區域)的電阻增高并且電極和擴散層的接觸電阻上升。

發明內容
鑒于上述情況，本發明的目的在于提供一種齊納二極管結構及其制造方法，即便在微細化的情況下也能夠防止漏電流增大和雜質區域的電阻上升。
為了達到上述目的，有關本發明的半導體裝置，具有在半導體基片上形成的齊納二極管，所述齊納二極管包括第1導電型半導體區域和第2導電型半導體區域，以在所述半導體基片中生成pn結的方式形成；絕緣膜，覆蓋所述第1導電型半導體區域和所述第2導電型半導體區域的接合部分；第1電極，在所述第1導電型半導體區域上以與該第1導電型半導體區域電連接的方式形成；和第2電極，在所述第2導電型半導體區域上以與該第2導電型半導體區域電連接的方式形成；所述第2導電型半導體區域具有第1雜質濃度分布和第2雜質濃度分布重疊的雜質濃度分布，所述第1雜質濃度分布具有第1擴散深度和第1峰值濃度，所述第2雜質濃度分布具有比所述第1擴散深度淺的第2擴散深度和比所述第1峰值濃度高的第2峰值濃度；所述第1雜質濃度分布中在所述接合部分的濃度比所述第2雜質濃度分布中在所述接合部分的濃度高。
根據本發明的半導體裝置，第2導電型半導體區域持有使濃度低且擴散深度深的第1雜質濃度分布和濃度高且擴散深度淺的第2雜質濃度分布重合的雜質濃度分布，并且第1導電性型半導體區域和第2導電性型半導體區域的接合部分的濃度由第2導電性型半導體區域中的低濃度的第1雜質濃度分布所規定。因此，當為了使元件尺寸微細化進行低溫熱處理形成齊納二極管的雜質層時，因為能夠以比已有結構低的濃度形成漏電流集中的pn結部分，所以也能夠減少漏電流。又，因為第2導電性型半導體區域中的基片表面近旁的濃度由高濃度的第2雜質濃度分布所規定，所以能夠分別減小第2導電性型半導體區域的電阻和該區域與電極的接觸電阻。
又，有關本發明的另一半導體裝置是在同一基片上混載齊納二極管和CMOS(compementary metal oxide semiconductor互補金屬氧化物半導體)電路等的半導體集成電路裝置，p溝道場效應晶體管的p+源區域和p+漏區域以及齊納二極管的p+陽極區域分別具有使第1雜質濃度分布和持有比上述第1雜質濃度分布淺的擴散深度和高的峰值濃度的第2雜質濃度分布重合的雜質濃度分布，在p+陽極區域和n+陰極區域的接合部分中第1雜質濃度分布的濃度比第2雜質濃度分布的濃度高。
根據本發明的另一半導體裝置，與本發明的半導體裝置同樣，當為了使元件尺寸微細化進行低溫熱處理形成齊納二極管的雜質層時，因為能夠以比已有結構低的濃度形成漏電流集中的pn結部分，所以也能夠減少齊納二極管的漏電流。因此，由于能夠避免由低溫熱處理引起的pn結部分的高濃度化，也因為能夠通過低溫熱處理形成p溝道場效應晶體管的源極/漏區域的p+雜質層，所以能夠防止雜質擴散，達到使元件尺寸進一步微細化的目的。又，因為齊納二極管的陽極區域的p+雜質層中的基片表面近旁的濃度由高濃度的第2雜質濃度分布所規定，所以能夠分別減少陽極區域的電阻和該陽極區域與電極的接觸電阻。
又，當制造有關本發明的另一半導體裝置，即在同一基片上混載齊納二極管和CMOS電路等的半導體集成電路裝置時，通過采用與形成CMOS的源區域和漏區域的雜質層相同的步驟形成齊納二極管陰極區域和陽極區域的雜質層，能夠在防止增大步驟數量的情況下混載齊納二極管。
如以上說明了的那樣，根據本發明，在半導體基片上形成的齊納二極管中，因為能夠用低濃度形成漏電流集中的pn結部分，所以能夠減少漏電流。
又，根據本發明，在同一基片上混載齊納二極管和CMOS電路等的半導體集成電路裝置中，因為能夠用低濃度形成齊納二極管的漏電流集中的pn結部分，所以能夠減少齊納二極管的漏電流。又，因為能夠在低溫度形成p溝道場效應晶體管的源區域和漏區域的p+雜質層，所以能夠達到防止雜質擴散實現元件小型化的目的。進一步，通過采用與形成CMOS的源區域和漏區域的雜質層相同的步驟形成齊納二極管陰極區域和陽極區域的雜質層，能夠在防止增大步驟數量的情況下混載齊納二極管。


圖1是表示有關本發明第一實施方式的半導體裝置的結構剖面圖。
圖2是表示有關本發明第一實施方式的半導體裝置中齊納二極管的n型半導體層和p型半導體層分別的濃度分布圖。
圖3是表示有關本發明第一實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖4是表示有關本發明第一實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖5是表示有關本發明第一實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖6是表示有關本發明第一實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖7是表示有關本發明第一實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖8是表示有關本發明第一實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖9是表示有關本發明第一實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖10是表示有關本發明第一實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖11是表示有關本發明第二實施方式的半導體裝置的結構剖面圖。
圖12是表示有關本發明第二實施方式的半導體裝置中的齊納二極管的n型半導體層和p型半導體層分別的濃度分布圖。
圖13是表示有關本發明第二實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖14是表示有關本發明第二實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖15是表示有關本發明第二實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖16是表示有關本發明第二實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖17是表示有關本發明第二實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖18是表示有關本發明第二實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖19是表示有關本發明第二實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖20是表示有關本發明第二實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖21是表示有關本發明第二實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖22是表示有關本發明第二實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖23是表示有關本發明第二實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖24是表示有關本發明第二實施方式的半導體裝置的制造方法的一個步驟的剖面圖。
圖25是表示已有的齊納二極管的剖面結構圖。
圖中1-半導體基片；2-n型半導體層；3-p型半導體層；4-p型半導體層；5-絕緣層；6a-陰極電極布線；6b-陽極電極布線；11-半導體基片；12a-抗蝕劑膜；12b-抗蝕劑膜；13-n型雜質；14a-抗蝕劑膜；14b-抗蝕劑膜；15-p型雜質；16-n型雜質層；17-p型雜質層；18a-抗蝕劑膜；18b-抗蝕劑膜；19-p型雜質；20a-p型雜質層；20b-p型雜質層；21-n型雜質層；22-絕緣膜；23-絕緣膜；24-Al-Si-Cu合金膜；25a-陰極電極；25b-陽極電極；31-齊納二極管的n型雜質濃度分布；32-齊納二極管的第一p型雜質濃度分布；33-齊納二極管的第二p型雜質濃度分布；34-齊納二極管的pn結部分中的雜質濃度；101-半導體基片；102-n型半導體區域；103a-n+源區域；103b-n+漏區域；103c-n型雜質層；104a-p+源區域；104b-p+漏區域；104c-p型雜質層；105a、105d-源電極布線；105b、105e-柵電極布線；105c、105f-漏電極布線；105g-陰極電極布線；105h-陽極電極布線；106a-p+源區域；106b-p+漏區域；106c-p型雜質層；107a～107d-元件分離絕緣膜；108a～108i-層間絕緣膜；110a、110b-柵電介質膜；111a、111b-柵電極；121-齊納二極管的n型雜質濃度分布；122-齊納二極管的第一p型雜質濃度分布；123-齊納二極管的第二p型雜質濃度分布；124-齊納二極管的pn結部分中的雜質濃度；150-半導體基片；151-SiO2膜；152-SiO2膜圖案；153-n型雜質；154-n型雜質層；155a～155d-元件分離絕緣膜；156a、156b-柵電介質膜；157a、157b-柵電極；158a～158c-抗蝕劑膜；159a～159c-n型雜質；160a～160c-抗蝕劑膜；161a～161c-p型雜質；162a～162c-抗蝕劑膜；163a～163c-p型雜質；164-層間絕緣膜；165a～165c-n型雜質層；166a～166c-p型雜質層；167a～167c-p型雜質層；168a～168i-層間絕緣膜；169a、169d-源電極布線；169b、169e-柵電極布線；169c、169f-漏電極布線；169g-陰極電極；169h-陽極電極。
具體實施例方式
(第一實施方式)下面，參照

有關本發明第一實施方式的半導體裝置及其制造方法。
圖1是表示有關第一實施方式的半導體裝置，具體地說具有在半導體基片上形成的齊納二極管的半導體裝置的結構剖面圖。
如圖1所示，本實施方式的齊納二極管備有以在半導體基片1中生成pn結的方式形成的n型半導體層2與p型半導體層3(下層)和4(上層)、覆蓋n型半導體層2與p型半導體層3和4的接合部分(pn結部分)的絕緣膜5、在n型半導體層2中沒有形成絕緣膜5的部分上以與n型半導體層2電連接的方式形成的陰極電極布線6a、和在p型半導體層4中沒有形成絕緣膜5的部分上以與p型半導體層4電連接的方式形成的陽極電極布線6b。即，上述pn結部分位于陰極電極布線6a和陽極電極布線6b之間。
具體地說，半導體基片1例如是具有約1×1016～1×1017cm-3的雜質濃度的n型硅基片。n型半導體層2的n型雜質濃度分布是例如主要根據位于基片表面的峰值濃度約為1×1020～5×1020cm-3并且擴散深度約為0.3～0.5μm的濃度分布規定的。p型半導體層3的p型雜質濃度分布是例如主要根據位于基片表面的峰值濃度約為7×1018～3×1019cm-3并且擴散深度約為0.6～0.9μm的濃度分布規定的。p型半導體層4的p型雜質濃度分布是例如主要根據位于基片表面的峰值濃度約為3×1019～1×1020cm-3并且擴散深度約為0.3～0.5μm的濃度分布規定的。又，n型半導體層2的n型雜質濃度分布與p型半導體層3和4的p型雜質濃度分布以水平距離約為1～2μm相互重疊。又，在n型半導體層2與p型半導體層3和4的pn結部分(n型雜質濃度與p型雜質濃度均衡的地方)中的雜質濃度例如約為1×1018～5×1018cm-3。絕緣膜5例如是厚度約為100nm～2μm的硅氧化膜。陰極電極布線6a和陽極電極布線6b例如由將Al作為主要成分并且持有與Al相同程度的熱傳導率的Al-Si-Cu合金構成。
本實施方式的特征是p型半導體層3和p型半導體層4構成的p型半導體區域具有使持有第1擴散深度和第1峰值濃度的第一p型雜質濃度分布(規定p型半導體層3的雜質濃度分布)和持有比上述第1擴散深度淺的第2擴散深度和比上述第1峰值濃度高的第2峰值濃度的第二p型雜質濃度分布(規定p型半導體層4的雜質濃度分布)重合的雜質濃度分布。這里，第一p型雜質濃度分布中的上述pn結部分中的濃度比上述第二p型雜質濃度分布中的上述pn結部分中的濃度高。
又，在本實施方式中，上述第一p型雜質濃度分布的濃度比上述第二p型雜質濃度分布的濃度高的區域是p型半導體層3，上述第二p型雜質濃度分布的濃度比上述第一p型雜質濃度分布的濃度高的區域是p型半導體層4。即，上述pn結部分是低濃度的p型半導體層3和n型半導體層2的接合部分。又，上述第二p型雜質濃度分布也可以不達到上述pn結部分。
圖2表示n型半導體層(陰極區域)2的濃度分布以及p型半導體層(陽極區域)3和4的濃度分布的各自的一個例子。又，在圖2中，31是n型半導體層2的濃度分布即n型雜質濃度分布，32是規定p型半導體層3的濃度分布的上述第一p型雜質濃度分布，33是規定p型半導體層4的濃度分布的上述第二p型雜質濃度分布，34是上述pn結部分中的雜質濃度。
根據以上說明的本實施方式的齊納二極管，pn結部分的濃度由在陽極區域中濃度低、且擴散深度深的p型半導體層3所規定。因此，當為了使元件尺寸微細化進行低溫熱處理形成雜質層時，因為能夠以比已有結構低的濃度(具體地說約為1×1018～5×1018cm-3)形成漏電流集中的pn結部分，所以也能夠減少漏電流。又，因為在基片表面近旁，在陽極區域中，形成峰值濃度約為3×1019～1×1020cm-3的p型半導體層4，所以能夠降低陽極區域的電阻并且能夠阻止該陽極區域和電極的接觸電阻的上升。
下面，參照圖3～圖10說明有關第一實施方式的半導體裝置的制造方法。
圖3～圖10是表示有關第一實施方式的半導體裝置(具體地說齊納二極管)的制造方法的各步驟的剖面圖。
首先，如圖3所示，在由具有約1×1016～1×1017cm-3的雜質濃度的n型硅基片構成的半導體基片11上，圖案形成在陰極區域開口的抗蝕劑膜12a和12b后，將抗蝕劑膜12a和12b作為掩模，在陰極區域的半導體基片11中離子注入n型雜質13，例如As。離子注入條件是摻雜量例如約為5.0×1015～1.0×1016cm-2，加速能量例如約為60keV。
下面，如圖4所示，在除去抗蝕劑膜12a和12b后，在半導體基片11上，圖案形成在陽極區域開口的抗蝕劑膜14a和14b，此后，將抗蝕劑膜14a和14b作為掩模，在陽極區域的半導體基片11中離子注入p型雜質15，例如B。離子注入條件是摻雜量例如約為1.0×1014～5.0×1014cm-2，加速能量例如約為50keV。
下面，在除去抗蝕劑膜14a和14b后，通過例如在N2氣氛中，對半導體基片11實施例如約1000℃的熱處理約20～30分鐘，如圖5所示，使注入的n型雜質13和p型雜質15擴散，形成n型雜質層16和p型雜質層17。
其次，如圖6所示，在半導體基片11上，圖案形成在陽極區域開口的抗蝕劑膜18a和18b后，將抗蝕劑膜18a和18b作為掩模，在陽極區域的半導體基片11中離子注入p型雜質19，例如BF2。離子注入條件是摻雜量例如約為7.0×1014～3.0×1015cm-2，加速能量例如約為50keV。即，用比上述p型雜質15的離子注入高的濃度進行p型雜質19的離子注入。
下面，如圖7所示，在除去抗蝕劑膜18a和18b后，在半導體基片11上，堆積例如膜厚約為100nm～2μm的BPSG(boro-phospho silicate glass硼-磷硅酸鹽玻璃)構成的絕緣膜22，此后，對半導體基片11在例如約900℃的溫度中進行熱處理。因此，使注入的p型雜質19擴散并且使n型雜質層16中的n型雜質和p型雜質層17中的p型雜質再擴散，結果，在陰極區域形成n型雜質層21并且在陽極區域形成p型雜質層20a(上層)和p型雜質層20b(下層)。這時，n型雜質層21的擴散深度比n型雜質層16深，p型雜質層20b的擴散深度比p型雜質層17深。又，n型雜質層21的n型雜質濃度分布主要根據例如位于基片表面的峰值濃度約為1×1020～5×1020cm-3并且擴散深度約為0.3～0.5μm的濃度分布所規定。p型雜質層20b的p型雜質濃度分布主要根據例如位于基片表面的峰值濃度約為7×1018～3×1019cm-3并且擴散深度約為0.6～0.9μm的濃度分布所規定。p型雜質層20a的p型雜質濃度分布主要根據例如位于基片表面的峰值濃度約為3×1019～1×1020cm-3并且擴散深度約為0.3～0.5μm的濃度分布所規定。又，n型雜質層21的n型雜質濃度分布與p型雜質層20a和20b的p型雜質濃度分布以水平距離約為1～2μm相互重疊。又，在n型雜質層21與p型雜質層20a和20b的pn結部分(n型雜質濃度與p型雜質濃度均衡的地方)中的雜質濃度例如約為1×1018～5×1018cm-3。
下面，如圖8所示，在絕緣膜22上，圖案形成覆蓋上述pn結部分的抗蝕劑膜(省略了圖示)后，將該抗蝕劑作為掩模，刻蝕絕緣膜22，因此，形成覆蓋齊納二極管的pn結部分的絕緣膜23。
下面，如圖9所示，在含有絕緣膜23的半導體基片11上，堆積將Al作為主要成分的Al-Si-Cu合金膜24后，在該合金膜24上，圖案形成分別覆蓋陰極電極形成區域和陽極電極形成區域的抗蝕劑膜(省略了圖示)。此后，將該抗蝕劑膜作為掩模，對Al-Si-Cu合金膜24進行刻蝕，因此，如圖10所示，形成與n型雜質層21電連接的陰極電極25a和與p型雜質層20a電連接的陽極電極25b。
根據以上說明的本實施方式的齊納二極管的制造方法，能夠得到與圖1和圖2所示的本實施方式的齊納二極管同樣的結構。
又，在本實施方式的齊納二極管的制造方法中，因為通過形成擴散深度深并且低濃度的p型雜質層20b，能夠用低濃度形成漏電流集中的pn結部分，所以能夠減少漏電流。又，通過在陽極區域，在基片表面近旁形成擴散深度淺并且高濃度的p型雜質層20a，能夠降低陽極區域的電阻并且能夠降低該陽極區域與電極的接觸電阻。
(第二實施方式)下面，參照

有關本發明第二實施方式的半導體裝置及其制造方法。
圖11是表示與第二實施方式有關的半導體裝置，具體地說，具有在同一半導體基片上混載CMOS晶體管和齊納二極管的半導體裝置的結構的剖面圖。
如圖11所示，例如在由p型硅基片構成的半導體基片101上形成元件分離絕緣膜107a～107d，由此將半導體基片101區劃成n溝道場效應晶體管形成區域、p溝道場效應晶體管形成區域和齊納二極管形成區域。各元件分離絕緣膜107a～107d被層間絕緣膜108a、108d、108g和108i覆蓋。
在半導體基片101中的n溝道場效應晶體管形成區域的表面部分上形成n+源區域103a和n+漏區域103b。在半導體基片101中的n+源區域103a和n+漏區域103b之間的區域上經過柵電介質膜110a設置柵電極111a。柵電極111a的兩側面被層間絕緣膜108b和108c覆蓋。在n+源區域103a上形成與該區域電連接的源電極布線105a，在柵電極111a上形成與該電極電連接的柵電極布線105b，在n+漏區域103b上形成與該區域電連接的漏電極布線105c。
在半導體基片101上，形成具有p溝道場效應晶體管形成區域和齊納二極管形成區域。并且具有例如約為2×1016cm-3的雜質濃度的n型半導體區域102。
在n型半導體區域102中的p溝道場效應晶體管形成區域的表面部分上形成p+源區域104a(下層)和p+源區域106a(上層)以及p+漏區域104b(下層)和p+漏區域106b(上層)。在n型半導體區域102中的p+源區域104a和106a與p+漏區域104b和106b之間的區域上經過柵電介質膜110b設置柵極111b。柵極111b的兩側面被層間絕緣膜108e和108f覆蓋。在p+源區域106a上形成與該區域電連接的源電極布線105d，在柵電極111b上形成與該電極電連接的柵電極布線105e，在p+漏區域106b上形成與該區域電連接的漏電極布線105f。
在n型半導體區域102中的齊納二極管形成區域中的陰極區域中，形成雜質濃度比n型半導體區域102高的n型雜質層103c，并且在該齊納二極管形成區域中的陽極區域中，以與n型雜質層103c產生pn結的方式形成p型雜質層104c(下層)和p型雜質層106c(上層)。在本實施方式中，n型雜質層103c采用與n溝道場效應晶體管的n+源區域103a和n+漏區域103b相同的步驟形成。又，p型雜質層104采用與p溝道場效應晶體管的p+源區域104a和p+漏區域104b相同的步驟形成。又，p型雜質層106c采用與p溝道場效應晶體管的p+源區域106a和p+漏區域106b相同的步驟形成。以覆蓋n型雜質層103c與p型雜質層104c和106c的接合部分(pn結部分)的方式形成層間絕緣膜108h。在n型雜質層103c中沒有形成層間絕緣膜108h的部分上，以與n型雜質層103c電連接的方式形成陰極電極布線105g。在p型雜質層106c中沒有形成層間絕緣膜108h的部分上，以與p型雜質層106c電連接的方式形成陽極電極布線105h。即，上述pn結部分位于陰極電極布線105g和陽極電極布線105h之間。
又，在本實施方式中，n溝道場效應晶體管的n+源區域103a和n+漏區域103b以及齊納二極管的n型雜質層103c的各個n型雜質濃度分布主要根據例如位于基片表面的峰值濃度約為1×1020～5×1020cm-3并且擴散深度約為0.3～0.5μm的濃度分布所規定。p溝道場效應晶體管的p+源區域104a和p+漏區域104b以及齊納二極管的p型雜質層104c的各個p型雜質濃度分布主要根據例如位于基片表面的峰值濃度約為7×1018～3×1019cm-3并且擴散深度約為0.6～0.9μm的濃度分布所規定。p溝道場效應晶體管的p+源區域106a和p+漏區域106b以及齊納二極管的p型雜質層106c的各個p型雜質濃度分布主要根據例如位于基片表面的峰值濃度約為3×1019～1×1020cm-3并且擴散深度約為0.3～0.5μm的濃度分布所規定。又，在齊納二極管中，n型雜質層103c的n型雜質濃度分布與p型雜質層104c和106c的p型雜質濃度分布以水平距離約為1～2μm相互重疊。又，在n型雜質層103c與p型雜質層104c和106c的pn結部分(n型雜質濃度與p型雜質濃度均衡的地方)中的雜質濃度例如約為1×1018～5×1018cm-3。
又，在本實施方式中，層間絕緣膜108a～108i例如是厚度約為100nm～2μm的BPSG膜。陰極電極布線105g和陽極電極布線105h例如由將Al作為主要成分的Al-Si-Cu合金構成。又，源電極布線105a、柵電極布線105b、漏電極布線105c、源電極布線105d、柵電極布線105e和漏電極布線105f也與陰極電極布線105g和陽極電極布線105h同樣由Al-Si-Cu合金形成。
本實施方式的第1特征，在齊納二極管中，由p型雜質層104c和p型雜質層106c構成的p型半導體區域(陽極區域)具有使持有第1擴散深度和第1峰值濃度的第一p型雜質濃度分布(規定p型雜質層104c的雜質濃度分布)和持有比上述第1擴散深度淺的第2擴散深度和比上述第1峰值濃度高的第2峰值濃度的第二p型雜質濃度分布(規定p型雜質層106c的雜質濃度分布)重合的雜質濃度分布。這里，第一p型雜質濃度分布中的上述pn結部分中的濃度比上述第二p型雜質濃度分布中的上述pn結部分中的濃度高。
又，在本實施方式中，上述第一p型雜質濃度分布的濃度比上述第二p型雜質濃度分布的濃度高的區域是p型雜質層104c，上述第二p型雜質濃度分布的濃度比上述第一p型雜質濃度分布的濃度高的區域是p型雜質層106c。這時，上述pn結部分是低濃度的p型雜質層104c和n型雜質層103c的接合部分。又，上述第二p型雜質濃度分布也可以不達到上述pn結部分。
又，本實施方式的第2特征，齊納二極管的n型雜質層103c采用與n溝道場效應晶體管的n+源區域103a和n+漏區域103b相同的步驟形成，齊納二極管的p型雜質層104c采用與p溝道場效應晶體管的p+源區域104a和p+漏區域104b相同的步驟形成，齊納二極管的p型雜質層106c采用與p溝道場效應晶體管的p+源區域106a和p+漏區域106b相同的步驟形成。
圖12是表示齊納二極管的n型雜質層(陰極區域)103c的濃度分布，以及齊納二極管的p型雜質層(陽極區域)104c和106c的濃度分布的各自的一個例子。又，在圖12中，121是n型雜質層103c的濃度分布即n型雜質濃度分布，122是規定p型雜質層104c的濃度分布的上述第一p型雜質濃度分布，123是規定p型雜質層106c的濃度分布的上述第二p型雜質濃度分布，124是上述pn結部分的雜質濃度。
根據以上說明的本實施方式的半導體集成電路裝置，齊納二極管的pn結部分的濃度由在陽極區域中的濃度低、且擴散深度深的p型雜質層104c所規定。因此，當為了使元件尺寸微細化進行低溫熱處理形成雜質層時，因為能夠用比已有結構低的濃度(具體地說約為1×1018～5×1018cm-3)形成齊納二極管中作為漏電流集中的地方的pn結部分，所以也能夠減少齊納二極管的漏電流。因此，由于能夠避免由低溫熱處理引起的pn結部分的高濃度化，并且也由于能夠通過低溫熱處理形成p溝道場效應晶體管的p+源區域和p+漏區域，所以能夠達到防止雜質擴散使元件尺寸進一步微細化的目的。進一步，因為采用與形成CMOS的源區域和漏區域的雜質層相同的步驟形成齊納二極管的陰極區域和陽極區域的雜質層，所以能夠在防止增加步驟數量的情況下混載齊納二極管。
下面，參照圖13～圖24說明有關第二實施方式的半導體裝置的制造方法。
首先，如圖13所示，在由p型硅基片構成的半導體基片150上形成SiO2膜151。其次，在SiO2膜151上，圖案形成在預定區域開口的抗蝕劑膜(省略了圖示)后，將該抗蝕劑膜作為掩模，刻蝕SiO2膜151，此后，除去該抗蝕劑膜。
其次，如圖14所示，將上述預定區域的厚度小的SiO2膜151即SiO2膜圖案152用作掩模，在上述預定區域的半導體基片150中離子注入n型雜質153，例如P。離子注入條件是摻雜量例如約為9.0×1012～1.0×1013cm-2，加速能量例如約為150keV。
接著，如圖15所示，通過例如在N2氣氛中，對半導體基片150實施例如約1200℃的熱處理約10～11小時，使注入的n型雜質153擴散。因此，形成具有擴散深度約為7～9μm并且在從基片表面開始的深度方向中例如約為1.0×1016～3.0×1016cm-3的一定的雜質濃度分布的n型雜質層154。
下面，在除去基片表面的SiO2膜圖案152后，在半導體基片150上，堆積Si3N4膜(省略了圖示)，此后，圖案形成在該Si3N4膜上覆蓋預定區域的抗蝕劑膜(省略了圖示)。接著，在將該抗蝕劑膜作為掩模而刻蝕上述Si3N4膜后，將該形成了圖案的Si3N4膜作為掩模，如圖16所示，形成例如由SiO2膜構成的元件分離絕緣膜155a～155d，此后，除去上述Si3N4膜。因此，將半導體基片150區劃成n溝道場效應晶體管形成區域、p溝道場效應晶體管形成區域和齊納二極管形成區域。這里，p溝道場效應晶體管形成區域和齊納二極管形成區域位于n型雜質層154中。
接著，在半導體基片150上，堆積成為柵電介質膜的絕緣膜和成為柵電極的導電膜(例如多晶硅膜)后，在該多晶硅膜上，圖案形成覆蓋柵電極形成區域的抗蝕劑膜(省略了圖示)，此后，將該抗蝕劑膜作為掩模，刻蝕上述絕緣膜和上述多晶硅膜。因此，如圖17所示，在半導體基片150中的n溝道場效應晶體管形成區域上，經過柵極絕緣膜156a形成柵電極157a，并且在n型雜質層154中的p溝道場效應晶體管形成區域上，介由柵電介質膜156b形成柵電極157b。
接著，如圖18所示，在半導體基片150上，形成在n溝道場效應晶體管形成區域和齊納二極管形成區域中的陰極區域分別開口的抗蝕劑膜158a～158c后，將該抗蝕劑膜158a～158c作為掩模，在n溝道場效應晶體管的源區域和漏區域以及齊納二極管的陰極區域中分別離子注入n型雜質159a～159c，例如As。離子注入條件是摻雜量例如約為5.0×1015～1.0×1016cm-2，加速能量例如約為60keV。
下面，在除去抗蝕劑膜158a～158c后，如圖19所示，在半導體基片150上，形成在p溝道場效應晶體管形成區域和齊納二極管形成區域中的陽極區域分別開口的抗蝕劑膜160a～160c。此后，將該抗蝕劑膜160a～160c作為掩模，在p溝道場效應晶體管的源區域和漏區域以及齊納二極管的陽極區域中分別離子注入p型雜質161a～161c，例如B。離子注入條件是摻雜量例如約為1.0×1014～5.0×1014cm-2，加速能量例如約為50keV。
下面，在除去抗蝕劑膜160a～160c后，通過例如在N2氣氛中，對半導體基片150實施例如約1000℃的熱處理約20～30分鐘，使注入的n型雜質159a～159c和p型雜質161a～161c擴散。因此，如圖20所示，分別在n溝道場效應晶體管的源區域和漏區域以及齊納二極管的陰極區域中形成n型雜質層165a～165c，并且分別在p溝道場效應晶體管的源區域和漏區域以及齊納二極管的陽極區域中形成p型雜質層166a～166c。
下面，如圖21所示，在半導體基片150上，形成在p溝道場效應晶體管形成區域和齊納二極管形成區域中的陽極區域分別開口的抗蝕劑膜162a～162c。此后，將該抗蝕劑膜162a～162c作為掩模，在p溝道場效應晶體管的源區域和漏區域以及齊納二極管的陽極區域中分別離子注入p型雜質163a～163c，例如BF2。離子注入條件是摻雜量例如約為7.0×1014～3.0×1015cm-2，加速能量例如約為50keV。即，用比上述p型雜質161a～161c的離子注入高的濃度進行p型雜質163a～163c的離子注入。
下面，如圖22所示，在除去抗蝕劑膜162a～162c后，在半導體基片150上，堆積例如SiO2膜和BPSG膜的疊層膜作為層間絕緣膜164后，對半導體基片150在例如約900℃的溫度中進行熱處理。因此，使層間絕緣膜164的表面平坦化。又，注入的p型雜質163a～163c擴散并且使n型雜質層165a～165c中的n型雜質和p型雜質層166a～166c中的p型雜質再擴散，結果，n溝道場效應晶體管的源區域和漏區域的n型雜質層165a和165b的擴散深度、p溝道場效應晶體管的源區域和漏區域的p型雜質層166a和166b的擴散深度、齊納二極管的陰極區域的n型雜質層165c的擴散深度和齊納二極管的陽極區域的p型雜質層166c的擴散深度變得更深。又，在p溝道場效應晶體管的源區域和漏區域中，形成擴散深度比p型雜質層166a和166b淺并且高濃度的p型雜質層167a和167b，并且在齊納二極管的陽極區域中，形成擴散深度比p型雜質層166c淺并且高濃度的p型雜質層167c。這時，n溝道場效應晶體管的源區域和漏區域以及齊納二極管的陰極區域的n型雜質層165a～165c的n型雜質濃度分布主要根據例如位于基片表面的峰值濃度約為1×1020～5×1020cm-3并且擴散深度約為0.3～0.5μm的濃度分布所規定。又，p溝道場效應晶體管的源區域和漏區域以及齊納二極管的陽極區域的p型雜質層166a～166c的p型雜質濃度分布主要根據例如位于基片表面的峰值濃度約為7×1018～3×1019cm-3并且擴散深度約為0.6～0.9μm的濃度分布所規定。又，p溝道場效應晶體管的源區域和漏區域以及齊納二極管的陽極區域的p型雜質層167a～167c的p型雜質濃度分布主要根據例如位于基片表面的峰值濃度約為3×1019～1×1020cm-3并且擴散深度約為0.3～0.5μm的濃度分布所規定。又，在齊納二極管中，陰極區域的n型雜質層165c的n型雜質濃度分布和陽極區域的p型雜質層166c和167c的p型雜質濃度分布以水平距離約為1～2μm相互重疊。又，在n型雜質層165c與p型雜質層166c和167c的pn結部分(n型雜質濃度與p型雜質濃度均衡的地方)中的雜質濃度例如約為1×1018～5×1018cm-3。
下面，在層間絕緣膜164上，圖案形成在預定區域(具體地說，與n溝道場效應晶體管中的各個源區域、柵區域和漏區域的接觸區域、與p溝道場效應晶體管中的各個源區域、柵區域和漏區域的接觸區域、以及與齊納二極管中的各個陰極區域和陽極區域的接觸區域)開口的抗蝕劑膜(省略了圖示)。此后，通過將該抗蝕劑膜作為掩模，刻蝕層間絕緣膜164，如圖23所示，形成覆蓋元件分離絕緣膜155a～155d的層間絕緣膜168a、168d、168g和168i、覆蓋柵電極157a的兩側面的層間絕緣膜168b和168c、覆蓋柵電極157b的兩側面的層間絕緣膜168e和168f、覆蓋上述pn結部分的層間絕緣膜168h。
下面，在包含層間絕緣膜168a～168i的半導體基片150上，堆積將Al作為主要成分的Al-Si-Cu合金膜后，在該合金膜上，圖案形成覆蓋預定區域(具體地說，與n溝道場效應晶體管中的各個源區域、柵電極和漏區域的接觸區域、與p溝道場效應晶體管中的各個源區域、柵電極和漏區域的接觸區域、以及與齊納二極管中的各個陰極區域和陽極區域的接觸區域)的抗蝕劑膜(省略了圖示)。接著，將該抗蝕劑膜作為掩模對上述合金膜進行刻蝕。因此，如圖24所示，在n溝道場效應晶體管中，在源區域的n型雜質層165a上形成與該n型雜質層165a電連接的源電極布線169a，在柵電極157a上形成與該柵電極157a電連接的柵電極布線169b，在漏區域的n型雜質層165b上形成與該n型雜質層165b電連接的漏電極布線169c。又，在p溝道場效應晶體管中，在源區域的p型雜質層167a上形成與該p型雜質層167a電連接的源電極布線169d，在柵電極157b上形成與該柵電極157b電連接的柵電極布線169e，在漏區域的p型雜質層167b上形成與該p型雜質層167b電連接的漏電極布線169f。又，在齊納二極管中，在陰極區域的n型雜質層165c上形成與該n型雜質層165c電連接的陰極電極169g，在陽極區域的p型雜質層167c上形成與該p型雜質層167c電連接的陽極電極169h。
根據以上說明的本實施方式的半導體裝置的制造方法，能夠得到與圖11和圖12所示的本實施方式的半導體裝置，即將齊納二極管和CMOS電路等混載在同一基片上的半導體集成電路裝置同樣的結構。
又，在本實施方式的半導體裝置的制造方法中，因為通過在齊納二極管的陽極區域中，形成擴散深度深并且低濃度的p型雜質層104c(166c)，能夠用低濃度形成漏電流集中的pn結部分，所以能夠減少齊納二極管的漏電流。因此，由于能夠避免由低溫熱處理引起的pn結部分的高濃度化，并且也由于能夠通過低溫熱處理形成p溝道場效應晶體管的p+源區域和p+漏區域，所以能夠防止雜質擴散，達到元件尺寸進一步微細化的目的。又，因為通過在齊納二極管的陽極區域中，在基片表面近旁形成擴散深度淺并且高濃度的p型雜質層106c(167c)，能夠降低陽極區域的電阻并且能夠降低該陽極區域與電極的接觸電阻。進一步，因為采用與形成CMOS晶體管的源區域和漏區域的雜質層相同的步驟形成齊納二極管的陰極區域和陽極區域的雜質層，所以能夠在防止增加步驟數量的情況下，混載齊納二極管。
有關本發明的半導體裝置及其制造方法，對于實現低漏電流的齊納二極管是有用的，特別是當將本發明應用于在同一基片上混載齊納二極管和CMOS電路等的半導體集成電路裝置時，除了能夠實現低漏電流的齊納二極管的效果外，也可以得到能夠防止雜質擴散使元件尺寸微細化的效果和能夠能夠在防止增加步驟數量的情況下，混載齊納二極管的效果，在這方面是非常有用的。
權利要求
1.一種半導體裝置，具有在半導體基片上形成的齊納二極管，所述齊納二極管包括第1導電型半導體區域和第2導電型半導體區域，以在所述半導體基片中生成pn結的方式形成；絕緣膜，覆蓋所述第1導電型半導體區域和所述第2導電型半導體區域的接合部分；第1電極，在所述第1導電型半導體區域上以與該第1導電型半導體區域電連接的方式形成；和第2電極，在所述第2導電型半導體區域上以與該第2導電型半導體區域電連接的方式形成；所述第2導電型半導體區域具有第1雜質濃度分布和第2雜質濃度分布重疊的雜質濃度分布，所述第1雜質濃度分布具有第1擴散深度和第1峰值濃度，所述第2雜質濃度分布具有比所述第1擴散深度淺的第2擴散深度和比所述第1峰值濃度高的第2峰值濃度；所述第1雜質濃度分布中在所述接合部分的濃度比所述第2雜質濃度分布中在所述接合部分的濃度高。
2.一種半導體裝置的制造方法，所述半導體裝置具有在半導體基片上形成的齊納二極管，所述制造方法包括步驟a，在所述半導體基片中的所述齊納二極管的陰極區域中離子注入第1導電型雜質；步驟b，在所述半導體基片中的所述齊納二極管的陽極區域中離子注入第2導電型雜質；步驟c，通過熱處理使在所述步驟a中注入的所述第1導電型雜質和在所述步驟b中注入的所述第2導電型雜質擴散，形成第1導電型雜質層和第2導電型雜質層；步驟d，在所述陽極區域中以比所述步驟b高的濃度離子注入第2導電型雜質；和步驟e，通過熱處理使在所述步驟d中注入的所述第2導電型雜質擴散，形成其它的第2導電型雜質層，并且加深所述第2導電型雜質層的擴散深度。
3.一種半導體裝置，在同一半導體基片上混載場效應晶體管和齊納二極管，所述半導體裝置包括第1導電型源區域和第1導電型漏區域，在第2導電型半導體基片中的第1場效應晶體管形成區域的表面部分形成；第1源電極，在所述第1導電型源區域上以與該第1導電型源區域電連接的方式形成；第1漏電極，在所述第1導電型漏區域上以與該第1導電型漏區域電連接的方式形成；第1柵電極，在所述半導體基片中的所述第1導電型源區域和所述第1導電型漏區域之間的區域上隔著電介質膜形成；第2導電型源區域和第2導電型漏區域，在設置在所述半導體基片上的第1導電型半導體區域中的第2場效應晶體管形成區域的表面部分形成；第2源電極，在所述第2導電型源區域上以與該第2導電型源區域電連接的方式形成；第2漏電極，在所述第2導電型漏區域上以與該第2導電型漏區域電連接的方式形成；第2柵電極，在所述半導體基片中的所述第2導電型源區域和所述第2導電型漏區域之間的區域上隔著電介質膜形成；其它第1導電型半導體區域，在所述第1導電型半導體區域中的齊納二極管形成區域形成，雜質濃度比所述第1導電型半導體區域高；第2導電型半導體區域，在所述齊納二極管形成區域中以與所述其它第1導電型半導體區域生成pn結的方式形成；絕緣膜，覆蓋所述其它第1導電型半導體區域和所述第2導電型半導體區域的接合部分；第1電極，在所述其它第1導電型半導體區域上以與該其它第1導電型半導體區域電連接的方式形成；和第2電極，在所述第2導電型半導體區域上以與該第2導電型半導體區域電連接的方式形成；所述第2場效應晶體管的第2導電型源區域和第2導電型漏區域以及所述齊納二極管的第2導電型半導體區域，分別具有第1雜質濃度分布和第2雜質濃度分布重疊的雜質濃度分布，所述第1雜質濃度分布具有第1擴散深度和第1峰值濃度，所述第2雜質濃度分布具有比所述第1擴散深度淺的第2擴散深度和比所述第1峰值濃度高的第2峰值濃度；在所述第1雜質濃度分布中在所述接合部分的濃度比在所述第2濃度分布中在所述接合部分的濃度高。
4.一種半導體裝置的制造方法，所述半導體裝置在同一半導體基片上混載場效應晶體管和齊納二極管，所述制造方法包括步驟a，在所述半導體基片中的第1場效應晶體管的第1導電型源區域和第1導電型漏區域以及齊納二極管的陰極區域中分別離子注入第1導電型雜質；步驟b，在所述半導體基片中的第2場效應晶體管的第2導電型源區域和第2導電型漏區域以及所述齊納二極管的陽極區域中分別離子注入第2導電型雜質；步驟c，通過熱處理使在所述步驟a中注入的所述第1導電型雜質和在所述步驟b中注入的所述第2導電型雜質擴散，形成第1導電型雜質層和第2導電型雜質層；步驟d，在所述第2導電型源區域和所述第2導電型漏區域以及所述陽極區域中分別以比所述步驟b高的濃度離子注入第2導電型雜質；和步驟e，通過熱處理使在所述步驟d中注入的所述第2導電型雜質擴散，形成其它第2導電型雜質層，并且加深所述第2導電型雜質層的擴散深度。
全文摘要
一種齊納二極管結構，包括用于生成pn結而形成的n型半導體層(2)及p型半導體層(3、4)、覆蓋pn結部分的絕緣膜(5)、與n型半導體層(2)電連接的陰極電極布線(6a)、和與p型半導體層(4)電連接的陽極電極布線(6b)。由p型半導體層(3、4)構成的p型半導體區域具有使持有第1擴散深度和第1峰值濃度的第一p型雜質濃度分布和持有比第1擴散深度淺的第2擴散深度和比第1峰值濃度高的第2峰值濃度的第二p型雜質濃度分布重合的雜質濃度分布。第一p型雜質濃度分布的pn結部分中的濃度比第二p型雜質濃度分布的pn結部分中的濃度高。這樣，即便微細化也能防止漏電流增大和雜質區域的電阻上升。
文檔編號H01L21/329GK1885565SQ200610077868
公開日2006年12月27日 申請日期2006年5月9日 優先權日2005年6月20日
發明者中村哲也, 澤田和幸 申請人:松下電器產業株式會社