專利名稱：用于平衡性能的mcp封裝方法
技術領域：
本發明主要涉及一種多芯片模塊(MCM)。
背景技術：
許多電子應用需要一組封裝在一起例如封裝在普通印刷電路(PC)板上的集成電路(IC)芯片。例如，許多應用需要在同一塊PC板上包括處理器和相同類型的存儲器或不同類型的存儲器，如易失性存儲器(例如動態隨機存取存儲器即DRAM)和非易失性存儲器(例如閃存)。如果規定節約尺寸，有時候把這些集成電路一起封裝到單個多芯片封裝(MCP；也可稱為多芯片模塊或MCM)中會更加節約成本，這使得器件集成的更緊密且占用更少的PC板空間。
圖1示出在包裝密封之前的現有技術的MCP 100。MCP 100包括位于下集成電路120之上的上集成電路(IC)110，下集成電路120位于封裝襯底140之上。形成在上和下IC 110、120上的墊160利用細接合線150連接到襯底140上的引腳170，該接合線150通常由金或鋁制成。該接合線通過引線焊接技術連接到IC110、120和襯底140。
圖1說明上和下IC 110和120是相同類型和尺寸的特定配置，例如其中IC都是動態隨機存取存儲器(DRAM)芯片。這樣配置的目的是為了達到具有相同數據總線寬度(即256M×16到512M×16)的更高密度，或是通過擴展數據總線寬度(即256M×16到512M×32)得到更高性能，同時保持與單個裸片封裝中的相同芯片相比稍微不同(操作電壓、頻率)的操作規程。
然而，在MCP中引線接合產生的一個問題是，由于不同的接合線長度，不同的IC相對于彼此運行得不一樣。例如，在圖1和圖2中，連接上IC 110的接合線比連接到下IC 120的接合線相對更長。接合線長度的不同導致對于通過連接到上IC 110的接合線傳播的信號比通過連接到下IC 120的接合線傳播的信號在行程上需要更多的時間。結果，RLC值的差異導致上IC 110的性能相對于下IC 120的性能較差。因此，減小了MCP總體性能的技術條件(specification)。
因此，亟需一種改善多芯片封裝的技術和裝置。
發明內容
本發明實施例主要提供一種用于構造多芯片封裝的方法和裝置。下面的實施例僅是說明性的，并不窮舉地包含本發明的范圍。
一個實施例提供一種形成多芯片封裝的方法，在該多芯片封裝中在限定第一襯底表面并包括多個接觸區的襯底之上在面朝上位置設置第一集成電路，其中在面朝上位置，第一集成電路的第一表面和第一襯底表面相互面對并且第一集成電路的第二表面不與襯底面對；其中第一集成電路包括設置在第一集成電路的第二表面上的多個第一墊。在第一集成電路的至少一部分之上設置第二集成電路的至少一部分，使得第一集成電路的第二表面面對第二集成電路的第一表面，其中第二集成電路包括多個第二墊；并且其中設置第二集成電路的至少一部分包括相對于第一集成電路橫向偏移第二集成電路，以基本防止形成在第一集成電路上的多個第一墊被第二集成電路覆蓋。通過電導體將多個第一墊和多個第二墊連接到多個接觸區。
用于形成多芯片封裝的另一方法包括提供第一集成電路，其包括設置在第一集成電路的第一表面上的多個第一墊；其中多個第一墊包括設置在第一表面的內部部分的多個第一內部墊以及設置在第一集成電路的第一表面和多個第一內部墊外部的多個第一外部墊；并還包括設置在第一集成電路的第一表面上并將多個第一內部墊連接到多個第一外部墊的多個再分配線。第一集成電路面朝上地設置在限定第一襯底表面并包括多個接觸區的襯底之上，其中面朝上的第一集成電路的第一表面和第一襯底表面面向同一方向。第一集成電路的至少一部分設置第二集成電路的至少一部分上，以使得第一集成電路的第一表面面對第二集成電路的第一表面，其中第二集成電路包括多個第二墊。多個第一墊和多個第二墊通過電導體連接到多個接觸區，其中連接多個第一墊包括將多個外部墊連接到電導體，由此在多個第一內部墊和多個接觸區之間經電導體形成電連接。
而另一實施例提供了具有限定第一襯底表面并包括多個接觸區的襯底的多芯片封裝。第一集成電路面朝上設置在襯底之上，以使得第一集成電路的第一表面和第一襯底表面彼此互相面對，并且第一集成電路的第二表面不與襯底面對；其中第一集成電路包括設置在第一集成電路的第二表面上的多個第一墊。第二集成電路設置在第一集成電路的至少一部分之上，以使得第一集成電路的第二表面面對第二集成電路的第一表面，其中第二集成電路包括多個第二墊；其中第二集成電路相對于第一集成電路橫向偏移以基本防止形成在第一集成電路上的多個第一墊被第二集成電路覆蓋。電導體把多個第一和第二墊連接到多個接觸區。
另一實施例提供具有限定第一襯底表面并包括多個接觸區的襯底的多芯片封裝。第一存儲器芯片面朝上設置在襯底之上，以使得第一存儲器芯片的第一表面和第一襯底表面相互面對，并且第一存儲器芯片的第二表面不與襯底面對；其中第一存儲器芯片包括設置在第一存儲器芯片的第一表面和第二表面其中之一上的多個第一墊。第二存儲器芯片設置在第一集成電路的至少一部分之上，以使得第一存儲器芯片的第二表面面對第二存儲器芯片的第一表面，其中第二存儲器芯片包括多個第二墊；其中第二存儲器芯片相對于第一存儲器芯片橫向偏移，以使得第二存儲器芯片相對于第一存儲器芯片形成伸出。接合線把多個第一和第二墊連接到多個接觸區。
另一實施例提供了具有限定第一襯底表面并包括多個接觸區的襯底的多芯片封裝。第一存儲器芯片面朝上設置在襯底之上，以使得第一存儲器芯片的第一表面和第一襯底表面相互面對，并且第一存儲器芯片的第二表面不與襯底面對；其中第一存儲器芯片包括再分配層，再分配層包括經過各自蹤跡線連接到多個外部墊的多個內部觸點；內部墊位于第二表面的內部區域，而外部墊位于第二表面的外部區域；第二存儲器芯片具有與第一存儲器芯片相同的尺寸并設置在第一集成電路的至少一部分之上，以使得第一存儲器芯片的第二表面面對第二存儲器芯片的第一表面，其中第二存儲器芯片包括多個墊；并且其中第二存儲器芯片相對于第一存儲器芯片充分地橫向偏移以露出外部區域，并基本防止多個外部墊被第二存儲器芯片覆蓋。接合線把第一存儲器芯片的外部墊和第二存儲器芯片的多個墊連接到多個接觸區。
參考實施例在本發明中的詳細且更具體地描述將會理解本發明的上述簡要概括的特征，部分實施例在附圖中示出。然而，應當注意，附圖僅僅說明了本發明的典型實施例，由此并不被認為是限定本發明的范圍，因為本發明可以允許其它等效的實施例。
圖1是在包裝密封前的現有技術的多芯片封裝的側視圖。
圖2是根據本發明實施例的在包裝密封前的多芯片封裝的側視圖。
圖3是具有設置在其上的再分配層的第一裸片的透視圖。
圖4是具有設置在其上的再分配層的第二裸片的透視圖。
圖5是根據本發明實施例的在包裝密封前的多芯片封裝的側視圖。
圖6示出內部墊位置以及連接內部墊和外部墊的相應蹤跡線的變化的裸片的頂視圖。
圖7示出包含具有墊圖案和相應疊層布局的下裸片和上裸片的MCP。
圖8示出MCP的一個實施例，其中底部裸片和頂部裸片的外部墊設置得不同。
圖9示出根據本發明實施例具有三個裸片的MCP的側視圖。
圖10示出MCP的實施例，其中底部裸片面朝上而頂部裸片面朝下。
具體實施例方式
本發明的實施例通常提供平衡封裝方法和平衡封裝。在一個實施例中，本發明提供另一種減小或消除在MCP中的兩個或兩個以上裸片間的RLC差別的備選封裝方法。另外，在裸片之間的電容性負載會相對更加平衡；即封裝中裸片中的一個將不具有比另一裸片更大的電容性負載。
在第一實施例中，MCP包括面朝上的裸片，即裸片上的墊不與襯底面對。圖2示出具有這種結構的MCP 200。具體地說，底部裸片202設置在襯底204之上并為面朝上方向，意味著形成在底部裸片202的上表面的接觸墊(304、312)不與襯底204面對。頂部裸片206設置在底部裸片202之上并且也處于面朝上位置，意味著形成在頂部裸片206的上表面的接觸墊(316、318)不與襯底204面對。圖3中說明底部和頂部裸片的接觸墊的位置。
圖3示出根據本發明實施例的底部裸片202和頂部裸片206的透視分解圖。內部墊3041...304N(統稱為內部墊304)的圖案302設置在底部裸片202的上表面306。作為說明，圖案302通常在x方向上是線性地，然而，可設想任何圖案。并且，在示例性實施例中，內部墊304通常與平行于裸片202的縱軸L(主軸)的邊緣延伸是等距離的。同樣地，內部墊304在裸片202的中心內部部分。
作為說明，通過提供連接到內部墊304的外部墊3121...312N(統稱為外部墊312)，內部墊304從裸片202的中心內部部分向裸片202的周圍部分重定位。外部墊3121...312N設置在裸片202周圍的上表面306的圖案310中。內部墊304和外部墊3121...312N通過多個導電構件(蹤跡線)3141...314N(統稱為導電構件314)彼此連接。每一個導電構件314把內部墊304連接到相應的外部墊312。導電構件314可以是適當的導電材料，如金或銅。
頂部裸片206的構造類似于底部裸片202。具體地說，內部墊3161...316N(統稱為內部墊316)的圖案320設置在頂部裸片206的上表面322。內部墊316通過多個導電構件(蹤跡線)3241...324N(統稱為導電構件324)連接到相應的外部墊3181...318N，外部墊也設置在圖案321中。
在一個實施例中，一個或兩個裸片的內部/外部墊和導電構件是再分配層(RDL)的組件。圖4中示出RDL 400的一個實施例。作為說明，所示出的RDL 400設置在底部裸片202上，但類似的RDL可以設置在頂部裸片206上。在所示實施例中，RDL 400包括具有嵌入在其中的接觸構件314的絕緣層402。為了露出用于接觸例如接合線(圖2中所示)的墊，外部墊312的相應位置形成開口404。開口406也可以形成在內部墊304的相應位置。再分配層的構造對于本領域技術人員來說是公知的，因此，不需要進行詳細的描述。
雖然底部和頂部裸片的墊布局可以是相同或相似的，但在至少根據本發明一個實施例的給定MCP(例如圖2中示出的MCP 200)中，裸片的取向使得各自的外部墊312、318位于相對側。在圖5中示出這種取向的一種說明，示出根據一個實施例的MCP200的頂視圖。除了外部墊的相對取向，裸片橫向偏移距離D，以使得露出相應的外部墊。
重新參考圖2，可以看出橫向偏移D(所測量的在頂部和底部裸片的各自中心軸A1、A2之間的距離)產生了MCP 200的階梯形狀。取決于裸片的相對尺寸，由頂部裸片206可以產生伸出209。在所說明的實施例中，裸片具有相同的尺寸，例如當裸片為相同類型的芯片時(例如都是DRAM芯片)。因此，為了露出底部裸片202的外部墊312，頂部裸片206如所示地橫向位移，由此產生伸出209。
由于各自的再分配層在它們各自裸片的相對側，底部裸片202的外部接觸墊312保持暴露以利于接合線208的連接(僅僅示出一個)。在所說明的實施例中，接合線210(僅僅示出一個)也連接到頂部裸片206的接觸墊318。接合線208/210連接到襯底204上的相應觸點216/218。由于接合線在長度上具有較小的相對差別，所得到的MCP 200更加平衡。
在一個實施例中，可以通過提供信號通路結構進一步提高MCP的平衡性能。例如，圖2示出通過給定的一條接合線208連接到底部裸片202的至少一個外部墊312的信號通路結構214。設置信號通路結構214以平衡底部裸片相對于頂部裸片的性能。例如，可以設置信號通路結構214以使得經過給定的一條接合線208傳播的信號的信號性能與通過其它接合線210傳播的信號匹配，接合線210將襯底204與頂部裸片206的接觸墊318連接起來。
為了得到有利的疊層結構，上面描述了用于從裸片的一個區域到另一個區域再分配(或重定位)觸點的實施例。然而，可以理解上述實施例僅僅是說明性的，可以在本發明的范圍內考慮其它實施例。例如，圖6示出內部墊位置以及連接內部和外部墊的相應蹤跡線的變化的裸片的頂視圖。圖7示出包含具有墊圖案和相應疊層布局的下裸片702和上裸片704的MCP700，其中外部墊706、708沿各自裸片的兩個正交相關側710/712、714/716再分配。可以進一步設想在給定疊層中的各個裸片的墊圖案不需要相同。例如，圖8示出MCP 800的一個實施例，其中底部裸片802和頂部裸片804的外部墊設置得不同。除了幾何布局，墊數量也可以不同。還可設想給定的疊層可以包括兩個以上裸片。例如，圖9示出根據本發明實施例具有三個裸片902、904、906的MCP 900的側視圖，該裸片具有重定位的外部墊并被堆疊在一起。因此，可以理解圖2-9中所示的布局僅僅是說明性的，也可以采用其它的布局(對稱和不對稱)。
并且，在封裝中裸片的面向關系可以根據不同的實施例而變化。在關于圖2-9所說明的實施例中，裸片面向相同的方向。然而，也可以設想裸片可以面向相反的方向(即彼此不面對)或可以彼此面對。一個實施例，其中如圖10中所示鄰接芯片是面對關系。具體地說，圖10示出了MCP 1000的實施例，其中底部裸片1002面朝上而頂部裸片1004面朝下。在所說明的實施例中，通過提供圖案化內插層1014/1016實現在位于各自裸片1002/1004內部的接觸墊1006/1008和襯底1017的接觸區1010/1012之間的連接。作為說明，使用接合線1022/1024實現在內部接觸墊1006/1008和各自內插層1014/1016的相應內部接觸元件1018/1020之間的連接。同樣，使用接合線1026/1028將各自內插層的相應外部接觸元件1030/1032和襯底1017的接觸區1010/1012連接。在一個實施例中，底部和頂部裸片1002/1004可以進一步通過如圖10中所示設置的間隔1034/1036和填充層1038/1040彼此分離。該布局除了在裸片間的橫向偏移D，還產生了供連接接合線用的足夠間隙G。
總結因此，本發明的實施例主要提供用于構造在疊層中多個集成電路之間具有平衡性能的多芯片封裝的方法和裝置。在一個實施例中，在第一墊的外部表面上的觸點從外部表面的一個區域到第一墊的另一區域(例如到外部表面的不同區域)“再分配”。第二芯片與第一芯片鄰接且相對于第一芯片橫向偏移，由此露出第一芯片再分配觸點。這些芯片可以面向相同方向、面向相反方向或彼此面對。并且，這些芯片可以是相同類型(例如都是DRAM)或不同類型。同樣，在任何給定的MCP中幾何結構也可以是相同或不同的。并且，雖然關于具有兩個裸片(IC)的疊層描述了實施例，但可以設想任何數量的裸片。
雖然上面描述了本發明的實施例，但在不脫離本發明基本范圍的前提下，可以設計本發明的其它和進一步的實施例，本發明的范圍由后面所附的權利要求書確定。
權利要求
1.一種形成多芯片封裝的方法，包括在襯底之上在面朝上位置設置第一集成電路，所述襯底限定第一襯底表面并包括多個接觸區，其中在所述面朝上位置，第一集成電路的第一表面和第一襯底表面相互面對，第一集成電路的第二表面不與所述襯底面對；其中第一集成電路包括設置在第一集成電路的第二表面上的多個第一墊；在第一集成電路的至少一部分之上設置第二集成電路的至少一部分，使得第一集成電路的第二表面面對第二集成電路的第一表面，其中第二集成電路包括多個第二墊；并且其中設置第二集成電路的至少一部分包括相對于第一集成電路橫向偏移第二集成電路，以基本防止形成在第一集成電路上的所述多個第一墊被第二集成電路覆蓋；和通過電導體將所述多個第一墊和所述多個第二墊連接到所述多個接觸區。
2.如權利要求1所述的方法，其中所述多個第二墊形成在第二集成電路的第一表面上。
3.如權利要求1所述的方法，其中所述多個第二墊形成在第二集成電路的第二表面上，所述第二表面形成在第二集成電路的第一表面的相對面。
4.如權利要求1所述的方法，其中所述多個第二墊設置在第二集成電路的第一表面上，并且還包括設置在第一集成電路和第二集成電路之間的間隔以在它們之間形成間隙。
5.如權利要求1所述的方法，其中連接包括使用引線接合技術來形成電導體。
6.如權利要求1所述的方法，其中所述電導體是接合線。
7.如權利要求1所述的方法，其中所述襯底還包括通過所述電導體中給定的一個連接到所述多個第一墊中的至少一個的信號通路結構；所述信號通路結構配置為使通過所述電導體中給定的一個傳播的信號與通過連接所述襯底和所述多個第二墊的所述電導體中的其它一些傳播的信號的信號性能相匹配。
8.一種形成多芯片封裝的方法，包括提供第一焦成電路，第一集成電路包括設置在第一集成電路的第一表面上的多個第一墊；其中所述多個第一墊包括設置在第一表面的內部的多個第一內部墊和設置在第一集成電路的第一表面上并在所述多個第一內部墊外部的多個第一外部墊；并且還包括設置在第一集成電路的第一表面上并連接所述多個第一內部墊到所述多個第一外部墊的多個再分配線；在襯底之上在面朝上位置設置第一集成電路，所述襯底限定第一襯底表面并包括多個接觸區，其中在所述面朝上位置，第一集成電路的第一表面和第一襯底表面面向共同的方向；在第一焦成電路的至少一部分之上設置第二集成電路的至少一部分，使得第一集成電路的第一表面面對第二集成電路的第一表面，其中第二集成電路包括多個第二墊；和用電導體把所述多個第一墊和所述多個第二墊連接到所述多個接觸區，其中連接所述多個第一墊包括把所述多個外部墊連接到所述電導體，由此通過所述電導體在所述多個第一內部墊和所述多個接觸區之間形成電連接。
9.如權利要求8所述的方法，其中所述電導體是接合線。
10.如權利要求8所述的方法，在所述襯底中提供信號通路結構，該結構通過所述電導體中給定的一個連接到所述多個第一墊中的至少一個；所述信號通路結構配置為使通過所述電導體中給定的一個傳播的信號與通過連接所述襯底和所述多個第二墊的所述電導體中的其它一些傳播的信號的信號性能相匹配。
11.如權利要求8所述的方法，其中所述多個第一外部墊設置在第一集成電路的第一表面的周圍部分。
12.一種多芯片封裝，包括限定第一襯底表面并包括多個接觸區的襯底；在襯底之上在面朝上位置設置第一焦成電路，其中在所述面朝上位置，第一集成電路的第一表面和第一襯底表面相互面對，第一集成電路的第二表面不與所述襯底面對；其中第一集成電路包括設置在第一集成電路的第二表面上的多個第一墊；第二集成電路，設置在第一集成電路的至少一部分之上，使得第一集成電路的第二表面面對第二集成電路的第一表面，其中第二集成電路包括多個第二墊；并且其中第二集成電路相對于第一集成電路橫向偏移以基本防止形成在第一集成電路上的所述多個第一墊被第二集成電路覆蓋；和將所述多個第一墊和所述多個第二墊連接到所述多個接觸區的電導體。
13.如權利要求12所述的多芯片封裝，其中所述多個第二墊設置在第二集成電路的第一表面上；并且還包括在第一集成電路和第二集成電路之間設置的間隔以在它們之間形成間隙。
14.如權利要求12所述的多芯片封裝，還包括設置在第二集成電路之上的至少一個其他集成電路。
15.如權利要求12所述的多芯片封裝，其中第一和第二集成電路為相同類型。
16.如權利要求12所述的多芯片封裝，其中第一和第二集成電路具有相同尺寸。
17.如權利要求12所述的多芯片封裝，其中所述電導體是接合線。
18.如權利要求12所述的多芯片封裝，其中所述多個第一墊和所述多個第二墊中的至少一個是再分配層的一部分，由此位于內部的墊通過各自的蹤跡線連接到位于外部的墊。
19.如權利要求12所述的多芯片封裝，其中所述多個第一墊和所述多個第二墊中的至少一個是再分配層的一部分，由此位于內部的墊通過各自的蹤跡線連接到位于外部的墊，并且其中所述位于外部的墊線性地設置在各自的集成電路的一側上，所述再分配層位于所述集成電路上。
20.一種多芯片封裝，包括限定第一襯底表面并包括多個接觸區的襯底；在襯底之上在面朝上位置的第一存儲器芯片，其中在所述面朝上位置，第一存儲器芯片的第一表面和第一襯底表面相互面對，第一存儲器芯片的第二表面不與所述襯底面對；其中第一存儲器芯片包括設置在第一存儲器芯片的第一表面和第二表面其中之一上的多個第一墊；第二存儲器芯片，設置在第一集成電路的至少一部分之上，使得第一存儲器芯片的第二表面面對第二存儲器芯片的第一表面，其中第二存儲器芯片包括多個第二墊；并且其中第二存儲器芯片相對于第一存儲器芯片橫向偏移，使得第二存儲器芯片相對于第一存儲器芯片形成伸出；和將所述多個第一墊和所述多個第二墊連接到所述多個接觸區的接合線。
21.如權利要求20所述的多芯片封裝，其中所述多個第一墊設置在第一存儲器芯片的第二表面上。
22.如權利要求20所述的多芯片封裝，其中所述多個第一墊形成在第一存儲器芯片的第二表面的外部，其中橫向偏移露出所述外部以基本防止所述多個第一墊被第二存儲器芯片覆蓋。
23.如權利要求20所述的多芯片封裝，其中所述伸出延伸經過第一存儲器芯片的邊緣。
24.如權利要求20所述的多芯片封裝，其中第一和第二存儲器芯片具有相同的尺寸。
25.如權利要求20所述的多芯片封裝，其中第一和第二存儲器芯片是動態隨機存取存儲器芯片。
26.如權利要求20所述的多芯片封裝，其中所述多個第一墊和所述多個第二墊中的至少一個是再分配層的一部分，由此位于內部的墊通過各自的蹤跡線連接到位于外部的墊。
27.如權利要求20所述的多芯片封裝，還包括在所述襯底中的信號通路結構，該結構通過所述電導體中給定的一個連接到所述多個第一墊中的至少一個；所述信號通路結構配置為使通過所述電導體中給定的一個傳播的信號與通過連接所述襯底和所述多個第二墊的所述電導體中的其它一些傳播的信號的信號性能相匹配。
28.一種多芯片封裝，包括限定第一襯底表面并包括多個接觸區的襯底；在襯底之上在面朝上位置的第一存儲器芯片，其中在所述面朝上位置，第一存儲器芯片的第一表面和第一襯底表面相互面對，第一存儲器芯片的第二表面不與襯底面對；其中第一存儲器芯片包括再分配層，所述再分配層包括通過各自蹤跡線連接到多個外部墊的多個內部觸點；內部墊位于第二表面的內部區域并且所述外部墊位于第二表面的外部區域；第二存儲器芯片，具有與第一存儲器芯片相同的尺寸并設置在第一集成電路的至少一部分之上，使得第一存儲器芯片的第二表面面對第二存儲器芯片的第一表面，其中第二存儲器芯片包括多個墊；并且其中第二存儲器芯片相對于第一存儲器芯片充分地橫向偏移以暴露所述外部區域并基本防止所述多個外部墊被第二存儲器芯片覆蓋；和將第一存儲器芯片的外部墊和第二存儲器芯片的多個墊連接到多個接觸區的接合線。
29.如權利要求28所述的多芯片封裝，還包括在所述襯底中提供信號通路結構，該結構通過所述電導體中給定的一個連接到所述外部墊中的至少一個；所述信號通路結構配置為使通過所述電導體中給定的一個傳播的信號與通過連接所述襯底和第二存儲器芯片的多個墊的所述電導體中的其它一些傳播的信號的信號性能相匹配。
30.如權利要求28所述的多芯片封裝，其中所述偏移導致第二存儲器芯片相對于第一存儲器芯片形成伸出。
31.如權利要求28所述的多芯片封裝，其中所述外部墊線性地設置在第一存儲器芯片的一側。
全文摘要
本發明的實施例主要提供用于構造在疊層中多個集成電路之間具有平衡性能的多芯片封裝的方法和裝置。在一個實施例中，在第一墊的外部表面上的觸點從外部表面的一個區域到第一墊的另一區域(例如到外部表面的不同區域)“再分配”。第二芯片與第一芯片鄰接且相對于第一芯片橫向偏移，由此露出第一芯片的再分配觸點。
文檔編號H01L25/18GK1855408SQ20061007475
公開日2006年11月1日 申請日期2006年3月14日 優先權日2005年3月14日
發明者F·巴拉卡特, T·－T·樂, P·內古蘇 申請人:英飛凌科技股份公司