一種nrom閃存控制柵及閃存單元的制備方法

專利名稱：一種nrom閃存控制柵及閃存單元的制備方法
技術領域：
本發明屬于非揮發性半導體存儲器技術領域，涉及一種能提高編程效率和降低編程電壓的NROM閃存單元及其控制柵的實現方法。
背景技術：
隨著便攜式電子設備的高速發展(比如移動電話、數碼照相機、MP3播放器、PDA等)，對數據存儲的要求越來越高。非揮發性存儲器由于具有斷電情況下仍能保存數據的特點，成為這些設備中最主要的存儲部件。
和其他非揮發存儲器(例如鐵電存儲器、磁存儲器和相變存儲器)相比，由于閃存(Flash memory)可以達到很高的芯片存儲密度，并且沒有引入新的材料，制造工藝和現在的CMOS工藝兼容，因此，可以更容易更可靠的集成到擁有數字和模擬電路中。
從上世紀90年代末開始，閃存技術大量的應用在數據和代碼存儲。2000年以來，閃存在便攜式電子設備的驅動下高速發展，成為了一項真正成熟的技術。在2005年左右閃存已經接近動態隨機存儲器(DRAM)的市場份額，容量已經從1994年的16Mb增加到現在的4Gb，銷售額已達160億美元，閃存現在已成為非揮發性存儲器中最重要的器件。
常規的NROM閃存單元結構如圖1所示，P型硅襯底1上的兩端分別形成N+摻雜的源端7和漏端2，柵介質層為二氧化硅3/氮化硅4/二氧化硅6的疊層結構(ONO結構)，其中二氧化硅3作為隧穿氧化層，氮化硅4作為電子存儲層，二氧化硅6作為阻止氧化層(block oxide)，控制柵為N+摻雜多晶硅5。由于NROM閃存利用溝道熱電子注入(Channel Hot Electron Injection CHEI)的局域性特點，并且存儲介質層氮化硅是非導體，使得每個NROM單元都可以在源端氮化硅層8和漏端氮化硅層9附近分別存儲一位數據，如圖1所示，存儲密度大大提高，成為非常有發展前途的閃存器件。
NROM閃存采用溝道熱電子注入的方式編程，如圖2所示，從源端注入溝道的電子在橫向電場的作用下加速，在漏端附近具有了較高的動能，被稱作熱電子。通過碰撞之后有一定數量的電子運動方向變成垂直于溝道，并且能量仍高于Si/SiO2的勢壘(3.1eV)，由于在控制柵上加上了高的正向偏壓，產生了強的縱向電場，這些電子就穿過了隧穿氧化層，被氮化硅層收集。Si/SiO2的電子勢壘為3.1eV，編程時為了使得溝道中的電子獲得足夠的能量躍過這個勢壘，漏端電壓至少要大于3.1V，一般為4～5V。電子在發生彈性碰撞并且獲得垂直溝道方向的速度之后，還必須有強大的縱向電場，使得電子躍過勢壘注入到氮化硅中，因此編程時柵電壓也很高，一般為7～9V。
由于便攜式電子設備要求越來越高的存儲密度，并且無法提供充足的電源，因此低功耗、低工作電壓以及可縮小性對于閃存的應用非常重要。但對于NROM閃存來說，Si/SiO2的勢壘高度無法降低，需要較高的編程電壓，會導致很高的功耗，并且也會影響器件的可縮小性。首先，熱電子注入的編程效率很低，通常Ig/Id在10-6左右，為了得到一定的柵注入電流(Ig)，必須消耗106Ig以上的漏電流Id，因此會造成很大的編程功耗。其次，高的編程漏電壓(Vd)，會使得和被編程器件具有相同位線的單元有很大的漏電流，增大了功耗，如圖3所示。NROM器件的柵疊層(gate stack)ONO等效厚度通常為12～13nm，隨著器件尺寸的縮小，如此厚的柵疊層會使得器件的柵控能力嚴重下降。圖3中，對字線i和位線j控制的單元11進行編程，位線j偏置到5V，字線i偏置到8V。但編程過程中，和被選中單元有相同位線j的所有單元10漏端也會被偏置到高電壓5V，雖然這些單元的柵電極都接零電位，但由于漏感應勢壘降低(DIBL)和表面穿通效應會造成很大的漏電流Ileak，導致消耗很大的額外功耗。第三，高的編程電壓會阻礙存儲芯片密度的提高。一塊閃存芯片包括兩個部分核心存儲單元，以及外圍微控制電路。外圍電路中有很多高電壓晶體管來產生核心存儲單元編程和擦除所需要的高電壓。這些高電壓晶體管消耗了很大的面積，現在芯片中外圍電路所占的面積已經可以和核心的存儲單元相比較。由于操作電壓在過去幾個技術代并沒有明顯降低，外圍電路的面積縮小要慢于核心存儲單元。而且，外圍電路為了產生高電壓也會消耗大量的功耗。第四，高的操作電壓也會直接影響到核心存儲陣列的縮小。為了盡量降低存儲陣列面積，多晶硅字線越近越好。但當多晶硅字線間距降低之后，會帶來越來越嚴重的電容耦合效應。通常多晶硅字線較長(幾十微米)，交叉耦合會非常嚴重，導致被選中的單元會被誤編程。
因此必須提高閃存器件的編程效率，降低編程電壓。對于CHEI編程來說，控制柵電壓和漏電壓互相制約。為了能夠有效收集注入的電子，必須有高的縱向電場，因此柵壓需要盡量高；同時，在給定的漏電壓下，為了得到產生熱電子所需的高的橫向電場，柵電壓又不能太高，否則會影響橫向電場對電子的加速。在實際的編程過程中，漏端和控制柵都是接高電壓，由于這種折中使得熱電子注入的效率較低。另外，熱電子的產生和注入都是在漏端附近發生的，產生的熱電子有很高的概率被掃到漏端，而不是注入到氮化硅層，使CHEI注入效率比較低。

發明內容
針對上述問題，為了進一步提高編程注入效率、降低編程電壓，本發明提出一種新型控制柵結構應用在NROM閃存上，通過柵電極不同區域的功函數不同，從而改變溝道內的橫向電場分布，在溝道內部靠近漏端產生一個額外的速度峰值，增加了熱電子的注入幾率，提高了編程效率，降低編程電壓，以及制備這種異質柵NROM閃存的方法本發明一種閃存存儲單元控制柵的實現方法，控制柵由不同材料組成，控制柵的兩端材料的功函數低于控制柵的中間部分功函數，即控制柵的兩端采用低功函數材料，控制柵的中間部分采用高功函數材料。
針對多晶硅控制柵，其不同區域注入不同類型雜質，靠近兩端的控制柵注入N型雜質，形成N+區，中間的控制柵注入P型雜質，形成P+區。控制柵中間P+區，功函數較高，所對應的閾值電壓比較高，相對與普通N+注入多晶硅閃存器件來說，這段區域加在柵疊層結構以及溝道的縱向電場比較低，提高了電子在這段溝道內的橫向運動速度；控制柵兩端N+區域，功函數較低，對應閾值電壓也比較低，和常規N+多晶硅柵相比較，加在這部分的縱向電場并沒有降低，有利于電子的收集。另外，對于異質柵NROM閃存來說，由于控制柵中間區域P+多晶硅柵的作用，使得這段區域縱向電場減小，橫向電場增大。在溝道中P+和N+區域交界處，電子產生了一個額外的速度峰值，也就是電子在沒到達漏端時已經被提前加速，產生熱電子。由于此時熱電子離漏端還有一段距離(N+區域寬)，相對于常規閃存熱電子在溝道和漏交界處產生，異質柵閃存的熱電子被漏端高電場收集的概率要比常規閃存小很多。而且，提前加速，使得電子在漏端附近(N+區域)有一個較高的平均速度。同時，收集熱電子的區域也明顯增加，從常規NROM漏端附近很小的區域，增加到異質柵閃存的漏端N+控制柵部分，因此提高了注入效率，在相同注入效率下可以降低編程電壓。
一種NROM閃存單元的制備方法包括下列步驟(1)備片，器件隔離；P型襯底，可采用穿通的局部氧化(LOCOS)隔離技術或者淺槽隔離(STI)；(2)調節閾值注入；注入硼，注入的能量和劑量取決于需要的閾值大小；(3)生長隧穿氧化層；
采用熱氧化方法制備，質量較高，厚度根據器件設計進行選擇；(4)淀積存儲介質層氮化硅；采用低壓氣相淀積(LPCVD)方法，厚度根據需要選擇；(5)淀積阻止氧化層；采用低壓氣相淀積(LPCVD)的方法，厚度要比隧穿氧化層大；(6)淀積多晶硅；采用低壓氣相淀積(LPCVD)的方法；(7)多晶硅注入硼；形成P+控制柵區域，注入的劑量要根據多晶硅的厚度，選擇激活之后濃度在5E19cm-3～1E20cm-3之間，這樣保證后面注入的砷能夠完全補償所注入的硼，形成反型；(8)光刻多晶硅柵線條；光刻之后先不刻蝕多晶硅，對光刻膠進行堅膜，為后面注入做準備；(9)進行大傾角注入砷；注入角度選擇和垂直方向成30度，分別從柵電極的左和右向多晶硅注入，注入的劑量選擇要使得退火之后砷的濃度達到5E20以上，為了補償先前注入的硼，并形成N+控制柵區域；(10)刻蝕多晶硅，源漏注入砷，去膠；以光刻膠為掩膜刻蝕多晶硅柵線條；(11)快速熱退火；激活注入雜質；(12)淀積低氧層，并進行退火；(13)刻蝕引線孔，淀積金屬，(14)合金，并光刻刻蝕金屬引線，完成各區引出；該制備方法工藝簡單，和現有的NROM閃存工藝技術完全兼容。選擇砷作為控制柵N+區域注入雜質，一個原因是砷在快速熱退火激活時擴散速度小(和同是N型摻雜的磷元素相比)，因此可以更加有效控制N+控制柵區域的橫向尺寸；另一個原因是在1100℃下，砷在硅中的固溶度最大，能夠達到1.7E21，相對來說磷有1.1E21，硼只有2.2E20，這樣使得在N+柵區域砷的濃度能夠大于先前摻雜的硼的濃度，成為N+多晶硅。
本發明閃存存儲單元多晶硅控制柵的N+區與P+區之間可相隔氧化硅層，在多晶硅控制柵上增加一層鎳硅，實現多晶硅控制柵N+區與P+區的電學連接。
該閃存存儲單元的制備方法如下(1)備片，器件隔離；P型襯底，可采用穿通的局部氧化(LOCOS)隔離技術或者淺槽隔離(STI)；(2)調節閾值注入；注入硼，注入的能量和劑量取決于需要的閾值大小；(3)生長隧穿氧化層；采用熱氧化方法制備，質量較高，厚度根據器件設計進行選擇；(4)淀積存儲介質層氮化硅；采用低壓氣相淀積(LPCVD)方法，厚度根據需要選擇；(5)淀積阻止氧化層；采用低壓氣相淀積(LPCVD)的方法，厚度要比隧穿氧化層大；(6)淀積多晶硅；采用低壓氣相淀積(LPCVD)的方法；(7)多晶硅注入硼，并激活退火；大劑量注入硼，使得濃度達到1E20cm-3以上，快速熱退火激活；(8)光刻刻蝕多晶硅，形成柵線條，并去膠；采用反應離子刻蝕(RIE)多晶硅，需要采用對多晶硅和二氧化硅具有高選擇比的RIE設備和條件，使得刻蝕能夠停止在阻止氧化層6上面；(9)濕法腐蝕方法去掉露出的阻止氧化層；用氫氟酸和水的體積比為1∶100的氫氟酸(HF)溶液濕法腐蝕去掉阻止氧化層，可以增加一塊陪片進行檢測阻止氧化層是否被完全腐蝕掉；(10)淀積氧化硅；形成新的阻止氧化層；(11)淀積多晶硅，采用在位摻雜砷元素；采用在位摻雜砷的方法淀積多晶硅；(12)刻蝕多晶硅，形成多晶硅側墻；采用反應離子刻蝕(RIE)，形成側墻之后，稍微過刻，使得P+多晶硅柵上第(13)步形成的氧化層也被過刻掉；(14)LDD注入；(15)淀積氧化硅并刻蝕，形成氧化硅側墻；
在多晶硅側墻外形成第二層側墻；(16)源漏注入砷，并激活退火；(17)濺射淀積金屬鎳，并退火；濺射之前需要先用稀釋氫氟酸漂20秒左右，去掉表面氧化層，退火條件為450℃30秒；(18)選擇腐蝕去掉多余的鎳；采用硫酸雙氧水體積比為4∶1的溶液，120℃煮酸10分鐘；(19)淀積低氧層，并進行退火；(20)刻蝕引線孔，淀積金屬，(21)合金，并光刻刻蝕金屬引線，完成各區引出；由于第(8)步反應離子刻蝕會對阻止氧化層質量有損傷，因此第(9)步去掉了這層質量已經下降的氧化層，第(10)步重新淀積新的阻止氧化層，并且在控制柵的P+和N+區域之間形成了一層氧化層，有效的隔絕了雜質之間的互相擴散，使得電場突變更加明顯，器件性能更好。
第(15)(16)步是通過在多晶硅控制柵上形成鎳硅，把不同摻雜區域(N+區域和P+區域)的控制柵電學上連接起來，并在源漏表層形成鎳硅，有利于源漏串聯電阻的降低。
上述制備方法是在多晶硅控制柵的N+和P+區域之間增加了氧化硅層，并通過在多晶硅控制柵上形成鎳硅，把不同摻雜區域(N+區域和P+區域)的控制柵電學上連接起來，使得電場突變更明顯，器件性能更好，工藝稍微復雜，但和常規的NROM工藝完全兼容。
器件性能分析為了說明上述器件的性能，我們用二維模擬軟件ISE(8.0版本)對異質柵NROM閃存進行了模擬，模擬的器件結構如圖4所示，模擬中使用的參數如下溝道長度Lg＝0.5μm；隧穿氧化層厚度TTO＝5nm；氮化硅層厚度TSiN＝5nm；頂層氧化層厚度TBO＝5nm；控制柵中間P+摻雜和整個溝長的比例Lh∶Lg＝0.6，即NU∶P+∶N+＝2∶6∶2；源漏和柵之間的覆蓋Loverlap＝20nm；P+柵摻雜濃度NP+＝1E20cm-3；N+柵摻雜濃度NN+＝1E20cm-3；源漏摻雜濃度NS/D＝1E20cm-3；溝道摻雜濃度Nch＝1E17cm-3。并同時模擬了常規的NROM閃存器件進行對比，模擬中使用的參數除了整個控制柵摻雜均為N+之外，完全和異質柵閃存相同。模擬中遷移率模型采用了Doping Dependence、High field saturation、Enormal模型；復合模型采用了SRH、Auger模型；柵電流模型采用了eLucky模型。
圖7(a)～(d)橫坐標表示溝道的橫向位置，其中0.0微米處為溝道的中心位置，±0.25微米處為源漏和溝道的交界處，控制柵的N+P+N+部分以及源漏所對應的位置如圖上邊長條所示，縱坐標為溝道的靜電勢。常規閃存和異質柵閃存的偏置條件均為漏電壓Vd為5V，柵電壓Vg為7V，襯底和源接地，工作在CHE編程狀態。圖7(a)(b)(c)的縱坐標所表示的變量(靜電勢、橫向電場、電子速度)均在距溝道表面5nm處截取的。圖7(d)縱坐標表示的變量(縱向電場)是在距溝道表面以上1nm處的隧穿氧化層中截取的。圖7(a)～(d)中實心方塊均表示常規N+柵閃存數據，圓形空心均表示異質柵NROM閃存數據。
柵電極由于功函數差別而導致閾值電壓變化，反應在溝道內首先就是靜電勢的變化。從圖7(a)可以看出，由于控制柵P+段柵功函數較大，閾值電壓也相應較大，加在柵介質和溝道表面的電壓降低，使得溝道表面的電場也降低，表面勢比常規N+柵要小。同時，靠近漏端的控制柵N+段功函數和閾值電壓與常規N+柵器件相同，這段溝道電勢也相同，如圖7(a)所示。所以異質柵閃存控制柵P+區域到N+區域隨對應的溝道表面勢變化要大于常規的N+柵閃存，在P+和N+區域的交界處所對應的溝道內會產生一個電場的峰值。
圖7(b)為溝道橫向電場分布。從圖中可以明顯的看出，在異質柵閃存的控制柵摻雜變化的地方(即P+和N+區域交界的地方)有一個明顯的電場峰值。在這個電場的作用下，電子很快加速，產生一個速度的峰值，如圖7(c)所示。與常規N+柵閃存相比，電子速度在靠近源端的N+區域有一定的下降，但這不影響熱電子的產生和注入。電子速度在控制柵P+區所對應的溝道內有略微增加，在控制柵P+區域與漏端N+區域交界的地方有一個很大的提高，會產生大量的熱電子，在漏端N+區域注入SiN層。由于電子速度峰值在溝道內部，離漏端有一定的距離，因此相對于常規閃存器件來說，熱電子被掃入漏電極的概率大大降低，注入效率有較大的提高。
圖7(d)為編程時縱向電場分布的比較。異質柵閃存靠近源端的N+區域縱向電場和常規器件相比沒有變化，控制柵P+區域的縱向電場和常規閃存相比有一定的減小，這是功函數差別造成的，由于這段所對應的溝道內電子速度較低，對電子注入沒有影響，反而增加了電子橫向運動的速度。在靠近漏端的N+區域，縱向電場并沒有減小，因此對產生的熱電子的收集作用并沒有改變。
通過對柵電流的模擬，能夠得到CHEI編程時候注入到氮化硅層的電流，假設異質柵閃存和常規閃存器件的氮化硅層完全相同(這完全是合理的，因為氮化硅層是經過相同工藝制備形成的，并且制備氮化硅層前后的工藝完全一樣)，即對電子的俘獲率(俘獲截面)相同，那么柵電流的大小就能夠反映器件的編程效率。
圖8為Vd＝5V時掃描柵電壓(Vg-Vth從0掃到7V)時候的柵電流(Ig)以及注入效率(Ig/Id)隨柵壓的變化圖。從圖中也可以看出，在相同的柵壓下，異質柵閃存的注入效率明顯比常規器件高。
這從圖9中可以看的更清楚。圖9所示為Vg-Vth＝7V條件下柵電流(Ig)(a)以及注入效率(Ig/Id)(b)隨漏電壓的變化圖。從圖9(a)中可以看出，在相同的漏電壓(Vd)下，異質柵閃存的柵電流為常規閃存柵電流的7倍左右，即異質柵閃存的注入效率為常規閃存注入效率的7倍。說明異質柵NROM閃存比常規閃存器件注入效率有明顯提高，能夠使得編程功耗降低。圖9(b)中可以看出，常規器件漏電壓Vd為5V時所達到的注入效率(Ig/Id)，與異質柵閃存漏電壓Vd為4.05V時相同，說明如果要保證一定的注入效率，異質柵閃存所需要的漏電壓比常規閃存的漏電壓大概下降1V左右。因此能夠降低編程電壓，使得功耗也隨之降低。
上述的分析和結果表明，異質柵NROM閃存和常規閃存相比較，可以改善溝道內靜電勢的分布，在溝道內產生一個額外的電場速度峰值，由此產生一個額外的速度峰值，并且漏端縱向電場(收集熱電子的作用)并沒有減小。由此使得編程效率有大約7倍的增加，并且在同樣的編程效率下，漏電壓可以下降接近1V左右。


下面結合附圖，對本發明做出詳細描述。
圖1常規NROM器件結構2NROM器件溝道熱電子編程示意3NROM陣列編程時產生漏干擾而帶來額外功耗的原理示意4異質柵NROM閃存結構示意5(a)-(d)本發明實施例中方法一的工藝步驟示意6(a)-(h)本發明實施例中方法二的工藝步驟示意7(a)常規閃存和異質柵閃存的溝道靜電勢分布7(b)常規閃存和異質柵閃存的溝道橫向電場分布7(c)常規閃存和異質柵閃存的溝道電子速度分布7(d)常規閃存和異質柵閃存的縱向電場分布8(a)常規閃存和異質柵閃存在漏電壓Vd為5V時柵電流隨柵壓的關系曲線圖8(b)常規閃存和異質柵閃存在漏電壓Vd為5V時柵電流和漏電流之比(Ig/Id)隨柵壓的關系曲線圖9(a)常規閃存和異質柵閃存在柵電壓Vg-Vth為7V時柵電流隨漏電壓的關系曲線圖9(b)常規閃存和異質柵閃存在柵電壓Vg-Vth為7V時柵電流和漏電流之比(Ig/Id)隨漏電壓的關系曲線圖中，相同的標號表示相同的部件1——硅襯底(p-摻雜) 2——漏端(N+摻雜) 3——隧穿氧化層 4——氮化硅層 5——N+摻雜多晶硅 6——阻擋氧化層(block oxide) 7——源端(N+摻雜) 8——數據1所存儲的位置 9——數據2所存儲的位置 10——未被選中的單元 11——被選中的單元 12——P+摻雜多晶硅 13——光刻膠14——LDD區 15——二氧化硅側墻 16——鎳硅。
具體實施例方式
以下結合附圖詳細描述本發明所提供的快閃存儲器單元及其制備方法。
實施例一一種異質柵NROM閃存單元如圖4所示，為本實施例的閃存單元，其中硅襯底1為p-型，漏端2和源端7均為N+摻雜，柵疊層采用隧穿氧化層3/氮化硅層4/阻止氧化層6的結構。控制柵分成三個區域，中間區域為P+摻雜多晶硅12為高功函數材料，兩側靠近源端和漏端均為N+型摻雜多晶硅5為低功函數材料，在本實施例中，靠近源端N+和中間P+摻雜多晶硅以及靠近漏端N+摻雜多晶硅的橫向尺寸比例為1∶3∶1。
該異質柵NROM閃存的一種制備方法，如圖5所示，以下對該方法進行詳細說明(1)采用p-型單拋硅襯底1，硅片初始清洗，淺槽隔離或者局部氧化隔離(LOCOS)，氧化形成隧穿氧化層3，厚度為5nm，低壓氣相淀積(LPCVD)氮化硅4，厚度為5nm，低壓氣相淀積(LPCVD)阻擋氧化層6，厚度5nm，低壓氣相淀積多晶硅5，厚度120nm，進行柵注入硼，注入能量為5keV，注入劑量為1E15cm-3，快速熱退火900度20秒，激活退火，如圖5(a)所示；
(2)光刻形成柵線條，堅膜，以光刻膠13為掩膜版，與垂直硅表面方向成30度角，分別從源端7和漏端2兩個方向注入砷，能量為60keV，劑量為1E16，形成N+注入多晶硅區5，如圖5(b)所示；(3)以光刻膠13為掩膜板，反應離子刻蝕(RIE)多晶硅5和柵疊層結構3、4、6，并離子注入砷，能量50keV，劑量5E15，形成源漏，如圖5(c)所示；(4)去膠并激活退火，快速熱退火1050度20秒，源漏向溝道方向有一定的擴散，控制柵N+區域也會向P+區域發生少量擴散，但砷擴散速度較慢，不會發生大的改變，如圖5(d)所示；之后的工藝都是常規工藝，淀積低氧層600nm，光刻刻蝕接觸孔，采用反應離子刻蝕(RIE)，去膠，淀積金屬鋁，厚度500nm，光刻刻蝕鋁線，采用ICP刻蝕鋁，形成互連，RIE刻蝕背面多晶硅及柵疊層結構，背面淀積金屬鋁，厚度300nm，合金，430度30分鐘。
實施例二一種異質柵NROM閃存單元本實施例的閃存單元由多晶硅控制柵、源漏區、隧穿氧化層、存儲數據的氮化硅層以及阻止氧化層組成，控制柵的不同區域注入不同類型雜質，靠近源端和漏端的控制柵注入N型雜質，形成N+多晶硅控制柵，中間的控制柵注入P型雜質，形成P+多晶硅控制柵。多晶硅控制柵注入N型雜質的N+區與多晶硅控制柵注入P型雜質的P+區之間相隔氧化硅層，以及多晶硅控制柵上增加一層將N+多晶硅控制柵和多晶硅P+區電學連接的鎳硅。
該異質柵NROM閃存的制備方法，如圖6所示，以下對該方法進行詳細說明(1)采用p-型單拋硅襯底1，硅片初始清洗，淺槽隔離或者局部氧化隔離(LOCOS)，氧化形成隧穿氧化層3，厚度為5nm，低壓氣相淀積(LPCVD)氮化硅4，厚度為5nm，低壓氣相淀積(LPCVD)阻擋氧化層6，厚度5nm，低壓氣相淀積多晶硅5，厚度120nm，進行柵注入硼，注入能量為5keV，注入劑量為5E15cm-3，快速熱退火900度20秒，激活退火，如圖6(a)所示；(2)光刻形成柵線條，以光刻膠為13掩膜，反應離子刻蝕(RIE)多晶硅，需要采用對多晶硅和氧化硅有高的刻蝕選擇比的設備和條件，使得刻蝕停止在阻止氧化層表面，如圖6(b)所示；(3)去膠，采用氫氟酸和去離子水體積比為1∶100的稀釋氫氟酸腐蝕已經露出的阻止氧化層，腐蝕速率大約為2.3埃每秒，腐蝕時間選擇為30秒，稍微過腐蝕一些，阻止氧化層下面是氮化硅，稀釋氫氟酸對氮化硅的影響很小；由于露出的阻止氧化層表面已經經過刻蝕，質量下降，因此去掉露出的阻止氧化層，再淀積新的氧化層，能夠提高阻止氧化層的質量；如圖6(c)所示；(4)低壓氣相淀積氧化硅6，厚度為5nm，形成新的阻止氧化層，如圖6(d)所示；(5)低壓氣相淀積多晶硅，并在位摻雜砷，形成N+多晶硅5，厚度為50nm；也可先淀積多晶硅，再離子注入砷，但在拐角處的多晶硅雜質(砷)很難注入到，有可能使得性能退化；如圖6(e)所示；(6)反應離子刻蝕(RIE)N+多晶硅5，形成多晶硅側墻，并且過刻蝕一些，保證把P+多晶硅12上表面的氧化硅刻蝕掉，刻蝕柵疊層結構，注入砷，劑量5E13cm-3，能量33keV，形成LDD區14，如圖6(f)所示；(7)低壓氣相淀積氧化硅50nm，反應離子刻蝕氧化硅，形成氧化硅側墻15，離子注入砷，劑量5E15cm-3，形成源漏，如圖6(g)所示；(8)用氫氟酸和去離子水體積比為1∶100的稀釋氫氟酸漂表面氧化層，時間為50秒，去掉表面氧化層，有利于鎳和硅進行反應，同時不會對氧化硅側墻產生嚴重影響；稀釋氫氟酸腐蝕的另外的作用是，從上向下腐蝕一部分(小于等于10nm)N+多晶硅5和P+多晶硅12之間的氧化層，使得后面形成鎳硅的時候能夠連上N+多晶硅5和P+多晶硅12；濺射10nm金屬鎳，在450度30秒的條件下快速熱退火形成鎳硅，降低源漏和柵淀積的電阻，并且把控制柵的N+多晶硅區域和P+多晶硅區域連接起來；選擇腐蝕去掉多余的鎳，采用硫酸和雙氧水體積比為4比1的溶液，120度10分鐘；如圖6(h)所示；之后的工藝都是常規工藝，淀積低氧層600nm，光刻刻蝕接觸孔，采用反應離子刻蝕(RIE)，去膠，淀積金屬鋁，厚度500nm，光刻刻蝕鋁線，采用ICP刻蝕鋁，形成互連，RIE刻蝕背面多晶硅及柵疊層結構，背面淀積金屬鋁，厚度300nm，合金，430度30分鐘。
實施例二和實施例一相比較，工藝相對復雜一些，但通過控制柵N+區域和P+區域之間的薄氧化層，有效的隔絕了雜質之間的互擴散，使得器件性能更好一些。
以上通過詳細實施例描述了本發明所提供的快閃存儲器單元及其制備方法，本領域的技術人員應當理解，在不脫離本發明實質的范圍內，可以對本發明的器件結構做一定的變形或修改，其制備方法也不限于實施例中所公開的內容。
權利要求
1.一種NROM閃存單元控制柵的實現方法，其特征在于控制柵由不同材料組成，控制柵的兩端材料的功函數低于控制柵的中間部分材料的功函數。
2.如權利要求1所述的NROM閃存單元控制柵的實現方法，其特征在于在多晶硅控制柵的兩端注入N型雜質，形成N+區，在其中間部分注入P型雜質，形成P+區。
3.如權利要求2所述的NROM閃存單元控制柵的實現方法，其特征在于多晶硅控制柵N+區與P+區之間相隔氧化硅層，通過在控制柵上增加一層鎳硅，實現多晶硅控制柵N+區與P+區的電學連接。
4.如權利要求2或3所述的NROM閃存單元控制柵的實現方法，其特征在于靠近源端的多晶硅控制柵N+區與多晶硅控制柵P+區以及靠近漏端的多晶硅控制柵N+區的橫向尺寸比例為1∶3∶1。
5.一種NROM閃存單元的制備方法，其步驟包括(1)備片，器件隔離；(2)調節閾值注入硼；(3)生長隧穿氧化層；(4)淀積存儲介質層氮化硅；(5)淀積阻止氧化層；(6)淀積多晶硅；(7)多晶硅注入P型雜質，形成多晶硅控制柵P+區域；(8)光刻多晶硅柵線條；(9)進行大傾角注入N型雜質，形成多晶硅控制柵N+區域；(10)刻蝕多晶硅；(12)快速熱退火，激活注入雜質，并進行后續工序。
6.如權利要求2或5所述的方法，其特征在于注入P型雜質硼，其激活之后濃度在5E19cm-3～1E20cm-3之間。
7.如權利要求2或5所述的方法，其特征在于注入N型雜質砷，其激活之后濃度在5E20cm-3以上。
8.一種NROM閃存單元的制備方法，其步驟包括(1)備片，器件隔離；(2)調節閾值注入硼；(3)生長隧穿氧化層；(4)淀積存儲介質層氮化硅；(5)淀積阻止氧化層；(6)淀積多晶硅；(7)多晶硅注入P型雜質，并激活退火，形成多晶硅控制柵P+區域；(8)光刻刻蝕多晶硅，形成柵線條，并去膠；(9)濕法腐蝕方法去掉露出的阻止氧化層；(10)淀積氧化硅，形成新的阻止氧化層；(11)淀積多晶硅，采用在位摻雜注入N型雜質，形成多晶硅控制柵N+區域；(12)刻蝕多晶硅，形成多晶硅側墻；(13)LDD注入；(14)淀積氧化硅并刻蝕，形成氧化硅側墻；(15)濺射淀積金屬鎳，并退火；(16)選擇腐蝕去掉多余的鎳；(17)淀積低氧層，進行退火，并進行后續工序。
9.如權利要求8所述的NROM閃存單元的制備方法，其特征在于步驟(7)中注入P型硼雜質。
10.如權利要求8或9所述的NROM閃存單元的制備方法，其特征在于步驟(11)中注入N型砷、磷雜質。
全文摘要
本發明提供了一種NROM閃存存儲單元，屬于非揮發性半導體存儲器技術領域。該存儲單元是由控制柵、源漏區、隧穿氧化層、存儲數據的氮化硅層以及阻止氧化層組成，在控制柵的不同區域注入不同類型雜質，靠近源端和漏端的控制柵注入N型雜質，形成N
文檔編號H01L21/28GK1870298SQ200610012188
公開日2006年11月29日 申請日期2006年6月9日 優先權日2006年6月9日
發明者單曉楠, 黃如, 蔡一茂, 李炎, 周發龍 申請人:北京大學