專利名稱：一種閃存存儲單元結構及其制備方法
技術領域：
本發明屬于非揮發性半導體存儲器技術領域，具體涉及一種每單元能存儲多位數據的閃存存儲單元及其制備方法。
背景技術：
閃存(Flash Memory)以其便捷，存儲密度高，可靠性好等優點成為非揮發性存儲器中研究的熱點。從二十世紀八十年代第一個閃存產品問世以來，隨著技術的發展和各類電子產品對存儲的需求，閃存被廣泛用于手機，筆記本，掌上電腦和U盤等移動和通訊設備中。如今閃存已經占據了非揮發性半導體存儲器的大部分市場份額，成為發展最快的非揮發性半導體存儲器。研制高存儲密度的閃存是閃存技術發展的重要推動力。
閃存的結構單元如圖一所示，它包含2層多晶硅柵，上面一層多晶硅1引出接字線，是控制柵，用來控制單元的選通以及單元的編程讀出等操作，下面的多晶硅柵7不引出，完全與外界隔絕，因此叫做浮柵。閃存單元是利用浮柵上的存儲電荷改變控制柵對應的閾值電壓，從而決定單元的存儲內容。如果浮柵上沒有存儲電子電荷，控制柵對應一個較低的閾值電壓VT；當浮柵上存儲了電子電荷QFG(QFG＜0)，則控制柵閾值電壓增大了ΔVT，ΔVT＝-QFG/CFC(1)其中CFC是浮柵相對控制柵的等效電容。這樣在讀取的時候，控制柵上加上一定的讀取電壓，浮柵中有電子的單元因為閾值電壓高而不導通，就是存了信息“0”；當浮柵中沒有存儲電子的時候，閾值電壓低，單元導通，就是存了信息“1”，如圖二所示。
隨著傳統的CMOS超大規模集成電路技術的高速發展，閃存技術也朝著低功耗，低工作電壓和高存儲密度的方向發展。但是由于多晶硅浮柵存儲的電荷是連續分布的，當有一個泄漏通道的時候，整個浮柵上的存儲電荷都會通過這個泄漏通道而丟失，因此限制閃存按比例縮小能力的最大障礙是其隧穿氧化層厚度不能持續減小，因為在薄的隧穿氧化層情況下，直接隧穿和應力引起泄漏電流(SILC)等效應都對閃存的漏電控制提出巨大挑戰。最近發展的SONOS閃存技術，單元結構和多晶硅浮柵結構類似，只是采用氮化硅層作為存儲電荷的浮柵。因為氮化硅利用陷阱存儲電荷，電荷是不連續分布的，不會通過同一個泄漏通道丟失，因此具有高的可靠性，隧穿氧化層也可以大大減薄，降低工作電壓和減小功耗。
在SONOS閃存單元中，存儲的電荷的不連續分布的另外一個重要的應用是可以使得每個單元能夠存儲兩位的數據，就是所謂的NROM結構，如圖三所示。NROM結構采用溝道熱電子注入編程方式，可以使得電子9存儲在源漏上方的氮化硅8中，具有區域化的特點，擦除采用源漏產生的熱空穴注入方式。NROM讀取的時候采用反向讀取，如圖四所示，即如果要讀取原來編程時漏端上方的那位數據10，則讀取的時候把原來編程時的漏端當源端，而原來的源端當漏端接位線。位線偏壓比一般閃存單元讀取時的位線的電位要高一些，為1.5V左右，這樣就能使得靠近漏端一側的耗盡層13比低漏電壓時的耗盡層12足夠寬，而把漏端上方的存儲的電荷9的影響屏蔽掉，因此讀取的數據是由源端上方的氮化硅中存儲的電荷決定的。反過來，為了讀另外一位數據的狀態，則要再次把源漏端掉過來。因此通過電荷9分別存儲在氮化硅浮柵8的兩端，實現了一個單元存儲兩位數據的功能。但是NROM存在的一個問題是器件兩端存儲的電荷因為有一個水平的分布，所以當器件尺寸縮小時NROM分別存儲的兩位數據之間會發生串擾現象，影響所存數據的讀取，因此難于進一步提高存儲密度。
發明內容
本發明進一步提高閃存的存儲密度，提供一種閃存存儲單元及其制備方法，在橫向和縱向上分別存儲兩位數據，從而實現了每個閃存單元能存儲四位數據的功能，大大地增加了閃存的存儲密度，而且閃存單元兩端的電荷存儲層從物理上被隔離開來，從而有效的防止閃存單元兩端數據之間的串擾，因此具有更強的尺寸縮小和進一步提高存儲密度的能力。
本發明閃存存儲單元，是由多晶硅控制柵、源區、漏區和存儲電荷的浮柵組成，其特征在于浮柵是由分別靠近源區、漏區的兩部分組成，兩部分浮柵被多晶硅控制柵隔離，每部分浮柵由可存儲電荷的兩層氮化硅組成，上、下氮化硅層之間設有隔離氧化層。
上述氮化硅的厚度為4-7納米。
浮柵與多晶硅控制柵之間的中間隔離氧化層的厚度為8-10納米。
浮柵與源漏區之間的隧穿氧化層的厚度為5-7納米。
兩層氮化硅之間的隔離氧化層的厚度為2-3納米。
兩部分浮柵的長度分別為20-45納米。
一種閃存存儲單元的制備方法，其步驟包括(1)在P型硅片上形成源區，并進行閾值調整注入；(2)熱氧化、淀積第一層氮化硅、淀積二氧化硅或熱氧化氮化硅形成二氧化硅、淀積第二層氮化硅、淀積二氧化硅阻擋層和淀積氮化硅犧牲層，形成多層柵結構；(3)光刻并刻蝕上面淀積的多層柵結構至襯底，開出溝道中部上方的用于隔離兩部分浮柵的窗口；(4)熱氧化生成溝道中間部分的柵氧，并淀積隔離用二氧化硅和控制柵用多晶硅；(5)化學機械拋光多晶硅層，暴露出氮化硅犧牲層，去掉氮化硅犧牲層，再淀積多晶硅，刻蝕多晶硅形成多晶硅側墻；(6)以多晶硅側墻為硬掩膜，刻蝕多層結構，形成兩端的存儲電荷的多層結構；(7)淀積氧化層，刻蝕形成側墻，之后進行N+注入，并退火，形成源漏。
本發明的技術效果本發明在相同工藝條件下，存儲密度是一般多晶硅浮柵閃存的4倍，是NROM閃存的2倍。而且工藝簡單，和傳統CMOS工藝兼容，也沒有增加光刻次數。由于增加每一個閃存單元存儲數據的位數，可以在相同的工藝條件下，成倍的增加閃存的存儲密度，從而降低存儲成本。并且本發明從物理上隔離開了單元兩端的浮柵，從而有效地抑制了兩端數據的串擾影響，具有更好的尺寸縮小能力。
下面結合附圖，對本發明做出詳細描述。
圖1為現有閃存存儲單元的結構示意圖；圖2為現有閃存單元的閾值漂移和浮柵中存儲電荷的關系示意圖；圖3為NROM結構示意圖；圖4為NROM的讀取原理示意圖；其中，1—多晶硅控制柵；2—阻擋氧化層；3—隧穿氧化層；4—源；5—襯底；6—漏；7—多晶硅浮柵；8—氮化硅層；9—存儲的電子；10—要讀取的那位的信息；11—另外一位的信息；12—高漏電壓時的耗盡區范圍；13—低漏電壓時的耗盡區范圍圖5為本發明閃存存儲單元的結構示意圖；01—控制柵；02—第二層氮化硅；03—氮化硅間氧化層；04—第一層氮化硅；05—源；06—襯底；07—漏；08—隧穿氧化層；09—存儲的電荷；010—阻擋氧化層；011—要讀取的兩位信息；012—另外兩位信息；013—低漏電壓時的耗盡區范圍；014—高漏電壓時的耗盡區范圍圖6為本發明閃存存儲單元的邏輯狀態和閾值漂移的關系示意圖；圖7為本發明閃存存儲單元的讀取原理示意圖；圖8為本發明閃存存儲單元的“0 1”狀態編程示意圖；圖9為本發明閃存存儲單元的“1 0”狀態編程示意圖；
圖10為本發明閃存存儲單元的“0 0”狀態編程示意圖；圖11為本發明閃存存儲單元的擦除示意圖；圖12為本發明閃存存儲單元的工藝流程圖。
001—硅；002—二氧化硅；003—氮化硅；004—源；005—漏；006—側墻；具體實施方式
參考圖5，單元采用兩層氮化硅02、氮化硅04作為浮柵，且浮柵對稱地位于單元的源漏兩端，隧穿氧化層08為5-7nm，第一層和第二層的氮化硅厚度為4-7nm，兩層氮化硅之間的氧化層03厚度為2-3nm，阻擋氧化層010的厚度為8-10nm。因為第一層和第二層氮化硅浮柵相對于控制柵01的等效電容CFC不一樣，所以兩層浮柵中存儲的電子09使得單元的閾值電壓漂移是不一樣的。以單元一端的存儲電子的情況為例，假設第一層氮化硅相對于控制柵等效電容為CFC1，且一端存儲的電子電荷為QFG1，第二層的氮化硅相對于控制柵等效電容為CFC2，一端存儲的電子電荷為QFG2，根據上面曾提到的公式ΔVT＝-QFG/CFC，則它們引起的閾值電壓漂移為ΔVT1＝-QFG1/CFC1和ΔVT2＝-QFG2/CFC2，因為第一層和和第二層的氮化硅的厚度相等，所以可以存儲的電子是近似相等的(QFG1＝QFG2)。很明顯CFC2＞CFC1，因此有ΔVT1＞ΔVT2。這樣根據兩層氮化硅層有否存儲電子可以有四個閾值電壓的漂移，因此有四個狀態，如圖6所示。
(1)當兩層氮化硅層都沒有存儲電電子，總的閾值電壓漂移ΔVT＝0，可以定義為狀態“1 1”(2)當第二層氮化硅存儲電子，第一層沒有存儲電子，總的閾值電壓漂移ΔVT＝ΔVT2，可以定義為狀態“1 0”(3)當第一層氮化硅存儲電子，第二層沒有存儲電子，總的閾值電壓漂移ΔVT＝ΔVT1，可以定義為狀態“0 1”(4)當兩層氮化硅層都存儲電電子，總的閾值電壓漂移ΔVT＝ΔVT1+ΔVT2，可以定義為狀態“0 0”。
因此一端實現了兩位數據的存儲功能，采用NROM相同的讀取方法，如圖7所示，即如果要讀取原來編程時漏端上方的那位數據011，則讀取的時候把原來編程時的漏端當源端，而原來的源端當漏端接位線。位線偏壓比一般閃存單元讀取時的位線的電位要高一些，為1.5V左右，這樣就能使得靠近漏端一側的耗盡層014比低漏電壓時的耗盡層013足夠寬，而把漏端上方的存儲的電荷09的影響屏蔽掉，該存儲單元的另外一端存儲的數據完全類似，也可以實現兩位數據的存儲功能，這樣每個存儲單元可以存儲四位的數據，而且兩端的浮柵從物理上隔離開來了，因此可以有效地抑制兩端的數據的串擾影響。存儲單元的編程(根據數據狀態，選擇性地對氮化硅進行電子注入)采用溝道熱電子注入方式，比如要對漏端上方一端的氮化硅層進行電子注入，則漏端接5V電壓，控制柵加編程電壓脈沖，如圖8所示，當控制柵接高電壓脈沖(+10V)時，注入的電子在縱向電場的作用下，能夠越過隧穿氧化層和氮化硅間的氧化層存儲在第二層氮化硅中，實現了“1 0”的編程；當控制柵接中等電壓脈沖(+7V)時，縱向電場不能使得注入的電子隧穿過氮化硅間的氧化層，因此電子存儲在第一層氮化硅中，實現了“0 1”的編程，如圖9所示；當控制柵接高和中等電壓組合脈沖時，兩層氮化硅都存儲電子，實現了“0 0”的編程，如圖10所示。對氮化硅中的電子進行擦除采用熱空穴注入的方式，此時控制柵接-7V的電壓，漏端接5V電壓，其他端接地，對第一層第二層的氮化硅中的電子同時進行擦除(注入的空穴和電子中和)，使得擦除后單元的狀態回到“1 1”狀態，如圖1 1所示。
參考圖12，存儲單元器件的制備步驟為(1)在P型硅片001上，采用傳統CMOS工藝，形成LOCOS或者淺槽隔離，然后形成有源區，并進行閾值調整注入。
(2)熱氧化(5nm)形成二氧化硅層002，淀積氮化硅003(5nm)、淀積二氧化硅或者熱氧化氮化硅002(2nm)，淀積氮化硅003(5nm)，淀積二氧化硅002(8nm)，淀積氮化硅犧牲層003(200nm)，形成襯底上的多層結構(圖12-a)。
(3)光刻并RIE刻蝕多層柵結構至襯底，保留兩端的氮化硅犧牲層和存儲電荷的多層結構，中間窗口為溝道中部部分(圖12-b)。
(4)去掉光刻膠以后，熱氧化生成溝道中間部分的二氧化硅002(2nm)，然后在柵氧上面淀積隔離二氧化硅氧化層002(圖12-c)。
(5)淀積用來形成控制柵的多晶硅001(200nm)(圖12-d)，然后以氮化硅犧牲層003為停止層進行化學機械拋光多晶硅層，從而暴露出氮化硅犧牲層003(圖12-e)。
(6)煮濃PH3去掉氮化硅犧牲層001，然后再次淀積多晶硅001(200nm)，并ICP回刻多晶硅001形成多晶硅側墻(圖12-f)。
(7)以多晶硅側墻為硬掩膜，使用高選擇比RIE刻蝕多層結構，形成兩端的存儲電荷的多層結構(圖12-g)；(8)然后淀積氧化層002，RIE回刻形成側墻006，之后進行As注入并退火形成源004漏005(圖12-h)；
為了防止單元中兩位數據的互相影響，NROM的器件尺寸不能極大地縮小，因此到一定程度以后，難以僅僅通過縮小器件尺寸來增加閃存的存儲密度。而本發明在相同的工藝條件下，成倍的增加閃存的存儲密度，并且有效地抑制了單元兩端數據的相互串擾影響，從而可以進一步縮小尺寸，提高存儲密度，降低存儲成本。
綜上所述，本發明公開了一種閃存存儲單元結構及其制備方法。上面描述的應用場景和實施例，并非用于限定本發明，任何本領域技術人員，在不脫離本發明的精神和范圍內，可做各種的更動和潤飾，因此本發明的保護范圍視權利要求范圍所界定。
權利要求
1.一種閃存存儲單元，是由多晶硅控制柵、源區、漏區和存儲電荷的浮柵組成，其特征在于浮柵是由分別靠近源區、漏區的兩部分構成，兩部分浮柵被多晶硅控制柵隔離，每部分浮柵由可存儲電荷的兩層氮化硅組成，上、下氮化硅層之間設有隔離氧化層。
2.如權利要求1所述的閃存存儲單元，其特征在于上述氮化硅的厚度為4-8納米。
3.如權利要求1所述的閃存存儲單元，其特征在于浮柵與多晶硅控制柵之間的中間隔離氧化層的厚度為6-8納米。
4.如權利要求1所述的閃存存儲單元，其特征在于浮柵與源漏區之間的隧穿氧化層的厚度為5-7納米。
5.如權利要求1所述的閃存存儲單元，其特征在于上述氮化硅之間的隔離氧化層的厚度為2-3納米。
6.一種閃存存儲單元的制備方法，其步驟包括(1)在P型硅片上形成源區，并進行閾值調整注入；(2)熱氧化、淀積第一層氮化硅、淀積二氧化硅或熱氧化氮化硅形成二氧化硅、淀積第二層氮化硅、淀積二氧化硅阻擋層和淀積氮化硅犧牲層，形成多層柵結構；(3)光刻并刻蝕上面淀積的多層柵結構至襯底，開出溝道中部上方的用于隔離兩部分浮柵的窗口；(4)熱氧化生成溝道中間部分的柵氧，并淀積隔離用二氧化硅和控制柵用多晶硅；(5)化學機械拋光多晶硅層，暴露出氮化硅犧牲層，去掉氮化硅犧牲層，再淀積多晶硅，刻蝕多晶硅形成多晶硅側墻；(6)以多晶硅側墻為硬掩膜，刻蝕多層結構，形成兩端的存儲電荷的多層結構；(7)淀積氧化層，刻蝕形成側墻，之后進行N+注入，并退火，形成源漏。
全文摘要
本發明提供了一種閃存存儲單元及其制備方法，屬于非揮發性半導體存儲器技術領域。與傳統的閃存存儲單元相比，本發明采用兩層氮化硅作為浮柵，在橫向和縱向上分別存儲兩位數據，實現了每個閃存存儲單元能存儲四位數據的功能，大大地增加了閃存的存儲密度。在相同工藝條件下，存儲密度是一般多晶硅浮柵閃存的4倍，是NROM閃存的2倍。而且其浮柵由靠近源區、漏區的兩部分組成，并從物理上隔離開來，可以有效地抑制單元兩端存儲數據之間的串擾影響。本發明工藝簡單，和傳統CMOS工藝兼容，也沒有增加光刻次數，從而降低了存儲成本。
文檔編號H01L21/8247GK1870297SQ20061001218
公開日2006年11月29日 申請日期2006年6月9日 優先權日2006年6月9日
發明者蔡一茂, 黃如, 單曉楠, 周發龍, 李炎, 王陽元 申請人:北京大學