半導體裝置及其制造方法

專利名稱：半導體裝置及其制造方法
技術領域：
本發明涉及用于提高半導體裝置的成品率及可靠性的技術。
背景技術：
近年來，作為封裝技術，CSP(Chip Size Package芯片尺寸封裝)正在受到人們關注。所謂CSP是指，具有與半導體芯片的外形尺寸大致相同大小的小型封裝件。目前，作為CSP之一種，公知有BGA(Ball Grid Array球柵陣列)型半導體裝置。該BGA型半導體裝置在封裝件的一主面上格子狀排列多個由焊錫等金屬部件構成的球狀導電端子，并且將其與形成于封裝件的另一面上的半導體芯片電連接。
而且，在將該BGA型半導體裝置組裝到電子設備中時，通過將各導電端子壓裝在印刷線路板的配線圖案上，將半導體芯片和搭載于印刷線路板上的外部電路電連接。
這樣的BGA型半導體裝置與具有向側部突出的引腳的SOP(SmallOutline Package小外形封裝)及QFP(Quad Flat Package四方扁平封裝)等其它CSP型半導體裝置相比，具有可設置多個導電端子且可小型化的優點。該BGA型半導體裝置具有作為例如在手機中搭載的數碼相機的圖像傳感器芯片的用途。
圖10是構成現有的BGA型半導體裝置的概略結構的圖，圖10(a)是該BGA型半導體裝置表面側的立體圖。另外，圖10(b)是該BGA型半導體裝置背面側的立體圖。
BGA型半導體裝置100中，在第一及第二玻璃襯底104a、104b之間，夾著樹脂105a、105b而密封有半導體芯片101。在第二玻璃襯底104b的一主面上，即BGA型半導體裝置100的背面上格子狀配置有多個球狀端子(以下稱為導電端子111)。該導電端子111通過第二配線109向半導體芯片1連接。在多個第二配線109上分別連接有從半導體芯片101內部引出的鋁配線，進行各導電端子111和半導體芯片101的電連接。
參照圖11進一步詳細說明該BGA型半導體裝置100的剖面結構。圖11表示沿分界(也稱作劃線或切割線)分割成各個芯片的BGA型半導體裝置100的剖面圖。
如圖11所示，在配置于上述半導體芯片101表面的絕緣膜102上設有第一配線103。該半導體芯片101通過樹脂105a與第一玻璃襯底104a粘接。另外，該半導體芯片101的背面通過樹脂105b與第二玻璃襯底104b粘接。而且，第一配線103的一端與第二配線109連接。該第二配線109從第一配線103的一端延伸到第二玻璃襯底104b的表面。而且，在延伸到第二玻璃襯底104b上的第二配線109上形成有球狀的導電端子111。
上述的技術被記載于下面的專利文獻1中。
另外，不使用半導體晶圓背面側的第二玻璃襯底的技術已被記載于本申請人在先發明的如下專利文獻2中。
特別是關于在半導體芯片上粘接有一個支承體時的BGA型半導體裝置的制造方法，參照附圖進行說明。
圖12～圖14是表示可適用于圖像傳感器芯片的現有例的BGA型半導體裝置的制造方法的剖面圖。
首先，如圖12所示，在半導體襯底30上的表面上，隔著由氧化硅膜或氮化硅膜構成的第一絕緣膜31形成由鋁層或鋁合金層構成的第一配線32。而且，在包含第一配線32的半導體襯底30上，通過由環氧樹脂構成的粘接劑33粘接例如玻璃襯底34。
其次，如圖13所示，在與第一配線32對應的半導體襯底30的背面形成具有開口部的抗蝕膜(未圖示)，以該抗蝕膜為掩模對半導體襯底30進行干式蝕刻，進而蝕刻絕緣膜31，形成從半導體襯底30的背面到達第一配線32的開口35。
而且，在包含開口35在內的半導體襯底30的背面形成第二絕緣膜36，蝕刻該第二絕緣膜36，使上述第一配線32的表面露出，然后，如圖14所示，隔著該第二絕緣膜36形成與上述第一配線32連接的配線層37。進而，在配線層37上形成保護層(未圖示)，在保護層的規定位置設置開口，形成與配線層接觸的球狀端子38。
然后，圖中未圖示，將半導體襯底及層積于其上的上述各層切斷，分離成各個半導體芯片。這樣，形成將第一配線32和球狀端子38電連接的BGA型半導體裝置。
專利文獻1專利公表2002-512436號公報專利文獻2特開2004-80006號公報但是，在上述半導體裝置的制造過程中，由于上述第二絕緣膜36成膜時的狀態，及在該第二絕緣膜36成膜后為使第一配線32表面露出而進行的蝕刻第二絕緣膜36時的狀態，而存在如下問題，即，例如圖14所示，通過將第二絕緣膜36的膜厚減薄而使絕緣耐壓性降低，或通過使處理藥劑等經由上述開口35從硅端部浸入半導體裝置內部而在上述第一配線32上產生腐蝕。特別是如圖14所示，由于向開口35的底部及側壁部形成絕緣膜的成膜膜厚比半導體襯底30的背面薄，故存在有包覆不良的位置A。
因此，可能會對制造后侵入水分等的耐性降低。

發明內容
本發明的半導體裝置，包括第一配線，其隔著第一絕緣膜形成于半導體芯片的第一主面上；第一開口部，其使所述第一絕緣膜從所述半導體芯片的第二主面露出；第二開口部，其使所述第一配線的表面從所述半導體芯片的第二主面露出，并且具有比所述第一開口部的開口直徑小的開口直徑；第二絕緣膜，其形成于所述第一及第二開口部的表面；第二配線，其通過所述第一及第二開口部，與所述第一配線電連接。
另外，還具有粘接在所述半導體芯片的第一主面上的支承體。
另外，所述第二絕緣膜為無機或有機絕緣膜，或者為將它們層積形成的結構。
另外，還具有與所述第二配線連接的球狀端子。
本發明的半導體裝置的制造方法，其包括如下工序準備介由第一絕緣膜形成有第一配線的半導體襯底，從所述半導體襯底背面蝕刻該半導體襯底，形成使所述第一絕緣膜露出的第一開口；對從所述第一開口露出的所述第一絕緣膜進行蝕刻，形成使所述第一配線露出的第二開口；蝕刻所述半導體襯底，形成具有比所述第一開口的開口直徑寬的開口直徑的第三開口；介由所述第二及第三開口在包含所述第一配線的半導體襯底背面形成第二絕緣膜；對包覆所述第一配線的第二絕緣膜進行蝕刻；介由所述第二絕緣膜在第二及第三開口內形成與所述第一配線連接的第二配線。
另外，具有在所述半導體襯底上粘接支承體，以將所述第一配線之上包覆的工序。
另外，形成所述第二絕緣膜的工序為形成無機或有機絕緣膜的工序、或將它們層積形成的工序。
蝕刻所述第二絕緣膜的工序是以抗蝕膜為掩模進行蝕刻的工序。
蝕刻所述第二絕緣膜的工序是不使用抗蝕膜為掩模的蝕刻工序。
另外，還具有形成與所述第二配線連接的球狀端子的工序。
而且，具有將所述半導體襯底分割成多個半導體芯片的工序。
根據本發明，在對半導體襯底和第一絕緣膜進行蝕刻而形成使第一配線露出的第一及第二開口后，蝕刻所述半導體襯底，形成具有比該第一開口的開口直徑寬的開口直徑的第三開口，由此，在之后的對第二絕緣膜進行構圖的工序中，已被構圖了的第二絕緣膜的蝕刻端部存在于第一絕緣膜上，使絕緣耐性提高，同時，可抑止制造過程中藥劑等從硅端部浸入以及制造后的水分等的浸入，并且可抑止對第一配線的腐蝕的產生。


圖1是表示本發明實施例的半導體裝置的制造方法的剖面圖；圖2是表示本發明實施例的半導體裝置的制造方法的剖面圖；圖3是表示本發明實施例的半導體裝置的制造方法的剖面圖；圖4是表示本發明實施例的半導體裝置的制造方法的剖面圖；圖5是表示本發明實施例的半導體裝置的制造方法的剖面圖；圖6是表示本發明實施例的半導體裝置的制造方法的剖面圖；圖7是表示本發明實施例的半導體裝置的制造方法的剖面圖；圖8是表示本發明實施例的半導體裝置的制造方法的剖面圖；圖8(a)是表示本發明實施例的半導體裝置的制造方法的剖面圖；圖9是表示本發明其它實施例的半導體裝置的制造方法的剖面圖；圖10(a)、(b)是表示現有的半導體裝置的立體圖；圖11是表示現有的半導體裝置的制造方法的剖面圖；圖12是表示現有的半導體裝置的制造方法的剖面圖；圖13是表示現有的半導體裝置的制造方法的剖面圖；圖14是表示現有的半導體裝置的制造方法的剖面圖。
符號說明1半導體襯底2第一絕緣膜3第一配線4粘接劑5支承體6第一抗蝕膜7第一開口8第二開口9第三開口10第二絕緣膜10a無機絕緣膜10b有機絕緣膜11第二抗蝕膜12第二配線13保護膜14球狀端子具體實施方式
下面，參照圖1～圖9說明采用本發明的半導體裝置及其制造方法。
圖1～圖9是表示可適用于圖像傳感器芯片的BGA型半導體裝置的制造方法的剖面圖。
首先，如圖1所示，準備例如由硅等半導體晶圓構成的半導體襯底1。該半導體襯底1是利用半導體工藝形成例如CCD的圖像傳感器及半導體存儲器等器件的襯底。在該半導體襯底1的表面，隔著例如由氧化硅膜及氮化硅膜等構成的第一絕緣膜2而形成由鋁、鋁合金或銅等構成的第一配線3。在此，上述第一配線3是外部連接用的焊盤電極，其與半導體裝置的未圖示的電路電連接。另外，包含上述第一配線3的半導體襯底1之上被例如由氧化硅膜及氮化硅膜等構成的鈍化膜包覆。
而且，在包含上述第一配線3的半導體襯底1之上，通過由環氧樹脂等構成的透明粘接劑4粘接支承體5。支承體5可以是例如薄膜狀的保護帶，也可以是玻璃、石英、陶瓷、塑料、金屬、樹脂等。另外，作為所述粘接劑4，如果不是所述圖像傳感器用途，則沒有透明的必要，無論是透明還是不透明，都可以使用抗蝕樹脂及丙稀樹脂等。
其次，在與第一配線3對應的半導體襯底1的背面形成具有開口部的第一抗蝕膜6，如圖2所示，以該抗蝕膜6為掩模，對上述半導體襯底1進行干式蝕刻，形成使上述第一絕緣膜2從半導體襯底1的背面露出的第一開口7。
然后，如圖3所示，在除去上述抗蝕膜6后，對從上述第一開口7露出的上述絕緣膜2進行蝕刻，形成使上述第一配線3的表面露出的第二開口8。另外，也可以在形成上述第二開口8后，將該抗蝕膜6除去。
之后，如圖4所示，蝕刻上述半導體襯底1，形成具有比上述第一開口7的開口直徑寬的開口直徑的第三開口9。在此，在本實施例中，第三開口9的上部開口直徑約為150μm，底部開口直徑約為60μm，而且，第二開口8的開口直徑約為30μm。
接下來，如圖5所示，介由上述第二及第三開口8、9，在包含上述第一配線3的半導體襯底1的背面形成第二絕緣膜10。在此，在本實施例中，將無機絕緣膜形成為該第二絕緣膜10。作為該無機絕緣膜，形成例如由低溫CVD(Chemical Vapor Deposition化學氣相淀積法)法得到的TEOS膜。在此，無機絕緣膜通常其包覆性好，且可實現在三維結構下也穩定的包覆形狀。另外，在本工序中形成的絕緣膜不限于無機絕緣膜，也可以為例如環氧類樹脂的有機絕緣膜。在此，有機絕緣膜通常其表面光滑，對提高在其上成膜的金屬膜(后述的第二配線12)的包覆性是有效的。
其次，如圖6所示，以形成于上述半導體襯底1背面的第二抗蝕膜11為掩模，對包覆上述第一配線3的第二絕緣膜10進行蝕刻，使該第一配線3露出。
另外，在形成上述第二絕緣膜10的工序中，也可以如圖9所示形成無機絕緣膜10a，然后形成有機絕緣膜10b，對它們的層積膜進行蝕刻而使上述第一配線3露出。由此，兼有上述的無機絕緣膜和有機絕緣膜的各自的優點，且通過采用層積結構可謀求耐壓的提高。
在此，在上述第二絕緣膜10、無機絕緣膜10a及有機絕緣膜10b的蝕刻工序中，在本實施例中使用抗蝕膜11進行構圖，但本發明不限于此，也可以通過利用例如在上述第二、第三開口8、9的底部、側壁部、半導體襯底1表面成膜的該絕緣膜10、10a、10b的膜厚之差進行，而不使用抗蝕膜為掩模。即，上述絕緣膜10、10a、10b的膜厚中，半導體襯底1的表面最厚，隨著從該半導體襯底1向側壁部、從側壁部向底部而逐漸變薄，利用這樣的趨勢，即使將在底部成膜的上述絕緣膜10、10a、10b去除而使第一配線3露出，也可以使在上述側壁部及半導體襯底1表面上成膜的該絕緣膜10、10a、10b殘留，由此，可以無掩模地進行蝕刻，謀求工藝的合理化。
在本發明中，通過在蝕刻半導體襯底1和第一絕緣膜2，形成使第一配線3露出的第一及第二開口7、8后，蝕刻上述半導體襯底1，形成具有比該第一開口7的開口直徑寬的開口直徑的第三開口9，從而如圖6所示，對形成于上述第二、第三開口8、9上的第二絕緣膜10、10a、10b進行構圖時的第二絕緣膜的構圖端部至少存在于第一絕緣膜2上，故能夠抑制由于現有這樣的絕緣膜的包覆不充分而使絕緣耐性降低的問題，還可抑止制造過程中藥劑等從硅端部浸入或制造后水分等侵入，將第一配線3等腐蝕的問題。
其次，在除去上述抗蝕膜11后，如圖7所示，形成隔著上述第二絕緣膜10在第二及第三開口8、9內與上述第一配線3電連接的第二配線12。另外，在本實施例中，作為第二配線12，使用例如濺射法形成鋁、鋁合金等，或使用鍍敷法形成銅等。換言之，省略圖示的說明，但在第二配線12下形成有由氮化鈦(TiN)膜構成的勢壘膜。另外，上述勢壘膜也可以為鈦(Ti) 膜及鉭(Ta)膜等高熔點金屬和作為其化合物的鈦鎢(TiW)膜、氮化鉭(TaN)膜、以及上述各種膜的層積膜。另外，在形成由銅構成的鍍敷膜的情況下，在上述勢壘膜上形成鍍敷用的籽晶膜(例如銅)，并在該籽晶膜上進行鍍敷處理，形成由銅構成的配線層。另外，既可以對該配線層進行構圖，也可以不對其進行構圖。
其次，如圖8所示，在上述第二配線12上形成保護膜13，在該保護膜13的規定位置設置開口，形成與該第二配線12接觸的球狀端子14。在此，也可以為如下結構，即，上述第二配線12僅在第二及第三開口8、9內形成，而沒有延伸到半導體襯底1的背面，且在該第二及第三開口8、9上將第二配線12和球狀端子14連接。
然后，省略圖示的說明，將半導體襯底及層積于其上的上述各層切斷，分離成各個半導體芯片。這樣，形成將第一配線3和球狀端子14電連接的BGA型半導體裝置。
另外，本實施例對適用于形成有球狀端子14的半導體裝置的情況進行了說明，但本發明不限于此，例如若形成貫通半導體襯底的開口部的結構，則也可以適用于未形成球狀端子的半導體裝置，例如也適用于LGA(LandGrid Array焊盤陣列)型半導體裝置。另外，以上的實施例中關于在半導體1的表面粘貼有支承體5的實施方式進行了說明，但也可以適用于圖8(a)所示地不使用支承體5的半導體裝置及其制造方法。圖8(a)中，具有所述第一配線3的半導體襯底1之上被由絕緣體構成的保護膜15(例如鈍化膜或將鈍化膜與聚酰亞胺樹脂膜層積的膜)包覆。另外，在圖8(a)中，保護膜15完全包覆第一配線3，但該保護膜15也可以包覆第一配線3的一部分之上，使第一配線3局部露出。并且，在該露出的第一配線3之上進行引線接合、形成突起電極(バンプ電極)或者使該半導體裝置與其他半導體裝置層積的用途下使用時，也可以將所述第一配線3與其他半導體裝置的導電端子連接。換言之，即使是圖9所示的實施例，也同樣適用于不使用支承體5的半導體裝置及其制造方法。
權利要求
1.一種半導體裝置，其特征在于，具有第一配線，其隔著第一絕緣膜形成在半導體芯片的第一主面上；第一開口部，其使所述第一絕緣膜從所述半導體芯片的第二主面露出；第二開口部，其使所述第一配線的表面從所述半導體芯片的第二主面露出，并且具有比所述第一開口部的開口直徑小的開口直徑；第二絕緣膜，其形成于所述第一及第二開口部的表面；第二配線，其通過所述第一及第二開口部，與所述第一配線電連接。
2.如權利要求1所述的半導體裝置，其特征在于，具有粘接在所述半導體芯片的第一主面上的支承體。
3.如權利要求1或2所述的半導體裝置，其特征在于，所述第二絕緣膜為無機或有機絕緣膜、或者是將它們層積形成的結構。
4.如權利要求1或2所述的半導體裝置，其特征在于，具有與所述第二配線連接的球狀端子。
5.一種半導體裝置的制造方法，其特征在于，具有準備介由第一絕緣膜而形成有第一配線的半導體襯底，從所述半導體襯底背面蝕刻該半導體襯底，形成使所述第一絕緣膜露出的第一開口的工序；對從所述第一開口露出的所述第一絕緣膜進行蝕刻，形成使所述第一配線露出的第二開口的工序；蝕刻所述半導體襯底，形成具有比所述第一開口的開口直徑寬的開口直徑的第三開口的工序；介由所述第二及第三開口在包含所述第一配線的半導體襯底背面形成第二絕緣膜的工序；對包覆所述第一配線的第二絕緣膜進行蝕刻的工序；介由所述第二絕緣膜在第二及第三開口內形成與所述第一配線連接的第二配線的工序。
6.如權利要求5所述的半導體裝置的制造方法，其特征在于，具有在所述半導體襯底上粘接支承體，以將所述第一配線之上包覆的工序。
7.如權利要求5或6所述的半導體裝置的制造方法，其特征在于，形成所述第二絕緣膜的工序為形成無機或有機絕緣膜的工序，或者是將它們層積形成的工序。
8.如權利要求5或6所述的半導體裝置的制造方法，其特征在于，蝕刻所述第二絕緣膜的工序是以抗蝕膜為掩模進行蝕刻的工序。
9.如權利要求5或6所述的半導體裝置的制造方法，其特征在于，蝕刻所述第二絕緣膜的工序是不使用抗蝕膜為掩模的蝕刻工序。
10.如權利要求5或6所述的半導體裝置的制造方法，其特征在于，具有形成與所述第二配線連接的球狀端子的工序。
11.如權利要求5或6所述的半導體裝置的制造方法，其特征在于，具有將所述半導體襯底分割成多個半導體芯片的工序。
全文摘要
一種半導體裝置的制造方法，抑止半導體裝置的腐蝕。本發明的半導體裝置的制造方法具有如下工序，相對隔著第一絕緣膜(2)形成于半導體襯底(1)上的第一配線3，從上述半導體襯底背面蝕刻該半導體襯底(1)，形成使上述絕緣膜(2)露出的第一開口部(7)。其次，在對從上述第一開口(7)露出的上述絕緣膜(2)進行蝕刻而形成使上述第一配線(3)露出的第二開口(8)后，對上述半導體襯底(1)進行蝕刻，形成具有比上述第一開口(7)的開口直徑寬的開口直徑的第三開口(9)。然后，在介由上述第二及第三開口(8、9)在包含上述第一配線(3)的半導體襯底背面形成第二絕緣膜(10)后，對包覆上述第一配線(3)的第二絕緣膜(10)進行蝕刻。
文檔編號H01L21/60GK1828883SQ20061000420
公開日2006年9月6日 申請日期2006年1月28日 優先權日2005年1月31日
發明者金森寬, 大塚茂樹, 森田佑一, 鈴木彰 申請人:三洋電機株式會社