專利名稱：一種半導體器件的制作方法
技術領域：
本發明涉及一種半導體器件技術，并且特別地涉及一種在應用于具有非易失性存儲器的半導體器件時有效的技術。
背景技術：
在每個具有非易失性存儲器的半導體器件中，已知有一種器件用于存儲相對小容量的信息，如在對LCD(液晶器件)進行微調、釋放和圖像調整時使用的信息，半導體器件的產品號等。
這種具有非易失性存儲器的半導體器件已在例如日本未審專利公開No.2001-185633(專利文獻1)中描述，該專利文獻1公開了配置在單一導電層上方的單級/多級(single level/poly)EEPROM，該單一導電層布置在半導體襯底上方并通過絕緣層絕緣，其中可以減少每位的面積。
在例如日本未審專利公開No.2001-257324(專利文獻2)中，公開了一種技術，能夠使通過單層多平面技術(single-layer poly flattechnique)形成的非易失性存儲元件提高長期信息保持特性。
發明內容
與此同時，論述了將通常附著在外部的非易失性存儲器形成在一種半導體芯片中以提高產品的附加值，其中該半導體芯片形成有例如像LCD驅動器等的主要或主電路。然而，非易失性存儲器的容量也往往隨著上述的每個主電路性能的改進而增加。所以擔心非易失性存儲器單元的簡單布局會導致每個產品尺寸的增加。因此，本發明人論述了將非易失性存儲器單元以陣列形式布置以減少非易失性存儲器的占用面積。然而，本發明人發現了這樣的問題，例如，在完成對非易失性存儲器的陣列中的所需單元的數據讀出和寫入時，在陣列中的每個非選擇單元中會出現由數據干擾引起的不希望的數據擦除和由非選擇泄漏引起的無法寫入數據，或者由于在數據讀出時開啟非選擇單元而發生信息的誤讀取，因此，使得不可能以陣列形式簡單地布置非易失性存儲器單元。
本發明的一個目的是提供一種技術，其能夠將小容量非易失性存儲器的單元以陣列形式布置在形成有主電路的半導體芯片中。
從本說明書和附圖的描述，本發明的以上和其他目的以及新穎特征將變得顯而易見。
對本申請中公開的發明的代表性發明的概要簡述如下本發明提供一種半導體器件，其中將多個非易失性存儲器單元以陣列形式布置在形成有主電路的半導體芯片中，并且將單元選擇元件分別電連接到多個非易失性存儲器單元。
對通過本申請中公開的發明的代表性發明可獲得的有益效果簡述如下可以將小容量非易失性存儲器單元以陣列形式布置在形成有主電路的半導體芯片中，并且可以減少非易失性存儲器的占用面積。因此，可以提高半導體器件的附加值，而不引起形成有主電路的半導體芯片的尺寸的增加。
本發明可以應用到用于半導體器件和電子設備的產業中。
圖1是本發明人所論述的一種非易失性存儲器的電路圖；圖2是圖1所示非易失性存儲器的存儲器單元陣列的局部平面圖；
圖3是表示圖2所示非易失性存儲器的存儲器單元陣列中對應于一位的部分的放大平面圖；圖4是沿著圖3的Y1-Y1線所取的、數據寫入時的選擇存儲器單元的截面圖；圖5是沿著圖3的Y1-Y1線所取的、數據讀出時的選擇存儲器單元的截面圖；圖6是沿著圖3的Y1-Y1線所取的、數據寫入時的非選擇存儲器單元的截面圖；圖7是沿著圖3的Y1-Y1線所取的、數據寫入時的非選擇存儲器單元的截面圖；圖8是表示一個說明根據本發明第一實施例的半導體器件的非易失性存儲器在數據寫入時的施加電壓的例子的電路圖；圖9是表示一個說明根據本發明第一實施例的半導體器件的非易失性存儲器在數據讀出時的施加電壓的例子的電路圖；圖10是圖8和圖9所示非易失性存儲器的存儲器陣列的局部平面圖；圖11是表示圖10所示非易失性存儲器的存儲器單元陣列中對應于一位的部分的局部放大平面圖；圖12是沿著圖11的Y2-Y2線所取的截面圖；圖13是表示在形成有圖8至圖12所示非易失性存儲器的半導體芯片的主電路形成區域中形成的主電路形成元件的一個例子的截面圖；圖14是本發明人所論述的另一種非易失性存儲器的電路圖；圖15是圖14中所示非易失性存儲器的存儲器單元陣列的局部平面圖；圖16是表示圖15中所示非易失性存儲器的存儲器單元陣列中對應于一位的部分的放大平面圖；圖17是表示數據寫入時的選擇存儲器單元的、等同于圖16的Y3-Y3線的位置的截面圖；
圖18是表示數據擦除時的選擇存儲器單元的、等同于圖16的Y3-Y3線的位置的截面圖；圖19是沿著圖16的Y3-Y3線所取的、數據讀出時的選擇存儲器單元的截面圖；圖20是沿著圖16的Y3-Y3線所取的、數據讀出時的非選擇存儲器單元的截面圖；圖21是表示一個說明根據本發明第二實施例的半導體器件的非易失性存儲器在數據讀出時的施加電壓的例子的電路圖；圖22是圖21中所示非易失性存儲器的存儲器單元陣列的局部平面圖；圖23是圖21中所示非易失性存儲器的存儲器單元陣列中對應于一位的部分的放大平面圖；圖24是沿著圖23的Y4-Y4線所取的、在數據讀出/寫入時將要選擇的存儲器單元的截面圖；圖25是沿著圖23的Y4-Y4線所取的、在數據讀出時的非選擇存儲器單元的截面圖；圖26是在對根據本發明第二實施例的半導體器件的非易失性存儲器中的、所要選擇的存儲器單元進行寫入操作時的電路圖；圖27是表示在對圖26中所示非易失性存儲器的選擇存儲器單元進行寫入操作時施加到相應部分的電壓的例子的局部截面圖；圖28是在對圖26中所示的非易失性存儲器的每個所要選擇的存儲器單元進行擦除操作時的電路圖；圖29是表示在對圖26中所示非易失性存儲器的每個選擇存儲器單元進行擦除操作時施加到相應部分的電壓的例子的局部截面圖；圖30表示根據本發明第三實施例的半導體器件的非易失性存儲器的存儲器單元的局部截面圖；圖31是說明根據本發明第四實施例的半導體器件的非易失性存儲器的存儲器單元的局部截面圖；和圖32是表示根據本發明第五實施例的半導體器件的非易失性存儲器的存儲器單元的局部平面圖。
具體實施例方式
為了方便理解下列實施例，只要情況允許，就將通過把它們分成多個部分或實施例來描述本發明。但是，除非另有特別的說明，否則他們彼此并非不相關。其一個部分與其它部分的一部分或全部的修改、細節和補充說明有關。當下列實施例中涉及元件數目等(包括個數、數值、數量、范圍等)時，其數目并不限于指定數目，并且原則上講，除非另有特別的說明以及明確地限于指定數目，否則該數目可以大于或小于或等于指定數目。不用說，在下列實施例中采用的部件(包括元件或要素步驟等)不總是必須的，除非另有特別的說明以及原則上考慮明確必須。同樣地，當下列實施例中涉及部件等的形狀、位置關系等時，將包括與其形狀等基本上類似或相似的那些部件，除非另有特別的說明以及原則上考慮不明確如此等。這同樣也適用于上述數值和范圍。在所有用于描述本實施例的圖中，對每個具有同樣功能的組成元件分別給予同樣的參考標號，并因此將盡可能地省略對其的重復說明。以下，將參照附圖詳細描述本發明的優選實施例。
第一優選實施例根據第一實施例的半導體器件是這樣一種器件，其中，形成有各種主電路的半導體芯片形成有存儲主電路的相對小容量的所需信息的非易失性存儲器，該主電路例如存儲電路、邏輯電路、存儲電路和邏輯電路的混合電路或LCD(液晶器件)驅動器電路等，該存儲電路例如像DRAM(動態隨機存取存儲器)、SRAM(靜態隨機存取存儲器)等，該邏輯電路例如像CPU(中央處理單元)、MPU(微處理單元)等。作為所需信息，可以提及，例如在半導體芯片中微調時使用的有效(使用)元件所放置的地址、為了釋放存儲器或LCD而布置有效存儲器單元(無缺陷存儲器單元)或有效LCD元件的地址、在控制LCD圖像時使用的關于調整電壓的微調螺塞(tap)信息、或半導體器件的產品號等。
在對根據第一實施例的半導體器件進行描述之前，參照圖1至圖7，將首先闡明由本發明人所論述的非易失性存儲器的配置和非易失性存儲器在數據寫入時的問題。
圖1表示在將主電路和非易失性存儲器形成在同一半導體芯片中時，由本發明人所論述的非易失性存儲器的電路圖。順便提及，符號Y表示第一方向(非易失性存儲器單元的柵極寬度方向)，符號X表示與第一方向Y垂直的第二方向(非易失性存儲器單元的柵極長度方向)。
非易失性存儲器例如為一次數據寫入后無法執行擦除的只讀EPROM(可擦除可編程只讀存儲器)即所謂的OTPROM(一次可編程ROM)。非易失性存儲器具有存儲器單元陣列和外圍電路區域。將在第一方向Y中延伸的多個數據寫入位線WBL(WBL0至WBL15)和數據讀出位線RBL(RBL0至RBL15)沿著第二方向X交替布置在存儲器單元陣列中。此外，將在垂直于這些位線WBL和RBL的第二方向中延伸的多個控制柵極布線(字線)CG(CG0至CG15)和源極線SL沿著第一方向交替布置在存儲器單元陣列中。將數據寫入位線WBL電連接到其對應的布置在對應外圍電路區域中用于數據(0/1)輸入的反相器電路INV。將數據讀出位線RBL電連接到其對應的布置在對應外圍電路區域中的讀出放大器電路SA。將每個讀出放大器電路SA配置為例如電流鏡類型。將對應于一位的非易失性存儲器單元(此后簡稱為“存儲器單元”)電連接到位線WBL和RBL與控制柵極布線CG和源極線SL的每個網格狀交點的鄰域。在本實施例中，通過示例，對其中一位由兩個存儲器單元構成的情況進行說明。
每個存儲器單元具有用于寫入數據的MISFET(金屬絕緣體半導體場效應晶體管)QW、用于讀出數據的MISFET QR和電容部分C。將對應于一位的兩個存儲器單元中用于寫入數據的MISFET QW電連接成彼此并聯。即，將兩個存儲器單元中用于寫入數據的MISFETQW的相應漏極電連接到對應的數據寫入位線WBL，將它們的相應源極電連接到對應的源極線SL，并經由分立的電容部分C和C將它們的柵電極電連接到對應的控制柵極布線CG。另一方面，將對應于每一位的兩個存儲器單元中用于讀出數據的MISFET QR電連接成彼此串聯。將用于讀出數據的MISFET QR的漏極電連接到對應的數據讀出位線RBL，將它們的源極電連接到對應的源極線SL，并經由分立的電容部分C和C將它們的柵電極電連接到對應的控制柵極布線CG。
接下來，圖2表示了圖1中所示的非易失性存儲器的存儲器單元陣列的局部平面圖，圖3表示了圖2中所示的非易失性存儲器的存儲器單元陣列中對應于一位的部分的放大平面圖，圖4表示了沿著圖3的Y1-Y1線所取的、數據寫入時的選擇存儲器單元的截面圖，圖5表示了沿著圖3的Y1-Y1線所取的、數據讀出時的選擇存儲器單元的截面圖。
構成半導體芯片的半導體襯底(此后簡稱為“襯底”)1S由例如p型硅(Si)單晶構成。將具有例如8×2位配置的多個存儲器單元MC以陣列形式(矩陣形式)規則地并排布置在置于襯底1S的主表面(第一主表面)上方的存儲器單元陣列中。
在襯底1S的主表面中，將以帶狀在第二方向X中延伸的p阱(第一阱，p型半導體區域)PW1和n阱(第二阱，n型半導體區域)NW1沿著第一方向Y相互交替地鄰接并以電隔離狀態布置。將多個存儲器單元MC分別布置，使得基于平面地(on a plane basis)疊置在p阱PW1和n阱NW1上。順便提及，將表明p型(第一導電類型)的雜質引入到每個p阱PW1中并且此類雜質包括例如硼(B)。將表明n型(第二導電類型)的雜質引入到每個n阱NW1中并且此類雜質包括例如磷(P)。
將定義有源區L1至L4的隔離部分2布置在襯底1S的主表面中。隔離部分2是例如稱作所謂的SGI(淺槽絕緣)或STI(淺溝絕緣)的溝型隔離部分，其通過將由氧化硅膜等形成的絕緣膜埋入在襯底1S的主表面中挖出的淺槽中而形成。將每個有源區L1以沿著p阱PW1的延伸方向延伸的狀態布置在p阱PW1中。為了阱供電，將有源區L1用p+型半導體區域PWA形成。通過定義在絕緣層3中的多個接觸孔CT中的導電部件或部分4，將p+型半導體區域PWA電連接到阱供電電極5a。例如，將硼以高濃度包含在p+型半導體區域PWA中。電極5a由例如像鋁等的金屬形成。
每個存儲器單元MC具有浮置柵電極FG、用于寫入數據的MISFET QW、用于讀出數據的MISFET QR和電容部分C。
浮置柵電極FG是在其中存儲對信息存儲有用的電荷的部分。浮置柵電極FG由導電膜形成，并包括例如低阻多晶硅。將浮置柵電極FG以電浮置狀態(與其他導體絕緣的狀態)并以沿著第一方向Y延伸的狀態形成，使得基于平面地疊置在彼此鄰接的p阱PW1和n阱NW1二者上方。
將用于寫入數據的MISFET QW放置在第一位置中，在該第一位置，浮置柵電極FG基于平面地疊置在p阱PW1的有源區L2上方。用于寫入數據的MISFET QW具有柵電極(第一柵電極)GW、柵絕緣膜(第一柵絕緣膜)6a和一對n型半導體區域7SW和7DW，其中該柵電極GW由在第一位置處的浮置柵電極FG的一部分形成，該柵絕緣膜6a形成在柵電極GW和襯底1S(p阱PW1)之間，該一對n型半導體區域7SW和7DW用于源極和漏極，形成在p阱PW1中將柵電極GW夾在其間的位置，即，其中該對n型半導體區域7SW和7DW與柵電極GW匹配的位置。將用于寫入數據的MISFET QW的溝道形成在p阱PW1之上的層中柵電極GW和有源區L2基于平面地重疊的位置。柵絕緣膜6a由例如氧化硅形成。
用于源極和漏極的這對n型半導體區域7SW和7DW分別具有在溝道側上的n-型半導體區域7Sa和7Da，和分別連接到其的n+型半導體區域7Sb和7Db。例如，將磷或砷(As)包含在n-型半導體區域7Sa和7Da以及n+型半導體區域7Sb和7Db中。n+型半導體區域7Sb和7Db分別是雜質濃度相對高于n-型半導體區域7Sa和7Da的區域。
在本實施例中，對于對應于一位的兩個存儲器單元MC的用于數據寫入的相應MISFET QW而言，半導體區域7DW是公用的。通過對應接觸孔CT中的導電部分4，將半導體區域7DW電連接到漏電極5b，并電連接到每個數據寫入位線WBL(WBL1、WBL2)。通過對應接觸孔CT中的導電部分4，將用于寫入數據的MISFET QW的半導體區域7SW電連接到源電極5c，并電連接到每個源極線SL(SL1、SL2)。電極5b、5c、數據寫入位線WBL和源極線SL分別由例如像鋁等的金屬形成。
將用于讀出數據的MISFET QR放置在第二位置中，在該第二位置，浮置柵電極FG基于平面地疊置在p阱PW1的有源區L3上方。用于讀出數據的MISFET QR具有柵電極(第二柵電極)GR、柵絕緣膜(第二柵絕緣膜)6b和一對n型半導體區域7R和7R，其中該柵電極GR由在第二位置處的浮置柵電極FG的一部分形成，該柵絕緣膜6b形成在柵電極GR和襯底1S(p阱PW1)之間，該一對n型半導體區域7R和7R形成在p阱PW1中將柵電極GR夾在其間的位置，即，其中該對n型半導體區域7R和7R與柵電極GR匹配的位置。將用于讀出數據的MISFET QR的溝道形成在p阱PW1之上的層中柵電極GR和有源區L3基于平面地重疊的位置。柵絕緣膜6b由例如氧化硅形成。該對n型半導體區域7R和7R分別具有在溝道側上的n-型半導體區域7Ra和7Ra，和分別連接到其的n+型半導體區域7Rb和7Rb。例如，將磷或砷包含在n-型半導體區域7Ra和n+型半導體區域7Rb中。n+型半導體區域7Rb是雜質濃度相對高于n-型半導體區域7Ra的區域。
此處，將對應一位的兩個存儲器單元MC的用于讀出數據的相應MISFET QR之一的半導體區域7R公用，使得用作用于電連接相應MISFET QR的擴散層布線。通過每個連接孔CT中的導電部分4，將兩個存儲器單元MC之一的MISFET QR的另一半導體區域7R(在不共享的側上)電連接到電極5d，并電連接到其對應的數據讀出位線RBL(RBL1，RBL2)。通過每個接觸孔CT中的導電部分4，將兩個存儲器單元MC中另一存儲器單元的MISFET QR的另一半導體區域7R(在不共享的側上)電連接到電極5e，并電連接到其對應的源極線SL(SL1，SL2)。電極5d、5e和數據讀出位線RBL分別由例如像鋁等的金屬形成。
將電容部分C形成在其中浮置柵電極FG基于平面地疊置在n阱NW1上方的位置。電容部分C具有控制柵電極CGW、電容電極CE和形成在控制柵電極CGW和電容電極CE之間的電容絕緣膜CA。將控制柵電極CGW形成在n阱NW1中浮置柵電極FG相對的部分處。將浮置柵電極FG形成在和襯底1S主表面上方形成的主電路的每個元件的柵電極相同的層中。即，通過n阱NW1形成控制柵電極CGW并將形成在襯底1S主表面上方的多晶硅層提供為浮置柵電極FG的一層，以由此使得可便于與同一襯底1S中主電路的其他元件的制造匹配。因此，可以縮短制作半導體器件所需的時間并實現其制造成本的降低。通過n+型半導體區域8a，將n阱NW1電連接到其對應的接觸孔CT中的導電部分4，其中在平面圖中看，n+半導體區域8a位于電容電極CE的左右兩側上的位置中，并且在截面圖中看，該n+半導體區域8a形成在n阱NW1的上層部分中。通過導電部分4，將n阱NW1電連接到其對應的電極5f，并電連接到控制柵極布線CG(CG1，CG2)。電極5f和控制柵極布線CG由例如像鋁等的金屬形成。將n+型半導體區域8a形成在與柵電極FG匹配的位置，并且n+型半導體區域8a包含例如磷或砷。
每個電容部分C的電容電極CE由與控制柵電極CGW相對的浮置柵電極FG的一部分形成。浮置柵電極FG的電容電極CE的部分以這樣一種方式形成，即其在第二方向X中的長度要長于浮置柵電極FG的用于寫入數據的MISFET QW的柵電極GW和用于讀出數據的MISFET QR的柵電極GR在第二方向X中的長度。將這部分形成為具有相對大面積的圖形。因此，可以提高耦合率(coupling ratio)并改善來自控制柵極布線CG的電壓供給效率。電源絕緣膜CA由例如氧化硅形成。柵絕緣膜6a和6b以及電容絕緣膜CA以同樣的熱氧化工藝形成，并且它們的厚度約為例如13.5nm。柵絕緣膜6a和6b以及電容絕緣膜CA也以和形成在襯底1S主表面上方的每個主電路的柵絕緣膜相同的工藝形成。特別地，為了提高非易失性存儲器的可靠性，將柵絕緣膜相對較薄的高擊穿電壓MISFET和低電壓MISFET的柵絕緣膜，用和柵絕緣膜相對較厚的高擊穿電壓MISFET的柵絕緣膜同樣的工藝形成。
接著參照圖1至圖4，將說明這種非易失性存儲器的數據寫入操作。當在想要數據寫入的每個存儲器單元MC(選擇存儲器單元)中進行數據寫入時，例如，通過電極5f將控制電壓(正的第一電壓)Vcg＝9V從對應的控制柵極布線CG施加到形成控制柵電極CGW的n阱NW1，通過電極5a將襯底電壓Vsub＝0V施加到p阱PW1，通過電極5b將低于控制電壓的電壓(正的第二電壓)Vd＝7V從對應的數據寫入位線WBL施加到用于寫入數據的MISFET QW的漏極半導體區域7DW，通過電極5c將參考電壓Vs＝0V從對應的源極線SL施加到用于寫入數據的MISFET QW的源極半導體區域7SW，以及通過電極5d和5e將0V(或定義的開路電位)施加到用于讀出數據的MISFET QR的用于源極和漏極的一對半導體區域7R和7R。從而將溝道熱電子(e-)注入到用于寫入數據的MISFET QW和QW中的柵電極GW(浮置柵電極FG)，所以數據的寫入得到執行。
接著將參照圖5描述這種非易失性存儲器的數據讀出操作。當在想要數據讀出的每個存儲器單元MC(選擇存儲器單元)中進行數據讀出時，例如，通過電極5f將控制電壓Vcg＝3V從對應的控制柵極布線CG施加到形成控制柵電極CGW的n阱NW1，通過電極5a將襯底電壓Vsub＝0V施加到p阱PW1，通過電極5d將電壓Vd＝1V施加到用于讀出數據的MISFET QR的用于源極和漏極的一對半導體區域7R中之一，通過電極5e將參考電壓Vs＝OV施加到用于讀出數據的MISFET QR的一對半導體區域7R中的另一個，以及通過電極5b和5c將0V(或定義的開路電位)施加到用于寫入數據的MISFET QW的用于源極和漏極的半導體區域7SW和7DW。從而將選擇存儲器單元MC中用于讀出數據的MISFET QR設定為導通(On)條件，并且根據漏極電流是否流過用于讀出數據的MISFETQR的溝道，將0或1作為存儲在選擇存儲器單元MC中的數據讀出。
其間，當如上所述將存儲器單元MC以陣列形式布置時，上述非易失性存儲器(OTPROM)在其數據寫入操作時引起了下列問題。本發明人已首次發現非易失性存儲器的單元無法簡單地以陣列形式布局。這點將參照圖1、6和7進行說明。順便提及，圖1中所示符號WB表示想要寫入的寫入位，符號NWB表示不想要寫入的非寫入位。
第一個問題是，當每個非選擇存儲器單元MC的用于寫入數據的MISFET QW的閾值電壓較高時，由于數據干擾現象，不管其意圖，存儲在非選擇存儲器單元MC中的數據都將消失。圖6是沿著圖3的Y1-Y1線所取的、數據寫入時的非選擇存儲器單元MC的截面圖，并且其表示了在非選擇存儲器單元MC的用于寫入數據的MISFETQW的閾值電壓較高情況下出現的問題。雖然如圖1中所示在數據寫入時施加到非選擇存儲器單元MC的控制柵電極CGW的電壓為0V，但是通過對應的數據寫入位線WBL，也將7V的電壓施加到非選擇存儲器單元MC的用于寫入數據的MISFET QW的漏極半導體區域7DW。因此，將用于存儲在浮置柵電極FG中的信息的電荷從非選擇存儲器單元MC的用于數據寫入的MISFET QW的柵電極GE，以FN隧道電流的形式，放電到漏極半導體區域7DW側，所以不管其意圖，都將清除數據(數據干擾)。特別地，由于如上所述的具有電容部分C的存儲器單元MC的配置耦合率高，所以在僅小量電壓的情況中電荷也易于放電。因此，導致這種配置對數據干擾現象的抵抗能力較弱。
第二個問題是，當每個非選擇存儲器單元MC的用于寫入數據的MISFET QW的閾值電壓較低時，由于非選擇泄漏，在對應的數據寫入位線WBL上的電位降低，所以無法將數據寫入想要選擇的存儲器單元MC中。圖7是沿著圖3的Y1-Y1線所取的、數據寫入時的非選擇存儲器單元MC的截面圖，圖7表示了在非選擇存儲器單元MC的用于寫入數據的MISFET QW的閾值電壓較低情況下出現的問題。雖然在這種情況中施加到非選擇存儲器單元MC的控制柵電極CGW的電壓為0V，但是用于寫入數據的MISFET QW的閾值電壓較低。因此，當把7V的電壓施加到用于寫入數據的MISFET QW的漏極半導體區域7DW時，用于寫入數據的MISFET QW導通，所以電流在其漏極和源極間流動(非選擇泄漏)。結果，數據寫入位線WBL的電位降低，使得無法維持寫入所需的電壓，由此，沒有在選擇存儲器單元MC上實現充分寫入。
因此，在第一實施例中，將選擇MISFET QS電連接到它們對應的多個存儲器單元MC的用于寫入數據的MISFET QW，并設定寫入電壓，以免將寫入電壓施加到非選擇存儲器單元MC的每個用于寫入數據的MISFET QW的漏極。圖8是根據第一實施例的非易失性存儲器的電路圖的一個例子，并且圖8表示了一個說明在數據寫入時的施加電壓的例子。在數據寫入時用于施加到每個選擇存儲器單元MC相應部分的電壓的條件與圖1和圖4中所述的條件相同。
在第一實施例中，關于非易失性存儲器的每一位，將每個選擇MISFET QS電連接在用于寫入數據的MISFET QW的漏極和其對應的數據寫入位線WBL之間。即，將選擇MISFET QS的柵電極電連接到其對應的控制柵極布線CG。將每個選擇MISFET QS的源極和漏極之一電連接到其對應的數據寫入位線WBL，而將其另一個電連接到其對應的用于寫入數據的MISFET QW的漏極。
在這種情況中，在想要選擇的存儲器單元MC中進行數據寫入操作時，通過控制柵極布線CG將9V的電壓施加到選擇MISFET QS的柵電極。因此，選擇MISFET QS導通，從而通過選擇MISFET QS將7V的電壓施加到對應的存儲器單元MC用于寫入數據的MISFETQW的用于漏極的半導體區域7DW，由此完成了令人滿意的數據寫入。另一方面，在電連接到其對應的想要選擇的數據寫入位線WBL的每個非選擇存儲器單元MC中，通過控制柵極布線CG，將0V的電壓施加到選擇MISFET QS的柵電極。因此，選擇MISFET QS沒有導通，從而沒有將7V的電壓施加到非選擇存儲器單元MC用于寫入數據的MISFET QW的用于漏極的半導體區域7DW。因此，可以在數據寫入時避免有關在每個非選擇存儲器單元MC中產生的數據干擾和非選擇泄漏的問題。從而，可以將小容量的非易失性存儲器(OTPROM)的存儲器單元以陣列形式布置在形成有主電路的半導體芯片中，并且可以減少非易失性存儲器的占用面積。因此，可以提高半導體器件的附加值而不引起形成有主電路的半導體芯片的尺寸增加。
圖9是根據第一實施例的非易失性存儲器的電路圖的一個例子，并且圖9表示了一個說明在數據讀出時的施加電壓的例子。在數據讀出時用于施加到每個想要選擇的存儲器單元MC相應部分的電壓的條件與圖1和圖5中所述的條件相同。順便提及，在這種情況中，雖然在數據讀出時，通過控制柵極布線CG將3V的電壓施加到每個想要選擇的存儲器單元MC的選擇MISFET QS的柵電極，但如上所述，在數據讀出時，也已將0V的電壓(或開路電位)施加到想要選擇的用于寫入數據的MISFET QW的用于源極和漏極的半導體區域7SW和7DW，因而不會引起問題。
接下來，圖10表示了圖8和圖9中所示非易失性存儲器的存儲器單元陣列的局部平面圖，圖11說明了圖10中所示非易失性存儲器的存儲器單元陣列中對應于一位的部分的局部放大平面圖，圖12描述了沿著圖11的Y2-Y2線所取的截面圖。
除了其中布置選擇MISFET QS的配置以外，非易失性存儲器的配置與圖2至圖5中所述的相同。
每個選擇MISFET QS由例如n溝道型MISFET形成。將它們按存儲器單元陣列的每一位(即，兩個存儲器單元MC)來布置。將每個選擇MISFET QS布置在其中形成p阱PW1中的有源區L5的位置，并且每個選擇MISFET QS具有柵電極GS、形成在柵電極GS和襯底1S(p阱PW1)之間的柵絕緣膜6c和一對用于源極和漏極的n型半導體區域10和10，該對n型半導體區域10和10形成在p阱PW1內將柵電極GS夾在其間的位置。柵電極GS由例如低阻多晶硅形成，并用和浮置柵電極FG相同的刻蝕工藝構圖。選擇MISFET QS的溝道形成在p阱PW1之上的層中，其中柵電極GS和有源區L5基于平面地疊置。柵絕緣膜6c由例如與用于柵絕緣膜6a和6b的相同氧化硅形成。用于源極和漏極的n型半導體區域10和10分別具有在溝道側上的n-型半導體區域10a和分別連接到它們的n+型半導體區域10b。例如，將磷或砷包含在n-型半導體區域10a和n+型半導體區域10b中。通過位于每個接觸孔CT中的導電部分4，將一對n型半導體區域10和10中之一電連接到電極5g，并電連接到其對應的數據寫入位線WBL(WBL1，WBL2)。通過位于每個接觸孔CT中的導電部分4，將一對n型半導體區域10和10中的另一個電連接到電極5h，并通過金屬布線電連接到電極5b，之后將其電連接到其對應的用于寫入數據的MISFET QW的用于漏極的半導體區域7DW。電極5g和5h分別由例如像鋁等的金屬形成。順便提及，根據第一實施例，由于在對應于半導體器件的非易失性存儲器的OTPROM中數據讀出時沒有出現問題，所以沒有將選擇MISFET電連接到用于讀出數據的MISFET QR。
接下來，圖13表示了在形成有非易失性存儲器的半導體芯片的主電路形成區域中形成的主電路形成元件的一個例子的截面圖。此處，通過作為主電路形成元件的例子，對n溝道型MISFET QA進行說明。將MIS-FET QA形成在有源區中，該有源區由位于襯底1S的p阱PW2之上的層中的隔離部分2環繞。將p阱PW2與p阱PW1同時形成。MISFET QA具有柵電極GA、形成在柵電極GA和襯底1S(p阱PW2)之間的柵絕緣膜6d、和一對用于源極和漏極的n型半導體區域11和11，該對n型半導體區域11和11形成在p阱PW2內將柵電極GA夾在其間的位置。柵電極GA由例如低阻多晶硅構成，并用和浮置柵電極FG相同的刻蝕工藝構圖。即，柵電極GA由與浮置柵極FG相同層的多晶硅形成。
選擇MISFET QA的溝道形成在p阱PW2之上的層中，其中柵電極GA和有源區L5基于平面地疊置。柵絕緣膜6d由例如與用于柵絕緣膜6a至6c的相同氧化硅形成。
用于源極和漏極的一對n型半導體區域11和11分別具有在溝道側上的n-型半導體區域11a和連接到它們的n+型半導體區域11b。例如，將磷或砷包含在n-型半導體區域11a和n+型半導體區域11b中。通過位于接觸孔CT中的導電部分4，將一對n型半導體區域11和11中之一電連接到電極5i，而通過位于接觸孔CT中的導電部分4，將該對n型半導體區域11和11中的另一個電連接到電極5j。電極5i和5j由例如像鋁等的金屬形成。
第二優選實施例第二實施例將說明其中非易失性存儲器為EEPROM(電可擦除可編程只讀存儲器)的情況。
圖14表示了在將主電路和非易失性存儲器形成在同一半導體芯片中時，由本發明人論述的非易失性存儲器的電路圖。
例如，非易失性存儲器為能夠電寫入和擦除數據內容的EEPROM。同樣在這種情況中，如上所述，對應于非易失性存儲器的存儲器單元陣列的相應位，將選擇MISFET QS電連接到它們對應的用于寫入數據的MISFET QW。因此，可以在數據寫入操作時避免在每個非選擇存儲器單元MC處的有關數據干擾和非選擇泄漏的問題。
在本實施例中，將設置在第二方向X中的多個選擇MISFET QS的柵電極電連接到它們對應的控制布線CGS。即，將選擇MISFET QS的柵電極電連接到它們對應的與控制柵極布線CG不同的控制布線CGS，并且將選擇MISFET QS配置成能夠供給與供給到每個存儲器單元MC的控制柵電極的電位不同的電位。除了上述配置外，電路配置與圖1、圖8和圖9中所述的配置相同。順便提及，此處也沒有將選擇MISFET QR電連接到用于讀出數據的MISFET QR。
接下來，圖15表示了圖14中所示非易失性存儲器的存儲器單元陣列的局部平面圖，圖16表示了圖15中所示非易失性存儲器的存儲器單元陣列中對應于一位的部分的放大平面圖，圖17表示了在數據寫入時選擇存儲器單元的、等同于圖16的Y3-Y3線位置的截面圖，圖18說明了在數據擦除時選擇存儲器單元的、等同于沿著圖16的Y3-Y3線位置的截面圖，以及圖19表示了沿著圖16的Y3-Y3線所取的、數據讀出時的選擇存儲器單元的截面圖。
第二實施例與第一實施例的不同之處在于，控制柵電極CGW由p阱PW3形成。
通過p+型半導體區域15a，將用作控制柵電極CGW的p阱PW3電連接到其對應的接觸孔CT中的導電部分4，其中在平面圖中看，該p+型半導體區域15a位于電容電極CE的左右兩側上，并且在截面中看，該p+型半導體區域15a形成在p阱PW3的上層部分中。通過導電部分4，將p阱PW3電連接到其對應的電極5f，并電連接到控制柵極布線CG(CG1，CG2)。p+型半導體區域15a包括例如硼。
為了隔離用于形成控制柵電極CGW的p阱PW3和位于用于寫入(擦除)數據的MISFET QW和用于讀出數據的MISFET QR的放置側上的p阱PW1，將n型掩埋區域NiSO和n阱NW2形成在襯底1中，使其環繞p阱PW1和p阱PW3(使其夾在鄰接的p阱PW1和p阱PW3之間)。
n型掩埋區域NiSO和n阱NW2包括例如磷或砷。形成n型掩埋區域NiSO，使其以與p阱PW1和p阱PW3的底部以及n阱NW2的底部和側部相接觸的狀態延伸到襯底1S的最深位置。將n阱NW2以與p阱PW1和p阱PW3的側部相接觸的狀態形成，使得n阱NW2環繞p阱PW1和p阱PW3的外圍。沿著其延伸方向，將有源區L6布置在n阱NW2的上表面中。將阱供電n+型半導體區域NWA形成在有源區L6中。通過位于多個接觸孔CT中的導電部分4，將阱供電n+型半導體區域NWA電連接到阱供電電極5k。例如，將磷或砷以高濃度包含在n+型半導體區域NWA中。電極5k由像鋁等的金屬形成。順便提及，如上所述，對選擇MISFET QS進行配置，使得通過電極5m和金屬布線，將它的柵電極GS電連接到其對應的控制布線CGS，并由此控制其操作。
接著，在圖17中表示了一個說明在數據寫入操作時施加到這種非易失性存儲器的相應部分的電壓的例子。此處，通過對應的電極5k，將例如約9V的電壓施加到n阱NW2和n型掩埋區域NiSO，以將襯底1S、p阱PW1和p阱PW3彼此電隔離。除了上述之外，施加到相應部分的電壓與圖4和圖8中所述的相同。即，在其中已經將例如約7V的電壓從對應的控制柵極布線CG施加到對應于每一位的選擇MISFET QS的一個半導體區域10的狀態下，將例如約9V的電壓從對應的控制布線CGS施加到與想要選擇的一位對應的選擇MISFET QS的柵電極GS。因此，與想要選擇的一位對應的選擇MISFET QS導通，以通過選擇MISFET QS將約7V的電壓施加到用于寫入數據的每個MISFET QW的用于漏極的半導體區域7DW，從而以與第一實施例類似的方式，將溝道熱電子(e-)注入到用于寫入數據的MISFET QW和QW中的柵電極GW(浮置柵電極FG)，并由此執行了數據的寫入。
接著，在圖18中表示了一個說明在數據擦除操作時施加到這種非易失性存儲器的相應部分的電壓的例子。在想要數據擦除的存儲器單元(選擇存儲器單元)處，在數據擦除時，將例如-18V的負電壓作為控制電壓Vcg，從控制柵極布線CG施加到形成控制柵電極CGW的p阱PW3。同時，將例如0V的電壓施加到電極5a、5c至5e、5g和5m。因而，將存儲在浮置柵電極FG中的電荷(溝道熱電子(e-))從每個用于寫入數據的MISFET QW的柵電極GW根據FN隧道電流方式放電到p阱PW1，以由此擦除數據。
例如，可執行下列操作，作為擦除操作的另一種可選操作。通過對應的電極5k，將例如約9V的電壓施加到n阱NW2和n型掩埋區域NiSO，通過對應的電極5a，將例如約9V的電壓施加到p阱PW1，以及通過對應的電極5f，將例如-9V的反向電壓施加到用于形成控制柵電極CGW的p阱PW3，以由此使用于寫入(擦除)數據的MISFET QW的源極和漏極、以及用于讀出數據的MISFET QR的源極和漏極分別為開路電位。由此，將存儲在每個浮置柵電極FG中的電荷根據FN隧道電流方式放電到p阱PW1以擦除數據。作為結果，可以抑制或防止每個元件的退化，該退化是由在用于寫入(擦除)數據的MISFET QW和用于讀出數據的MISFET QR的每個漏極末端上的電場集中引起的。因此，可以抑制或防止不希望的電荷泄漏，并抑制或防止非易失性存儲器的數據保持特性的退化。此外，將負(反向)電壓施加到形成有每個電容元件的p阱PW3，并將正(正向)電壓施加到形成有MISFET QW和MISFET QR的p阱PW1，以由此可通過利用不會引起柵極擊穿的電壓(9V或更小)，確保數據擦除操作所必需的電位差(18V)。
接著，在圖19中表示了一個說明在數據讀出操作時施加到這種非易失性存儲器的相應部分的電壓的例子。在這種情況中，在保持選擇存儲器單元MC的用于讀出數據的MISFET QR的條件下，以類似于第一實施例中所述的方式執行數據讀出操作。此外，根據漏極電流是否流過用于讀出數據的MISFET QR的溝道，將0或1作為存儲在選擇存儲器單元MC中的數據讀出。在數據讀出時施加到相應部分的電壓基本上與圖5和圖9中所述的相同。不同之處在于，通過對應的電極5k將例如約3V的電壓施加到n阱NW2和n型掩埋區域NiSO，以將襯底1S以及p阱PW1和p阱PW3彼此電隔離，以及將例如0V的電壓施加到與其對應的用于寫入數據的選擇MISFETQW電連接的柵電極GS，以使選擇MISFET QS截止。
其間，當上述提及的存儲器單元MC以如上所述的陣列形式布置時，上述非易失性存儲器(EEPROM)在其數據讀出操作時引起下列問題。本發明人首次發現了非易失性存儲器的單元無法簡單地以陣列形式布局。這點將參照圖14和圖20進行說明。順便提及，圖14中所示符號RB表示想要讀出的讀出位，符號NRB表示不想要讀出的非讀出位。圖20是沿著圖16的Y3-Y3線所取的、數據讀出時的非選擇存儲器單元MC的截面圖。
即，EEPROM具有這樣的問題，其中在數據讀出操作時，使對應的非選擇存儲器單元MC用于讀出數據的MISFET QR導通，而不管其意圖，由此引起了對數據的誤判斷(誤讀出)。這個問題的出現是由于以下事實，即存在這樣的情況，其中在EEPROM的情況下，數據擦除操作中對信息的存儲有貢獻的電荷被過度地抽出，所以降低了用于讀出數據的MISFET QR的閾值電壓。還有一個由以下事實引起的問題，即以上述不希望的狀態，使閾值電壓降低的、非選擇存儲器單元MC用于讀出數據的MISFET QR導通，而不顧在數據讀出操作時，想要選擇的存儲器單元MC用于讀出數據的MISFET QR應處于截止狀態的情形，所以電流在用于讀出數據的MISFET QR的源極和漏極之間流動。順便提及，由于在第一實施例中所述的OTPROM中不存在擦除操作，所以這種問題不會發生。
因而，在第二實施例中，將選擇MISFET電連接到多個存儲器單元MC的用于讀出數據的相應MISFET QR，并防止將讀出電壓施加到每個非選擇存儲器單元MC用于讀出數據的MISFET QR的漏極，由此控制用于讀出數據的每個MISFET QR，使得不管其意圖都不導通。
圖21是根據第二實施例的非易失性存儲器的電路圖的一個例子，并表示了一個說明在數據讀出時的施加電壓的例子。
在第二實施例中，關于非易失性存儲器的相應位，將選擇MISFET QS2分別電連接在用于讀出數據的MISFET QR的漏極(一個半導體區或區域)和數據讀出位線RBL之間。即，將每個選擇MISFET QS2的柵電極電連接到其對應的控制柵極布線CGS。將MISFET QS2的源極和漏極中的一個電連接到其對應的數據讀出位線RBL，而將其另一個電連接到兩個并聯連接的用于讀出數據的MISFET QR的漏極(一個半導體區域)。在第二實施例中，以與第一實施例和圖14中所述情況類似的方式，將每個選擇MISFET QS1(QS)電連接在用于寫入數據的MISFET QW的漏極和對應的數據寫入位線WBL之間。即，在第二實施例中，將選擇MISFET QS2和QS1分別電連接到用于讀出數據的MISFET QR和用于寫入數據的MISFET QW。
接下來，圖22表示了圖21中所示非易失性存儲器的存儲器單元陣列的局部平面圖，圖23表示圖21中所示非易失性存儲器的存儲器單元陣列中對應于一位的部分的放大平面圖，圖24表示了沿著圖23的Y4-Y4線所取的、數據讀出/寫入時想要選擇的存儲器單元MC的截面圖，圖25表示了沿著圖23的Y4-Y4線所取的、數據讀出時的非選擇存儲器單元MC的截面圖。順便提及，將省略對在形成有圖21中所示非易失性存儲器的襯底中形成的主電路的說明，因為圖13中所示MISFET QA可以作為例子進行說明。
除了其中布置選擇MISFET QS2的配置以外，非易失性存儲器的配置和圖15至圖20中所描述的配置相同。
每個選擇MISFET QS2由例如n溝道型MISFET形成。將它們按存儲器單元陣列的每一位(即，兩個存儲器單元MC)來布置。將每個選擇MISFET QS2布置在其中形成p阱PW1中的有源區L3的位置處，并且每個選擇MISFET QS2具有柵電極GS2、形成在柵電極GS2和襯底1S(p阱PW1)之間的柵絕緣膜6e和一對用于源極和漏極的n型半導體區域17和17，該對n型半導體區域17和17形成在p阱PW1內將柵電極GS2夾在其間的位置。柵電極GS2和柵絕緣膜6e與柵電極GS和柵絕緣膜6c相同。選擇MISFET QS2的溝道形成在p阱PW1之上的層中，其中柵電極GS2和有源區L3基于平面地疊置。用于選擇MISFET QS2的源極和漏極的n型半導體區域17和17分別具有在溝道側上的n-型半導體區域17a和分別連接到它們的n+型半導體區域17b。例如，將磷或砷包含在n-型半導體區域17a和n+型半導體區域17b中。通過位于每個接觸孔CT中的導電部分4，將該對n型半導體區域17和17中之一電連接到電極5n，并電連接到其對應的數據讀出位線RBL(RBL1，RBL2)。將該對n型半導體區域17和17中的另一個與用于讀出數據的每個MISFET QR的用作源極和漏極的一對n型半導體區域7R和7R中的一個共享。即，通過共享的半導體區域7R和17，將每個MISFET QS串聯地電連接到其對應的用于讀出數據的MISFET QR。用于電極5n的材料與上述電極5a等的相同。
接著參照圖21至圖25，將描述這種非易失性存儲器(EEPROM)的數據讀出操作。在數據讀出時用于施加到每個想要選擇的存儲器單元MC相應部分上的電壓的條件與圖5、圖9、圖14和圖19中所述的條件相同。
在第二實施例中的想要選擇的存儲器單元MC的情況下，在數據讀出操作時，通過對應的控制布線CGS將3V的電壓施加到選擇MISFET QS2的柵電極。因此，使選擇MISFET QS2導通，所以經由選擇MISFET QS2將1V的電壓施加到存儲器單元MC中用于讀出數據的MISFET QR的漏極(一個半導體區域)，由此進行了令人滿意的數據讀出。另一方面，在電連接到其想要選擇的對應數據讀出位線RBL的非選擇存儲器單元MC中，通過對應控制布線CGS，將0V的電壓施加到每個選擇MISFET QS2的柵電極。因此，選擇MISFETQS2沒有導通，即，沒有將1V的電壓施加到非選擇存儲器單元MC中用于讀出數據的每個MISFET QR的漏極(一個半導體區域)，由此使得可以防止用于讀出數據的MISFET QR導通，而不管其意圖。因而，在第二實施例中由于可以在數據讀出時，防止非選擇存儲器單元MC中用于讀出數據的MISFET QR導通，而不管其意圖，所以可避免有關讀出數據的誤判斷的問題。從而，可以將小容量非易失性存儲器(EEPROM)的存儲器單元以陣列形式布置在形成有主電路的半導體芯片中，并且在尺寸上可以減少非易失性存儲器的占用面積。因此，可以提高半導體器件的附加值，而不引起形成有主電路的半導體芯片尺寸的增加。
接著，參照圖26和圖27將說明這種非易失性存儲器(EEPROM)的數據寫入操作。
圖26和圖27分別表示了在對第二實施例的非易失性存儲器(EEPROM)的每個將要選擇的存儲器單元進行寫入操作時的電路圖，和表示施加到其相應部分的電壓的例子的局部截面圖。順便提及，用于施加到想要選擇的存儲器單元MC的相應部分上的電壓的條件與圖4和圖8中所述的條件相同。以與圖8中所示情況類似的方式，在數據寫入操作時，通過對應控制布線CGS1，將9V的電壓施加到想要選擇的存儲器單元MC中每個MISFET QS1的柵極。因此使選擇MISFET QS1導通，從而將7V的電壓施加到想要選擇的存儲器單元MC中用于寫入數據的MISFET QW的用于漏極的對應半導體區域7DW，由此進行了令人滿意的數據寫入。另一方面，在電連接到其對應的數據寫入位線WBL的每個非選擇存儲器單元MC中，通過對應的控制布線CGS2，將0V的電壓施加到選擇MISFET QS1的柵電極。因此，選擇MISFET QS1沒有導通，所以沒有將7V的電壓施加到非選擇存儲器單元MC中用于寫入數據的MISFET QW的用于漏極的對應半導體區域7DW。因此，可以避免在數據寫入時產生在每個非選擇存儲器單元MC中的有關數據干擾和非選擇泄漏的問題。從而，可以將小容量非易失性存儲器(EEPROM)的存儲器單元以陣列形式布置在形成有主電路的半導體芯片中，并可以減少非易失性存儲器的占用面積。因此，可以提高半導體器件的附加值而不引起形成有主電路的半導體芯片尺寸的增加。
接著，參照圖28和圖29描述這種非易失性存儲器(EEPROM)的擦除操作。圖28和圖29分別表示了在對第二實施例的非易失性存儲器(EEPROM)的每個將要選擇的存儲器單元進行寫入操作時的電路圖，和表示施加到其相應部分的電壓的例子的局部截面圖。除了將例如0V的電壓從對應控制布線CGS施加到選擇MISFET QS1和QS2的柵電極GS1和GS2以外，擦除操作基本上與圖18中所述的操作相同。在將要進行數據擦除的存儲器單元(選擇存儲器單元)處，例如將例如-18V的負電壓作為控制電壓Vcg，從控制柵極布線CG施加到形成控制柵電極CGW的p阱PW3。同時，將例如0V的電壓施加到對應的電極5a、5c至5e、5g、5k、5m和5n。由此，將存儲在浮置柵電極FG中的電荷(電子(e-))從每個用于寫入數據的MISFET QW的柵電極GW根據FN隧道電流方式放電到p阱PW1，以由此擦除數據。
在第二實施例中，除了第一實施例中可獲得的效果之外，還可以獲得下列有益效果。即，在EEPROM的情況中，由于可以根據需要進行數據的重寫或重編程，所以與根據重寫次數確定所需存儲容量的OTPROM相比，EEPROM可以減小模塊尺寸。隨著模塊尺寸的減小，可以降低模塊的制造成本。
第三優選實施例第三實施例將說明其中非易失性存儲器為OTPROM且每個控制柵電極由導體圖形形成的情況。
圖30表示了說明根據第三實施例的半導體器件的非易失性存儲器(OTPROM)等同于圖11的Y2-Y2線位置的截面圖。根據第三實施例的半導體器件的非易失性存儲器(OTPROM)在電路配置上與圖8和圖9中所示的配置相同。非易失性存儲器的局部平面配置也基本上與圖10和圖11中所示的配置相同。不同點在于，每個存儲器單元MC的控制柵電極CGP分別形成在例如由低阻多晶硅等制成的導體圖形中，而沒有由n阱NW1形成，并且在數據寫入和讀出時，將為每個控制柵極而施加到阱的所需電壓施加到每個控制柵電極CGP。
通過夾在其間的例如由氧化硅、氮化硅或氧化硅與氮化硅的疊置膜構成的絕緣層20，將控制柵電極CGP形成在它們對應的浮置柵電極FG(即，電容電極CE、柵電極GR和GW)上方。將控制柵電極CGP電連接到其對應的電極5f。將用于寫入數據的每個MISFET QW的選擇MISFET QS的柵電極GS形成在與用于寫入數據的每個MISFET的控制柵電極CGP相同的層中。
由于在導體圖形中形成了每個控制柵電極CGP，用于形成控制柵電極的n阱NW1對于襯底1S變得不再必要。在這種情況中的數據寫入和讀出操作與圖8和圖9等中所述的第一實施例中的操作相同。順便提及，在第三實施例中也省略了對用于形成在襯底1S中的每個主電路的元件的解釋，因為圖13中所示MISFET QA可以作為例子進行說明。
第四優選實施例第四實施例將說明其中非易失性存儲器為EEPROM且將控制柵電極形成在導體圖形中的情況。
圖31表示了根據第四實施例的半導體器件的非易失性存儲器(EEPROM)的局部截面圖。根據第四實施例的半導體器件的非易失性存儲器(EEPROM)在電路配置上與圖21、26和圖28中所示相同。非易失性存儲器的局部平面配置也基本上與圖22和圖23中所示配置相同。不同點在于，將每個存儲器單元MC的控制柵電極CGP形成在由例如低阻多晶硅等的導體圖形中，而沒有由p阱PW3形成，并且在數據的寫入和讀出時，將為控制柵極而施加到阱的所需電壓施加到其對應的控制柵電極CGP。通過以類似于第三實施例的方式夾在其間的絕緣層20，將控制柵電極CGP形成在它們對應的浮置柵電極FG(即，電容電極CE、柵電極GR和GW)上方。
將控制柵電極CGP電連接到其對應的電極5f。將用于寫入數據的每個MISFET QW的選擇MISFET QS的柵電極GS形成在與用于寫入數據的每個MISFET的控制柵電極CGP相同的層中。
由于在導體圖形中形成了每個控制柵電極CGP，用于形成控制柵電極的n阱NW3和掩埋區域NiSO對于襯底1S變得不再必要。在這種情況中的數據讀出、寫入和擦除操作與圖21和圖24至圖29中所述的第二實施例中的操作相同。順便提及，在第四實施例中也省略了對用于形成在襯底1S中的每個主電路的元件的說明，因為圖13中所示MISFET QA可以作為例子進行說明。
第五優選實施例第五實施例將說明其中非易失性存儲器的每個存儲器單元中用于寫入數據的MISFET和用于讀出數據的MISFET共享一個MISFET的配置。
雖然第一至第四實施例的每一個實施例說明了這樣的情況，即其中分離地設置了用于寫入數據的MISFET QW(在第二和第四實施例中，用于寫入數據的MISFET QW和用于擦除數據的MISFET共用)和用于讀出數據MISFET QR，但是也可以省略它們中的任何一個，并將數據寫入和讀出操作都設定成通過一個MISFET來執行。
其一個例子如圖32中所示。圖32表示了說明對應于非易失性存儲器(OTPROM)的一位的存儲器單元MC的平面圖。MISFET QWR表示數據寫入和數據讀出操作共享使用的MISFET。每個MISFETQWR本身的配置和執行其電路操作的方式(數據寫入方式、數據讀出方式和用于施加電壓的條件等)與在第一或第三實施例等中所描述的相同。順便提及，符號G表示MISFET QWR的柵電極，參考標號7表示用于源極和漏極的n型半導體區域。在這種情況中，也將選擇MISFET QS以類似于在第一實施例等中所述的方式布置。以類似于在第一實施例等中所述的方式，將選擇MISFET QS電連接到其對應的、對于數據的寫入和讀出共享的MISFET QWR。符號WRBL表示對于數據寫入和讀出共享的位線。通過金屬布線，將位線WRBL電連接到選擇MISFET QS的半導體區域10。
EEPROM也基本上與上述的相同。在這種情況中，襯底1S的配置變得與在第二或第四實施例等中所述的配置相同。除了數據寫入和數據讀出外，每個MISFET QWR也執行數據擦除。在這種情況中，EEPROM的存儲器單元MC的MISFET QWR本身，在配置和執行其電路操作的方式(數據寫入方式、數據讀出方式和用于施加電壓的條件等)上，與在第二和第四實施例等中所述的相同。在這種情況中，也將每個選擇MISFET QS以類似于在第一實施例等中所述的方式布置，并以類似于在第一實施例等中所述的方式，電連接到其對應的、對于數據寫入和讀出操作共享的MISFET QWR。由于此處將用于寫入和讀出數據的MISFET共享，所以無需設置用于數據讀出和寫入二者的選擇MISFET QS。可以設置一個選擇MISFET QS用于一位。
以這種方式對于所有的數據寫入和讀出操作共享一個MISFET，使得可以減少每個非易失性存儲器單元的面積。
盡管基于優選實施例，已具體地描述了由本發明人進行的上述發明，但本發明并不限于以上提到的實施例。毫無疑問，在不脫離本發明主旨的范圍內，可以對本發明進行各種變化。
例如，雖然上述實施例說明了其中兩個存儲器單元MC構成非易失性存儲器的一位的情況，但本發明并不限于此。例如，一位也可以由一個存儲器單元MC構成。
權利要求
1.一種半導體器件，包括半導體襯底，具有第一主表面和設置在其背表面側上的第二主表面；主電路形成區域，布置在所述半導體襯底的所述第一主表面中；和非易失性存儲區域，布置在所述半導體襯底的所述第一主表面中，其中，所述非易失性存儲區域包括第一阱，形成在所述半導體襯底的主表面中；第二阱，沿著所述第一阱布置在所述半導體襯底的所述主表面中并以與所述第一阱電絕緣的狀態布置；多個非易失性存儲器單元，以陣列形式布置，使得基于平面地疊置在所述第一阱和所述第二阱上方；和多個選擇場效應晶體管，分別電連接到所述多個非易失性存儲器單元，使得能夠選擇所述多個非易失性存儲器單元，其中，所述多個非易失性存儲器單元中的每一個非易失性存儲器單元包括浮置柵電極，以第一方向延伸地布置，使得基于平面地疊置在所述第一阱和所述第二阱上方；用于寫入數據的場效應晶體管，形成在第一位置，其中所述浮置柵電極基于平面地疊置在所述第一阱上方；用于讀出數據的場效應晶體管，形成在與所述第一位置不同的第二位置，其中所述浮置柵電極基于平面地疊置在所述第一阱上方；和控制柵電極，形成在所述第二阱中所述浮置柵電極相對的部分中；其中，用于寫入數據的所述場效應晶體管包括第一柵電極，形成在相對于所述浮置柵電極的所述第一位置；第一柵絕緣膜，形成在所述第一柵電極和所述半導體襯底之間；和一對半導體區域，形成在所述第一阱中所述半導體區域將所述第一柵電極夾在其間的位置，以及其中，用于讀出數據的所述場效應晶體管包括第二柵電極，形成在相對于所述浮置柵電極的所述第二位置；第二柵絕緣膜，形成在所述第二柵電極和所述半導體襯底之間；和一對半導體區域，形成在所述第一阱中所述半導體區域將所述第二柵電極夾在其間的位置。
2.根據權利要求1所述的半導體器件，其中，將電容部分形成在其中所述浮置柵電極基于平面地疊置在所述第二阱上方的位置，其中，所述電容部分包括所述控制柵電極、電容電極和電容絕緣膜，所述電容電極由與所述控制柵電極相對的所述浮置柵電極的一部分形成，所述電容絕緣膜形成在所述控制柵電極和所述電容電極之間，以及其中，在與所述第一方向相交的方向中看到的所述電容電極的長度，長于在與所述第一方向相交的方向中看到的所述第一柵電極和所述第二柵電極中每一個的長度。
3.根據權利要求1所述的半導體器件，其中，每個所述非易失性存儲器單元是能夠電寫入和擦除數據的EEPROM，并且每個所述選擇場效應晶體管電連接到用于寫入數據的所述場效應晶體管和用于讀出數據的所述場效應晶體管。
4.根據權利要求3所述的半導體器件，其中，所述半導體襯底的所述非易失性存儲區域設置有與所述第一阱和所述第二阱的每一個阱相反的導電類型的第一半導體區域，以及其中，所述第一阱和所述第二阱是相同導電類型阱，并且分別形成在所述第一半導體區域內，使得被所述第一半導體區域環繞且彼此電絕緣。
5.根據權利要求3所述的半導體器件，其中，在將數據寫入每個所述非易失性存儲器單元時，將正的第一電壓施加到所述第二阱，并且將低于所述第一電壓的正的第二電壓施加到用于寫入數據的所述場效應晶體管的漏極的半導體區域，以由此將熱電子從用于寫入數據的所述場效應晶體管的溝道注入到所述浮置柵電極，以及其中，在所述非易失性存儲器單元的數據擦除時，將負的第三電壓施加到所述第二阱，并且將用于寫入數據的所述場效應晶體管的源極的所述半導體區域和用于其漏極的所述半導體區域分別接地或設定為開路電位，由此將電子從所述浮置柵電極放電到用于寫入數據的所述場效應晶體管的所述溝道。
6.根據權利要求1所述的半導體器件，其中，每個所述非易失性存儲器單元是在其中一次數據寫入后無法執行擦除的只讀ROM單元，并且每個所述選擇場效應晶體管電連接到用于寫入數據的所述場效應晶體管并與用于讀出數據的所述場效應晶體管電分離。
7.根據權利要求6所述的半導體器件，其中，所述第一阱和所述第二阱是彼此不同的導電類型阱，并以彼此電隔離且彼此鄰接的狀態布置在所述半導體襯底中。
8.根據權利要求6所述的半導體器件，其中，在將數據寫入每個所述非易失性存儲器單元時，將正的第一電壓施加到所述第二阱，并將低于所述第一電壓的正的第二電壓施加到用于寫入數據的所述場效應晶體管的漏極的半導體區域，以由此將熱電子從用于寫入數據的所述場效應晶體管的溝道注入到所述浮置柵電極。
9.一種半導體器件，包括半導體襯底，具有第一主表面和設置在其背表面側上的第二主表面；主電路形成區域，布置在所述半導體襯底的所述第一主表面中；和非易失性存儲區域，布置在所述半導體襯底的所述第一主表面中，其中，所述非易失性存儲區域包括第一阱，形成在所述半導體襯底的主表面中；第二阱，沿著所述第一阱布置在所述半導體襯底的所述主表面中并以與所述第一阱電絕緣的狀態布置；多個非易失性存儲器單元，以陣列形式布置，使得基于平面地疊置在所述第一阱和所述第二阱上方；和多個選擇場效應晶體管，分別電連接到所述多個非易失性存儲器單元，使得能夠選擇所述多個非易失性存儲器單元，其中，所述多個非易失性存儲器單元中的每一個非易失性存儲器單元包括浮置柵電極，在第一方向中延伸地布置，使得基于平面地疊置在所述第一阱和所述第二阱上方；數據寫入/讀出共用場效應晶體管，形成在第一位置，其中所述浮置柵電極基于平面地疊置在所述第一阱上方；和控制柵電極，形成在所述第二阱中所述浮置柵電極相對的部分，以及其中，所述數據寫入/讀出共用場效應晶體管包括一個柵電極，形成在所述浮置柵電極處；柵絕緣膜，形成在所述柵電極和所述半導體襯底之間；和一對半導體區域，形成在所述第一阱中所述半導體區域將所述柵電極夾在其間的位置。
10.根據權利要求9所述的半導體器件，其中，將電容部分形成在其中所述浮置柵電極基于平面地疊置在所述第二阱上方的位置，其中，所述電容部分包括所述控制柵電極、電容電極和電容絕緣膜，所述電容電極由與所述控制柵電極相對的所述浮置柵電極的一部分形成，所述電容絕緣膜形成在所述控制柵電極和所述電容電極之間，以及其中，在與所述第一方向相交的方向中看到的所述電容電極的長度，長于在與所述第一方向相交的方向中看到的所述共用場效應晶體管的所述柵電極的長度。
11.根據權利要求9所述的半導體器件，其中，每個所述非易失性存儲器單元是能夠電寫入和擦除數據的EEPROM，并且每個所述選擇場效應晶體管電連接到所述數據寫入/讀出共用場效應晶體管。
12.根據權利要求11所述的半導體器件，其中，所述半導體襯底的所述非易失性存儲區域設置有與所述第一阱和所述第二阱的每一個相反的導電類型的第一半導體區域，以及其中，所述第一阱和所述第二阱是相同導電類型阱，并且分別形成在所述第一半導體區域內，使得被所述第一半導體區域環繞且彼此電絕緣。
13.根據權利要求11所述的半導體器件，其中，在將數據寫入每個所述非易失性存儲器單元時，將正的第一電壓施加到所述第二阱，并將低于所述第一電壓的正的第二電壓施加到用于所述共用場效應晶體管的漏極的半導體區域，以由此將熱電子從所述共用場效應晶體管的溝道注入到所述浮置柵電極，以及其中，在所述非易失性存儲器單元的數據擦除時，將負的第三電壓施加到所述第二阱，并且將用于所述共用場效應晶體管的源極的半導體區域和用于其漏極的所述半導體區域分別接地或設定為開路電位，由此將電子從所述浮置柵電極放電到所述共用場效應晶體管的所述溝道。
14.根據權利要求9所述的半導體器件，其中，每個所述非易失性存儲器單元是在其中一次數據寫入后無法執行擦除的只讀ROM單元，并且每個所述選擇場效應晶體管電連接到所述數據寫入/讀出共用場效應晶體管。
15.根據權利要求14所述的半導體器件，其中，所述第一阱和所述第二阱是彼此不同的導電類型阱，并以彼此電隔離且彼此鄰接的狀態布置在所述半導體襯底中。
16.根據權利要求14所述的半導體器件，其中，在將數據寫入每個所述非易失性存儲器單元時，將正的第一電壓施加到所述第二阱，并將低于所述第一電壓的正的第二電壓施加到用于所述共用場效應晶體管的漏極的半導體區域，以由此將熱電子從所述共用場效應晶體管的溝道注入到所述浮置柵電極。
17.一種半導體器件，包括半導體襯底，具有第一主表面和設置在其背表面側上的第二主表面；主電路形成區域，布置在所述半導體襯底的所述第一主表面中；和非易失性存儲區域，布置在所述半導體襯底的所述第一主表面中，其中，所述非易失性存儲區域包括多個非易失性存儲器單元，以陣列形式布置在所述半導體襯底中；和多個選擇場效應晶體管，分別電連接到所述多個非易失性存儲器單元，使得能夠選擇所述多個非易失性存儲器單元，其中，所述多個非易失性存儲器單元中的每一個非易失性存儲器單元包括浮置柵電極，在第一方向中沿著所述半導體襯底的所述第一主表面延伸；用于寫入數據的場效應晶體管，形成在所述浮置柵電極的第一位置；用于讀出數據的場效應晶體管，形成在與所述浮置柵電極的所述第一位置不同的第二位置；和控制柵電極，通過夾在其間的絕緣層，設置在所述浮置柵電極上方；其中，用于寫入數據的所述場效應晶體管包括第一柵電極，形成在所述浮置柵電極的所述第一位置；第一柵絕緣膜，形成在所述第一柵電極和所述半導體襯底之間；和一對半導體區域，形成在所述半導體襯底內所述半導體區域將所述第一柵電極夾在其間的位置，以及其中，用于讀出數據的所述場效應晶體管包括第二柵電極，形成在所述浮置柵電極的所述第二位置；第二柵絕緣膜，形成在所述第二柵電極和所述半導體襯底之間；和一對半導體區域，形成在所述半導體襯底內所述半導體區域將所述第二柵電極夾在其間的位置。
18.根據權利要求17所述的半導體器件，其中，將電容部分形成在與所述浮置柵電極的所述第一位置和所述第二位置不同的第三位置，其中，所述電容部分包括所述控制柵電極、電容電極和電容絕緣膜，所述電容電極由與所述控制柵電極相對的所述浮置柵電極的一部分形成，所述電容絕緣膜形成在所述控制柵電極和所述電容電極之間，以及其中，在與所述第一方向相交的方向中看到的所述電容電極和所述控制柵電極中每一個的長度，長于在與所述第一方向相交的方向中看到的所述第一柵電極和所述第二柵電極中每一個的長度。
19.根據權利要求17所述的半導體器件，其中，每個所述非易失性存儲器單元是能夠電寫入和擦除數據的EEPROM，并且每個所述選擇場效應晶體管電連接到用于寫入數據的所述場效應晶體管和用于讀出數據的所述場效應晶體管。
20.根據權利要求19所述的半導體器件，其中，在將數據寫入每個所述非易失性存儲器單元時，將正的第一電壓施加到所述控制柵電極，并將低于所述第一電壓的正的第二電壓施加到用于寫入數據的所述場效應晶體管的漏極的半導體區域，以由此將熱電子從用于寫入數據的所述場效應晶體管的溝道注入到所述浮置柵電極，以及其中，在所述非易失性存儲器單元的數據擦除時，將負的第三電壓施加到所述控制柵電極，并且將用于寫入數據的所述場效應晶體管的源極的半導體區域和用于其漏極的所述半導體區域分別接地或設定為開路電位，由此將電子從所述浮置柵電極放電到用于寫入數據的所述場效應晶體管的所述溝道。
21.根據權利要求17所述的半導體器件，其中，每個所述非易失性存儲器單元是在其中一次數據寫入后無法執行擦除的只讀ROM單元，并且每個所述選擇場效應晶體管電連接到用于寫入數據的所述場效應晶體管并與用于讀出數據的所述場效應晶體管電分離。
22.根據權利要求21所述的半導體器件，其中，在將數據寫入每個所述非易失性存儲器單元時，將正的第一電壓施加到所述控制柵電極，并將低于所述第一電壓的正的第二電壓施加到用于數據寫入的所述場效應晶體管的漏極的半導體區域，以由此將熱電子從用于寫入數據的所述場效應晶體管的溝道注入到所述浮置柵電極。
23.一種半導體器件，包括半導體襯底，具有第一主表面和設置在其背表面側上的第二主表面；主電路形成區域，布置在所述半導體襯底的所述第一主表面中；和非易失性存儲區域，布置在所述半導體襯底的所述第一主表面中，其中，所述非易失性存儲區域包括多個非易失性存儲器單元，以陣列形式布置在所述半導體襯底中；和多個選擇場效應晶體管，分別電連接到所述多個非易失性存儲器單元，使得能夠選擇所述多個非易失性存儲器單元，其中，所述多個非易失性存儲器單元中的每一個非易失性存儲器單元包括浮置柵電極，在第一方向中沿著所述半導體襯底的所述第一主表面延伸；數據寫入/讀出共用場效應晶體管，形成在所述浮置柵電極的第一位置；和控制柵電極，通過夾在其間的絕緣層，設置在所述浮置柵電極上方；以及其中，所述數據寫入/讀出共用場效應晶體管包括柵電極，形成在所述浮置柵電極的所述第一位置；柵絕緣膜，形成在所述柵電極和所述半導體襯底之間；和一對半導體區域，形成在所述半導體襯底內將所述柵電極夾在其間的位置。
24.根據權利要求23所述的半導體器件，其中，將電容部分形成在與所述浮置柵電極的所述第一位置不同的第三位置，其中，所述電容部分包括所述控制柵電極、電容電極和電容絕緣膜，所述電容電極由與所述控制柵電極相對的所述浮置柵電極的一部分形成，所述電容絕緣膜形成在所述控制柵電極和所述電容電極之間，以及其中，在與所述第一方向相交的方向中看到的所述電容電極和所述控制柵電極中每一個的長度，長于在與所述第一方向相交的方向中看到的所述共用場效應晶體管的所述柵電極的長度。
25.根據權利要求23所述的半導體器件，其中，每個所述非易失性存儲器單元是能夠電寫入和擦除數據的EEPROM，并且每個所述選擇場效應晶體管電連接到所述數據寫入/讀出共用場效應晶體管。
26.根據權利要求25所述的半導體器件，其中，在將數據寫入每個所述非易失性存儲器單元時，將正的第一電壓施加到所述控制柵電極，并將低于所述第一電壓的正的第二電壓施加到用于所述共用場效應晶體管的漏極的半導體區域，以由此將熱電子從所述共用場效應晶體管的溝道注入到所述浮置柵電極，以及其中在所述非易失性存儲器單元的數據擦除時，將負的第三電壓施加到所述控制柵電極，并且將用于所述共用場效應晶體管的源極的半導體區域和用于其漏極的所述半導體區域分別接地或設定為開路電位，由此將電子從所述浮置柵電極放電到所述共用場效應晶體管的所述溝道。
27.根據權利要求23所述的半導體器件，其中，每個所述非易失性存儲器單元是在其中一次數據寫入后無法執行擦除的只讀ROM單元，并且每個所述選擇場效應晶體管電連接到所述共用場效應晶體管。
28.根據權利要求27所述的半導體器件，其中在將數據寫入每個所述非易失性存儲器單元時，將正的第一電壓施加到所述控制柵電極，并將低于第一電壓的正的第二電壓施加到用于所述共用場效應晶體管的漏極的半導體區域，以由此將熱電子從所述共用場效應晶體管的溝道注入到所述浮置柵電極。
29.一種半導體器件，包括半導體襯底，具有第一主表面和設置在其背表面側上的第二主表面；主電路形成區域，布置在所述半導體襯底的所述第一主表面中；和非易失性存儲區域，布置在所述半導體襯底的所述第一主表面中，其中，在所述非易失性存儲區域中包括第一導電類型的第一阱，形成在所述半導體襯底的主表面中；第二導電類型的第二阱，形成在所述半導體襯底的所述主表面中，并表明與所述第一導電類型相反的導電類型；和多個非易失性存儲器單元，以陣列形式布置，使得基于平面地疊置在所述第一阱和所述第二阱上方，其中，所述多個非易失性存儲器單元中的每一個非易失性存儲器單元包括導體膜，在所述非易失性存儲器單元的柵極寬度方向中延伸地布置，使得基于平面地疊置在所述第一阱和所述第二阱上方；表明為所述第二導電類型的第一半導體區域，形成在所述第一阱中，所述第一半導體區域形成在與所述導體膜匹配的位置；和表明為所述第二導電類型的第二半導體區域，形成在所述第二阱中，所述第二半導體區域形成在與所述導體膜匹配的位置，其中，所述導體膜構成所述非易失性存儲器單元的浮置柵電極，其中，所述第二半導體區域構成所述非易失性存儲器單元的控制柵電極，以及其中，所述第一半導體區域構成所述非易失性存儲器單元的源極或漏極。
30.一種半導體器件，包括半導體襯底，具有第一主表面和設置在其背表面側上的第二主表面；第二導電類型的第三半導體區域，形成在所述半導體襯底的所述第一主表面中；和主電路形成區域和非易失性存儲區域，布置在所述第一主表面的所述第三半導體區域中，其中，在所述非易失性存儲區域中包括第一導電類型的第一阱，形成在所述第三半導體區域中并表明與所述第二導電類型相反的導電類型；第一導電類型的第二阱，形成在所述第三半導體區域中；和多個非易失性存儲器單元，以陣列形式布置，使得基于平面地疊置在所述第一阱和所述第二阱上方，其中，所述多個非易失性存儲器單元中的每一個非易失性存儲器單元包括導體膜，在所述非易失性存儲器單元的柵極寬度方向中延伸地布置，使得基于平面地疊置在所述第一阱和所述第二阱上方；表明為所述第二導電類型的第一半導體區域，形成在所述第一阱中，所述第一半導體區域形成在與所述導體膜匹配的位置；和表明為所述第一導電類型的第二半導體區域，形成在所述第二阱中，所述第二半導體區域形成在與所述導體膜匹配的位置，其中，所述導體膜構成所述非易失性存儲器單元的浮置柵電極，其中，所述第二半導體區域構成所述非易失性存儲器單元的控制柵電極，以及其中，所述第一半導體區域構成所述非易失性存儲器單元的源極或漏極。
全文摘要
以陣列形式布置構成非易失性存儲器的多個半導體非易失性存儲器單元。將用于存儲器單元選擇的選擇MISFET電連接到每一位。每個非易失性存儲器單元具有用于寫入數據的MISFET、用于讀出數據的MISFET和電容部分。MISFET的柵電極和電容部分的電容電極由同一浮置柵電極的一部分構成。非易失性存儲器單元的控制柵電極由電容電極相對的n阱的一部分形成。
文檔編號H01L27/105GK1819213SQ20061000058
公開日2006年8月16日 申請日期2006年1月11日 優先權日2005年1月14日
發明者志波和佳, 岡保志 申請人:株式會社瑞薩科技