專利名稱：雙應力soi襯底的制作方法
技術領域：
本發明涉及一種半導體器件以及形成半導體器件的方法。本發明尤其涉及絕緣體上半導體(SOI)技術，更具體地說，旨在一種形成包括雙應力材料襯底上硅的結構和方法。
背景技術：
在硅襯底上電子微芯片器件例如電阻器、電容器、保險絲、二極管和晶體管的集成是集成電路(IC)晶片制造技術的基礎。最普遍的IC技術，CMOS(互補金屬氧化物半導體)圍繞著在FET(場效應晶體管)設計和制造中已實現的改進。
FET是電壓放大器件。FET的最大優點是其低的電壓和低的功率要求。FET的兩種基本類型是金屬氧化物(MOSFET)半導體和結(JFET)。MOSFET已成為IC產品中的支柱晶體管。存在兩類MOSFETnMOS(n溝道)和pMOS(p溝道)。每種MOSFET具有被稱為柵極的輸入電極。術語“金屬氧化物”是指柵極的構成材料。用于形成MOSFET的柵極的最普遍材料是在IC制造期間在襯底上沉積的多晶硅材料。多晶硅必須被摻雜有常見的p型或n型摻雜劑中的一種，以給予材料以其導電特性。
有許多文件記載了關于COMS集成電路的SOI技術以及其帶來的優點。SOI技術包括其中掩埋有氧化物薄層的硅晶片。半導體器件被嵌入掩埋氧化物的頂上的硅的薄層中。由于SOI技術消除了閂鎖(latch-up)并降低了寄生電容，因此與嵌入體晶片的器件相比，SOI襯底在集成電路中的相鄰器件之間提供了優良的隔離。用SOI技術制造的COMS IC具有較小的有源電流消耗，同時保持與在體硅(體Si)襯底上形成的類似器件的性能等效的器件性能。由于SOI技術在SOI器件的高速下低的功率要求，隨著電池供電設備的要求的提高，SOI技術已變得越來越普及。
關于SOI晶片的形成，存在許多不同的技術。用于制造SOI襯底的最普遍方法之一是注氧隔離(SIMOX)。SIMOX包括將氧離子注入硅襯底中以形成掩埋的氧化物層。包括晶片鍵合的層轉移是用于在襯底中形成隔離層的另一種技術。通過一系列蝕刻和氧化步驟形成硅島可提供橫向的隔離結構。
在標準MOSFET技術中，溝道長度和柵極電介質厚度都被減小，以提高電流驅動和開關性能。MOSFET器件的載流子遷移率是關鍵參數，因為其對輸出電流以及開關特性具有直接影響。因此，可以通過增大溝道遷移率來提高器件性能。通過對硅膜提供應變，已在特定的器件中提供了這種提高。可以通過硅膜的壓縮應力或硅膜的拉伸應力來提供凈應變。
雖然存在許多使硅受到應力的方法，但過去的主焦點集中在在襯底的前端使用氮化物或其它材料的端接層(abutting layer)。所有這些都是用于基于SIMOX的SOI襯底的直接蝕刻/沉積方法。
此外，許多使溝道受到應力的方法主要依靠在溝道中產生“相同符號”的應力。在所有這些情況下，由于溝道在膜(例如蝕刻停止襯里)的前面，所以發生相同符號的應力轉移(stress transfer)。通過“相同符號”，其意味著如果膜是拉伸的，則硅溝道中的應力將是拉伸的，而如果膜是壓縮的，則硅溝道中的應力將是壓縮的。
鑒于以上陳述，需要提供一種將SOI技術的優點與基于應變的器件的改進相結合的半導體器件。
發明內容
本發明的構思是使用下伏的材料使SOI襯底的nFET和pFET島分別受到拉伸應力和壓縮應力。本發明將絕緣體上硅(SOI)技術與基于應變的器件改進相結合。本發明還降低了典型地存在于SiGe襯底上的弛豫Si中的螺位錯和錯配位錯的發生率。在本發明中通過提供在應力材料島上形成半導體島的方法來實現這一點。這些固有地為壓縮的和拉伸的應力島分別施加“相反符號”的拉伸和壓縮應力，該拉伸和壓縮應力被應用于nFET和pFET。術語“相反符號”表示在半導體島中產生的應力與在下伏的材料中產生的應力相反。例如，拉伸的下伏材料將應變轉移到上覆的半導體島，產生壓縮應變的半導體島，其中在拉伸的下伏材料內的拉伸應力(+)具有與在壓縮應變的半導體島中的壓縮應力(-)相反的符號。在通過蝕刻去除下伏的應力材料時，在上覆的半導體島中發生應力轉移。該方法的一個主要優點在于，可以在pFET器件的器件溝道內產生顯著的壓縮應力。
在本發明中通過在半導體層(半導體島)的下面設置壓縮介電層或拉伸介電層來實現上述效果。術語“壓縮介電層”表示具有固有壓縮應力的介電層。術語“拉伸介電層”表示具有固有拉伸應力的介電層。
壓縮介電層將拉伸應變轉移到上覆的半導體層。因此，壓縮介電層為n型場效應晶體管(nFET)提供基于應變的器件改進。拉伸介電層將壓縮應變彈性地轉移到上覆的半導體層。因此，拉伸介電層為p型場效應晶體管(pFET)提供基于應變的器件改進。寬泛地說，本發明的應變Si襯底包括襯底；在所述襯底頂上的第一多層的疊層，所述第一多層的疊層包括在所述襯底頂上的壓縮介電層和在所述壓縮介電層頂上的第一半導體層，其中所述壓縮介電層將拉伸應力轉移到所述第一半導體層；以及在所述襯底頂上的第二多層的疊層，所述第二多層的疊層包括在所述襯底頂上的拉伸介電層和在所述拉伸介電層頂上的第二半導體層，其中所述拉伸介電層將壓縮應力轉移到所述第二半導體層。
所述壓縮介電層和所述拉伸介電層優選包括氮化物，例如Si3N4。所述壓縮介電層包括范圍在約1400MPa至約2600MPa的壓縮固有應力，并將范圍在約200MPa至約350MPa的拉伸應力轉移到覆蓋在所述壓縮介電層上面的所述第一半導體層。因此，第一半導體層為nFET器件而優化。
所述拉伸介電層包括范圍在約1000MPa至約1600MPa的拉伸固有應力，并將范圍在約150MPa至約200MPa的壓縮應力轉移到覆蓋在所述拉伸介電層上面的所述第二半導體層。因此，第二半導體層為pFET器件而優化。
本發明的另一方面是形成上述應變Si襯底的方法。寬泛地說，在本發明的第一實施例中，本發明的形成應變Si襯底的方法包括以下步驟在襯底的第一部分上形成壓縮介電層；在襯底的第二部分上形成拉伸介電層；在所述壓縮介電層和所述拉伸介電層的頂上形成半導體層；以及穿過所述半導體層形成隔離區，并使所述拉伸介電層與所述壓縮介電層分隔，其中所述壓縮介電層將拉伸應力轉移到所述半導體層的覆蓋在所述壓縮介電層上面的部分，以及所述拉伸介電層將壓縮應力轉移到所述半導體層的覆蓋在所述拉伸介電層上面的部分。
所述壓縮介電層和所述拉伸介電層包括氮化物，例如Si3N4。可以通過化學氣相沉積來沉積所述壓縮介電層，其中所述化學氣相沉積的條件在沉積的層內提供固有的壓縮應力。通過化學氣相沉積來沉積Si3N4的壓縮介電層的條件包括約500至約1,500W量級的低頻功率、約250至約500W量級的高頻功率、約800至約2,000sccm量級的硅烷流速、約6,000至約10,000sccm量級的NH3流速，以及約10乇或更小的沉積壓力。
可以通過化學氣相沉積氮化物例如Si3N4來沉積所述拉伸介電層，其中所述沉積工藝的條件在沉積的層內提供固有拉伸應力。通過化學氣相沉積來沉積拉伸介電層的條件包括約0至約100W量級的低頻功率、約200至約600W量級的高頻功率、約50至約200sccm的硅烷流速、約1,500至約3,000sccm量級的NH3流速，以及約15乇或更小的沉積壓力。
在本方法的第二實施例中，通過包括以下步驟的方法形成應變Si襯底提供包括襯底的初始結構，所述初始結構具有設置在所述襯底的第一表面上的拉伸電介質和設置在所述襯底的第二表面上的壓縮電介質，所述拉伸電介質和所述壓縮電介質被絕緣材料分隔；去除所述絕緣材料，以暴露所述襯底的在所述含Si襯底的所述第一和所述第二表面之間的部分；使所述襯底的所述部分從所述襯底的所述第一和所述第二表面凹陷，以鄰近所述襯底的所述第一表面和所述襯底的所述第二表面提供所述襯底的凹陷部分；形成設置在所述襯底的凹陷部分上的氧化物，所述氧化物沉積至與所述壓縮電介質和所述拉伸電介質的上表面共面的厚度，以提供平面的頂面；將晶片鍵合到所述氧化物的所述平面的頂面；注入所述襯底以提供被損傷的界面；在所述被損傷的界面附近分隔所述襯底，其中保留所述襯底的被損傷表面；平面化所述襯底的所述被損傷表面，在所述襯底的所述凹陷部分上的所述氧化物的表面上停止，其中將所述襯底平面化至所述氧化物在所述拉伸電介質和所述壓縮電介質的頂上產生半導體層；以及去除所述氧化物，其中所述拉伸電介質將壓縮應力轉移到覆蓋在所述拉伸電介質上面的所述半導體層，以及所述壓縮電介質將拉伸應力轉移到覆蓋在所述壓縮電介質上面的所述半導體層。
所述壓縮電介質和所述拉伸電介質可以包括氮化物，例如Si3N4。所述初始結構通過以下步驟形成在所述襯底頂上設置絕緣材料的層；去除所述絕緣材料的層的一部分，以暴露所述襯底的所述第一表面和所述襯底的所述第二表面；以及在所述襯底的所述第一表面的頂上形成所述拉伸電介質，并在所述襯底的所述第二表面的頂上形成所述壓縮電介質。
在上述方法的一個實施例中，可以在去除設置在所述壓縮電介質與所述拉伸電介質之間的所述氧化物之前在所述壓縮電介質和所述拉伸電介質的頂上形成多晶硅帽。可以在去除所述絕緣層之后去除所述多晶硅帽，其中所述多晶硅帽維持所述壓縮電介質和拉伸電介質內的應力。
圖1(A)(通過截面圖)示例了包括具有壓縮應變的半導體層和拉伸應變的半導體層的SOI襯底的本發明的一個實施例；圖1(B)(通過截面圖)示例了包括具有壓縮應變的半導體層和拉伸應變的半導體層的SOI襯底的本發明的另一實施例；圖2(通過截面圖)示出了具有包括拉伸介電層的材料疊層的本發明的一個實施例的壓縮和拉伸應力；圖3(通過截面圖)示出了具有包括壓縮介電層的材料疊層的本發明的一個實施例的壓縮和拉伸應力；圖4(A)-4(C)(通過截面圖)示例了制造示于圖1(A)中的結構的方法步驟；以及圖5(A)-5(F)(通過截面圖)示例了制造示于圖1(B)中的結構的方法步驟。
具體實施例方式
本發明提供包括壓縮應變半導體部分和拉伸應變半導體部分的襯底及其形成方法。
本發明通過在襯底的頂上形成第一和第二材料疊層，有利地提供了具有壓縮應變半導體部分和拉伸應變半導體部分的襯底，其中第一材料疊層包括將拉伸應變轉移到上覆的半導體部分的壓縮介電層，以及第二材料疊層包括將壓縮應變轉移到上覆的半導體部分的拉伸介電層。本發明提供了具有用于nFET和pFET器件的不同應變表面的SOI襯底。對于nFET，具有被拉伸應變的溝道區是有利的，而對于pFET，具有被壓縮應變的溝道是有利的，其中對溝道施加的應變改善了器件的性能。現在參考本申請的附圖更詳細討論本發明。在附圖中，相同和或對應的要素由相同的參考標號表示。
參考圖1(A)，在本發明的一個實施例中，襯底10被設置有nFET區15和pFET區20。nFET區15包括nFET疊層，該nFET疊層包括將拉伸應變轉移到上覆的拉伸應變半導體層11的壓縮應變介電層13。pFET區20包括pFET疊層，該pFET疊層包括將壓縮應變轉移到上覆的壓縮應變半導體層12的拉伸應變介電層14。隔離區5使nFET區15和pFET區20分隔。
壓縮應變和拉伸應變介電層13、14是絕緣體上硅(SOI)襯底的掩埋絕緣層。在本發明的優選實施例中，壓縮應變和拉伸應變介電層13、14是氮化硅(Si3N4)，并具有范圍在50nm至約150nm的厚度。壓縮應變和拉伸應變介電層通過化學氣相沉積例如快速熱化學氣相沉積(RTCVD)或等離子體增強化學氣相沉積(PECVD)沉積而成，并且在沉積的層內產生的應變取決于沉積工藝的加工條件。這些加工條件將參考圖4(A)-(C)更詳細地進行進一步的討論。
往回參考圖1(A)，拉伸應變半導體層11和壓縮應變半導體層12是絕緣體上硅(SOI)襯底的上面的含硅層，也稱為SOI層。拉伸應變半導體層11處于范圍在約100MPa至約2200MPa的拉伸應力下，因此非常適合作為至少一個nFET器件25的溝道區。壓縮應變半導體層12處于范圍在約100MPa至約2300MPa的壓縮應力下，因此非常適合作為至少一個pFET器件26的溝道區。
參考圖2，提供了對本發明的pFET區20內的pFET疊層的一個實施例的模擬，其中實線表示拉伸應力，而虛線表示壓縮應力。在所繪制的模擬中，包括Si3N4的拉伸應變介電層14形成為具有250量級的厚度，其中在Si3N4拉伸應變介電層14內產生的固有拉伸應力為約+1.5GPa的量級。仍參考圖2，拉伸應變介電層14將-200MPa量級的壓縮應力彈性地轉移到上覆的壓縮應變半導體層12。典型地，拉伸應變介電層14將其固有應力的20％轉移到上覆的壓縮應變半導體層12。壓縮應變半導體層12包括厚度在約250量級的含硅層，其中該壓縮應變半導體層12使用層轉移和鍵合技術形成。
參考圖3，提供了對本發明的nFET區15內的nFET疊層的一個實施例的模擬，其中實線表示拉伸應力，而虛線表示壓縮應力。在所繪制的模擬中，包括Si3N4的壓縮應變介電層13形成為具有250量級的厚度，其中在Si3N4壓縮應變介電層13內產生的固有壓縮應力為約-0.7GPa的量級。典型地，壓縮應變介電層13將其固有應力的20％轉移到上覆的拉伸應變半導體層11。仍參考圖3，Si3N4壓縮應變介電層13將+100MPa量級的拉伸應力彈性地轉移到上覆的拉伸應變半導體層11。拉伸應變半導體層11使用層轉移和鍵合技術形成，并典型地具有250量級的厚度。
現在更詳細地討論形成同時包括適當應變的nFET和pFET區15、20的應變Si襯底的方法。參考圖4(A)-4(C)描述形成如圖1(A)所示的在絕緣體上硅(SOI)襯底頂上的適當應變的nFET和pFET區15、20的方法。參考圖5(A)-5(F)描述形成如圖1(B)所示的在絕緣體上硅(SOI)襯底頂上的適當應變的nFET和pFET區15、20的方法。
參考圖4(A)，在襯底10的一部分的頂上形成第一應變介電層13。襯底10優選包括含Si材料。在此使用術語“含Si”表示包括硅的材料。含Si材料的示例性實例包括但不限于Si、SiGe、SiGeC、SiC、多晶硅即多晶Si、外延硅即外延Si、非晶Si即a:Si，以及其多層。雖然硅是在晶片制造中主要使用的半導體材料，但也可以采用替換的半導體材料，例如但不限于鍺、砷化鎵、氮化鎵、硅鍺、碲化鎘和硒化鋅。
第一應變介電層13優選包括在這樣的條件下沉積的Si3N4，該條件在沉積的層內產生內應力。在均厚(blanket)沉積之后，接著使用常規光刻和蝕刻構圖并蝕刻第一應變介電層13，其中隨后處理襯底10的其中保留第一應變介電層13的部分，以為該表面提供最優的導電類型的器件。
首先在整個襯底10的頂上均厚沉積第一應變介電層13。可以使用低溫化學氣相沉積(CVD)工藝例如等離子體增強化學氣相沉積(PECVD)或快速熱化學氣相沉積(RTCVD)來沉積第一應變介電層13。調整用于沉積第一應變介電層13的工藝條件可以控制應力的狀態是拉伸的或壓縮的。
等離子體增強化學氣相沉積(PECVD)可以提供具有壓縮或拉伸內應力的應變電介質。可以通過改變沉積條件以改變在沉積反應室內的反應速度，控制通過PECVD沉積的應變介電層的應力狀態。更具體地說，可以通過改變沉積條件例如SiH4/N2/He氣體的流速、壓力、RF功率以及電極間隙，設定所沉積的應變介電層的應力狀態。
快速熱化學氣相沉積(RTCVD)可以提供具有內拉伸應力的應變介電層11、12。可以通過改變沉積條件來控制在通過RTCVD沉積的應變介電層內產生的內拉伸應力的量值。更具體地說，可以通過改變沉積條件例如前體(precursor)組分、前體流速和溫度，設定在所沉積的應變介電層內的拉伸應力的量值。
在另一實施例中，可以在部分襯底10的頂上形成阻擋掩膜(blockmask)(未示出)，然后可以選擇性地沉積壓縮應變介電層13。
在圖4(A)所示的實施例中，第一應變介電層13優選在產生壓縮應變介電層的條件下沉積而成；因此此后將圖4(A)-4(C)中示出的第一應變介電層稱為壓縮應變介電層13。壓縮應變介電層13的形成可以包括Si3N4的PECVD，其中沉積條件包括約500至約1,500W量級的低頻功率、約250至約500W量級的高頻功率、約800至約2,000sccm量級的硅烷流速、約6,000至約10,000sccm量級的NH3流速，以及約10乇或更小的沉積壓力。壓縮應力介電層13可以被沉積為厚度通常在約500至約1500的范圍，其中約500至約1000的范圍更典型。
在本發明的另一實施例中，可以在產生拉伸應變介電層的條件下通過PECVD沉積Si3N4來形成第一應變電介質。沉積條件可以包括約0至約100W量級的低頻功率、約200至約600W量級的高頻功率、約50至約200sccm的硅烷流速、約1,500至約3,000sccm量級的NH3流速，以及約15乇或更小的沉積壓力。
在沉積之后，接著使用常規光刻和蝕刻來構圖并蝕刻壓縮應變介電層13。具體地說，通過對壓縮應變介電層13的表面施加光致抗蝕劑，產生圖形；將光致抗蝕劑曝光至輻照的圖形；以及接著利用常規抗蝕劑顯影劑將圖形顯影至光致抗蝕劑。一旦完成光致抗蝕劑的構圖，壓縮應變介電層13的被光致抗蝕劑覆蓋的部分受到保護，而暴露的部分采用選擇性蝕刻工藝被去除，該選擇性蝕刻工藝去除壓縮應變介電層13的未受保護區域而基本上不蝕刻下伏的襯底10。隨后襯底10的其中壓縮應變介電層13的剩余部分被定位的部分被加工以提供nFET器件，因此此后被稱為nFET區15。襯底的從其去除了壓縮應變介電層13的部分此后被稱為pFET區20。
參考圖4(B)，接著在包括襯底10的暴露部分和壓縮應變介電層13的示于圖4(A)的結構的頂上均厚沉積蝕刻停止層17。蝕刻停止層17可以包括氧化物、氮化物和氧氮化物，優選為氧化物例如SiO2。蝕刻停止層17的厚度可以在約50至約200，優選約100。可以使用常規沉積例如化學氣相沉積或者熱生長工藝例如氧化或氮化來形成蝕刻停止層17。
接著使用化學氣相沉積工藝例如低溫等離子體增強化學氣相沉積(PECVD)或快速熱化學氣相沉積(RTCVD)，在蝕刻停止層17的頂上均厚沉積第二應變介電層14。與第一應變介電層的沉積類似，調整用于第二應變介電層14的化學氣相沉積的工藝條件可以控制應力狀態為拉伸的或壓縮的。在示于圖4(B)的實施例中，第二應變介電層14在產生拉伸應變介電層的條件下沉積而成；因此此后將圖4(B)-4(C)中示出的第二應變介電層14稱為拉伸應變介電層14。
在一個實施例中，拉伸應變介電層14的形成包括Si3N4的PECVD，其中沉積條件包括約0至約100W量級的低頻功率、約200至約600W量級的高頻功率、約50至約200sccm的硅烷流速、約1,500至約3,000sccm量級的NH3流速，以及約15乇或更小的沉積壓力。
拉伸應力介電層14可以被沉積為厚度通常在約500至約1500的范圍，其中約500至約1000的范圍更典型。
在其中在產生拉伸應變介電層的條件下沉積第一應變電介質的本發明的實施例中，可以在產生壓縮應變介電層的條件下沉積第二應變介電層。
在均厚沉積之后，接著使用常規光刻和蝕刻來構圖并蝕刻拉伸應變介電層14。具體地說，形成光致抗蝕劑掩膜來保護襯底10的pFET區20，而使nFET區15暴露。接著通過高度選擇性蝕刻從nFET區15去除拉伸應變介電層14，該高度選擇性蝕刻去除拉伸應變介電層14而不蝕刻下伏的蝕刻停止層17或者覆蓋在pFET區20上面的光致抗蝕劑掩膜。在接下來的工藝步驟中，通過蝕刻工藝例如濕法或干法蝕刻，從襯底10的nFET區20去除蝕刻停止層17，該蝕刻工藝具有高選擇性以去除蝕刻停止層而基本上不蝕刻下伏的壓縮應變介電層13或光致抗蝕劑掩膜。接著化學剝離去除光致抗蝕劑掩膜。在一些實施例中，可以利用平面化工藝例如CMP，以提供其上表面與拉伸應變介電層14的上表面共面的壓縮應變介電層13，如圖4(B)所示。
在又一個實施例中，阻擋掩膜首先在層13的頂上形成，并在蝕刻停止層17和拉伸應變介電層14的形成期間保留。
參考圖4(C)，接著使用常規晶片鍵合在壓縮應變介電層13和拉伸應變介電層14的頂上形成半導體層30。例如，可以從處理晶片(未示出)轉移該半導體層30，在該處理晶片中半導體層30被鍵合到壓縮應變介電層13和拉伸應變介電層14的共面表面，其中在鍵合之后通過智能剝離工藝(smart cut process)去除該處理晶片。智能剝離工藝典型地包括通過離子注入例如氫注入形成損傷的界面，接著在損傷的界面處去除該處理晶片。鍵合到平面化表面的半導體層30可以是其厚度范圍在約5nm至約100nm的含硅材料。
在接下來的工藝步驟中，接著形成隔離區5，使得nFET區15和pFET區20分隔，如圖1(A)所示。通過蝕刻貫穿半導體層30、壓縮應變介電層13和拉伸應變介電層14，在襯底10的表面上停止，優選在蝕刻停止層17上停止，形成隔離區5，以提供溝槽。可以使用構圖的光致抗蝕劑掩膜結合干法蝕刻工藝例如反應離子蝕刻(RIE)或等離子體蝕刻，形成該溝槽。溝槽的形成允許應變介電層13、14將相反符號的應變轉移到上覆的半導體層30中。例如，壓縮應變電介質13將拉伸應變轉移到上覆的半導體層中，產生拉伸應變的半導體層11(島)，而拉伸應變電介質14將壓縮應變轉移到上覆的半導體層中，產生壓縮應變的半導體層(島)12。在壓縮應變的半導體層12內產生的固有壓縮應力的范圍在約100MPa至約400MPa，而在拉伸應變的半導體層11內產生的固有拉伸應力的范圍在約100MPa至約400MPa。
該溝槽可以可選地被襯有常規襯里材料例如氧化物，接著使用CVD或其它類似的沉積工藝，用多晶硅或其它類似的STI電介質材料填充溝槽。在沉積之后，STI電介質可以可選地被致密化。可以可選地使用常規平面化工藝例如化學機械拋光(CMP)以提供平面結構。
接著進行常規nFET和pFET形成工藝，以在nFET區15上形成至少一個nFET器件25并在pFET區20上形成至少一個pFET器件26，如圖1(A)所示。應注意，雖然在每個器件區25、26中僅示出了一個器件，但是多個器件也被預期并在本發明的范圍內。
現在參考圖5(A)至5(F)描述制造示于圖1(B)中的結構的本發明的第二實施例。參考圖5(A)，提供初始結構，該初始結構在含Si晶片35的頂上包括絕緣材料層40。絕緣材料層40可以為氧化物例如SiO2，并通過常規沉積工藝例如化學氣相沉積在含Si晶片35的頂上沉積而成。絕緣材料層35可以具有范圍在約10nm至約100nm的厚度。
參考圖5(B)，在第一系列的工藝步驟中，在初始結構的一部分內形成pFET區20。在絕緣材料層40的頂上形成第一光致抗蝕劑掩膜，其中第一光致抗蝕劑掩膜使絕緣材料層40的一部分暴露。接著蝕刻絕緣材料層40的暴露部分，以暴露含Si晶片35的第一表面。在蝕刻絕緣材料層40之后，化學剝離第一光致抗蝕劑掩膜。接著在含Si層的至少第一表面的頂上沉積第一應變介電材料14。第一應變介電材料14具有拉伸固有應力，此后被稱為拉伸應變介電層14。與在示于圖4(B)的前一實施例中形成的拉伸應變介電層14類似，拉伸應變介電層14優選包括Si3N4，并通過化學氣相沉積沉積而成，其中選擇沉積工藝的條件以在沉積的層內提供范圍在約1000MPa至約2200MPa的固有拉伸應力。
在沉積之后，形成另一光致抗蝕劑掩膜，保護拉伸應變介電層14的在襯底10的pFET區20內的部分，其中通過對光致抗蝕劑掩膜和絕緣材料層40具有高選擇性的蝕刻工藝，從襯底10的nFET區15去除拉伸應變介電層14的暴露部分。在蝕刻之后，使用化學剝離去除光致抗蝕劑。
接著均厚沉積并蝕刻多晶硅層，以在pFET區20內在拉伸應變介電層14的頂上形成多晶硅帽45。多晶硅帽45通過沉積例如化學氣相沉積形成，并典型地具有范圍在約20nm至約50nm的厚度。多晶硅帽45有助于在隨后的加工期間保持拉伸應變介電層14內的固有應力。
仍參考圖5(B)，在下一系列的工藝步驟中，在初始結構的第二部分內形成nFET區15。對nFET區15的加工類似于對pFET區20的加工。具體地說，去除絕緣材料40的第二部分以使含Si晶片35的第二表面暴露；均厚沉積并蝕刻具有壓縮內應力的第二應變介電材料13，以在nFET區15內提供壓縮應變介電層13；以及在壓縮應變介電層13的頂上形成多晶硅帽46。與在示于圖4(A)的前一實施例中形成的壓縮應變介電層13類似，壓縮應變介電層13優選包括Si3N4，并通過化學氣相沉積沉積而成，其中選擇沉積工藝的條件以在沉積的層內提供范圍在約1000MPa至約2600MPa的固有壓縮應力。
參考圖5(C)，在接下來的工藝步驟中，通過具有高選擇性的蝕刻工藝例如濕法蝕刻或干法蝕刻，去除絕緣材料層40和多晶硅帽45、46的剩余部分，該蝕刻工藝去除絕緣材料層40和多晶硅帽45、46而基本上不蝕刻壓縮應變介電層13或拉伸應變介電層14。絕緣材料層40的剩余部分的去除使壓縮應變介電層13與拉伸應變介電層14之間的含Si晶片35的表面暴露。
仍參考圖5(C)，對壓縮應變介電層13和拉伸應變介電層14具有高選擇性的定向蝕刻工藝例如反應離子蝕刻(RIE)使含Si晶片35的暴露表面垂直凹陷。該蝕刻工藝是定時的。在該工藝步驟期間，壓縮應變介電層13和拉伸應變介電層14內的固有應變的一部分被轉移到含Si晶片35上，其中應變介電層13、14對含Si晶片35施加相反符號的應變。
參考圖5(D)，接著在含Si晶片35的凹陷表面上沉積第二氧化物層47例如SiO2，并使用化學機械拋光使其平面化，以與壓縮應變介電層13和拉伸應變介電層14共面。接著通過高選擇性的蝕刻工藝使第二氧化物層47的上表面從壓縮應變介電層13和拉伸應變介電層14的共面表面凹陷。接著使用沉積和平面化工藝在第二氧化物層47、壓縮應變介電層13和拉伸應變介電層14的頂上形成平面的上表面的多晶硅層48。
參考圖5(E)，在接下來的工藝步驟中，通過將氫離子或其它類似的離子注入含Si晶片35中，在含Si晶片35內形成損傷的界面28。在形成損傷的界面28之后，接著將處理晶片50鍵合到平面的上表面的多晶硅層48。通過使處理晶片50與平面的上表面的多晶硅層48的面密切接觸；接著在能夠鍵合的條件下加熱(室溫或以上)兩個接觸的表面，實現鍵合。該加熱步驟可以在存在或不存在外力的條件下進行。在鍵合期間，在損傷的界面28附近含Si晶片35被分開，其中去除含Si晶片35的位于損傷的界面28下面的部分，而保留含Si晶片的在損傷的界面28上面的部分35’，如圖5(F)所示。
接著對含Si晶片的保留部分35’進行平面化工藝例如化學機械拋光(CMP)或研磨，在第二氧化物層47上停止。在平面化之后，通過基本上不蝕刻含Si晶片的保留部分35’的選擇性蝕刻工藝，去除第二氧化物層47。圖1(B)示出了所得到的通過上述蝕刻工藝形成的結構。
參考圖1(B)，在去除第二氧化物層47之后，壓縮應變電介質13將拉伸應力轉移到上覆的含Si晶片的剩余部分中，產生拉伸應變半導體層11(島)，而拉伸應變電介質14將壓縮應力轉移到上覆的含Si晶片的剩余部分中，產生壓縮應變半導體層(島)12。在壓縮應變半導體層12內產生的固有壓縮應力的范圍在約100MPa至約300MPa，而在拉伸應變半導體層11內產生的固有拉伸應力的范圍在約100MPa至約300MPa。
在壓縮和拉伸應變電介質13、14的替換物中，壓縮膜可以是SiGe，而拉伸膜可以是摻雜有碳的Si。此外，可以采用Ge注入壓縮膜中以形成拉伸膜。例如，可以通過離子注入來注入Ge，將壓縮的Si3N4層轉變為拉伸膜，其中注入濃度范圍為5×1014原子/cm3至約1×1016原子/cm3，且注入能量范圍為約10keV至約100keV。
雖然關于其優選實施例具體示出和描述了本發明，本領域技術人員將理解，只要不偏離本發明的精神和范圍，可以在形式和細節上進行上述和其它改變。因此本發明旨在不限于所描述和示例的具體形式和細節，而是落入所附權利要求的范圍內。
權利要求
1.一種制造襯底的方法，包括以下步驟在襯底的第一部分上形成壓縮介電層；在襯底的第二部分上形成拉伸介電層；在所述壓縮介電層和所述拉伸介電層的頂上形成半導體層；以及穿過所述半導體層形成隔離區，并使所述拉伸介電層與所述壓縮介電層分隔，其中所述壓縮介電層將拉伸應力轉移到所述半導體層的覆蓋在所述壓縮介電層上面的部分，以及所述拉伸介電層將壓縮應力轉移到所述半導體層的覆蓋在所述拉伸介電層上面的部分。
2.根據權利要求1的方法，其中所述壓縮介電層和所述拉伸介電層包括Si3N4。
3.根據權利要求1的方法，其中所述在所述襯底的所述第一部分上形成所述壓縮介電層包括以下步驟在所述襯底上均厚沉積所述壓縮介電層；形成第一阻擋掩膜，保護所述壓縮介電層的覆蓋在所述襯底的所述第一部分上面的部分，使得所述壓縮介電層的剩余部分暴露；對所述第一阻擋掩膜和所述襯底具有選擇性地蝕刻所述壓縮介電層的所述剩余部分；以及去除所述第一阻擋掩膜。
4.根據權利要求3的方法，其中所述均厚沉積所述壓縮介電層包括化學氣相沉積Si3N4，其中所述化學氣相沉積的條件在所述壓縮介電層內提供固有壓縮應力。
5.根據權利要求3的方法，其中所述化學氣相沉積的所述條件包括約500至約1,500W量級的低頻功率、約250至約500W量級的高頻功率、約800至約2,000sccm量級的硅烷流速、約6,000至約10,000sccm量級的NH3流速，以及約10乇或更小的沉積壓力。
6.根據權利要求3的方法，其中所述在所述襯底的所述第二部分上形成所述拉伸介電層包括以下步驟在包括所述襯底的所述第二部分和所述襯底的所述第一部分中的所述壓縮介電層的所述襯底上沉積氧化物層；在所述氧化物層頂上均厚沉積所述拉伸介電層；形成第二阻擋掩膜，保護所述拉伸介電層的覆蓋在所述襯底的所述第二部分上面的部分，使得所述拉伸介電層的剩余部分暴露；蝕刻所述拉伸介電層的所述剩余部分，在所述襯底的所述第一部分頂上的所述氧化物層上停止；去除所述第二阻擋掩膜；以及從所述襯底的所述第一部分去除所述氧化物層。
7.根據權利要求3的方法，其中所述均厚沉積所述拉伸介電層包括化學氣相沉積Si3N4，其中所述化學氣相沉積的條件在所述拉伸介電層內提供固有拉伸應力。
8.根據權利要求7的方法，其中所述化學氣相沉積的所述條件包括約0至約100W量級的低頻功率、約200至約600W量級的高頻功率、約50至約200sccm的硅烷流速、約1,500至約3,000sccm量級的NH3流速，以及約15乇或更小的沉積壓力。
9.根據權利要求1的方法，其中所述在所述壓縮介電層和所述拉伸介電層的頂上形成所述半導體層包括層轉移技術。
10.根據權利要求1的方法，其中所述形成所述隔離區包括以下步驟在所述半導體層的頂上形成構圖的掩膜，以暴露所述半導體層的覆蓋在所述壓縮介電層與所述拉伸介電層之間的結上面的部分；對所述構圖的掩膜具有選擇性地蝕刻所述半導體層、所述壓縮介電層和所述拉伸介電層，并在所述襯底上停止，以提供溝槽；以及用介電材料填充所述溝槽。
11.根據權利要求1的方法，還包括用Ge離子注入所述壓縮介電層，其中所述注入將所述壓縮介電層內的固有壓縮應力轉變為固有拉伸應力。
12.根據權利要求1的方法，其中所述壓縮介電層包括范圍在約1000MPa至約2600MPa的固有壓縮應力，以及所述拉伸介電層包括范圍在約100MPa至約2200MPa的固有拉伸應力。
13.根據權利要求1的方法，其中所述壓縮介電層將范圍在約100MPa至約300MPa的所述拉伸應力轉移到覆蓋在所述壓縮介電層上面的所述半導體層，以及所述拉伸介電層將范圍在約100MPa至約300MPa的所述壓縮應力轉移到覆蓋在所述拉伸介電層上面的所述半導體層。
14.根據權利要求1的方法，其中所述在所述襯底的所述第二部分上形成所述拉伸介電層包括以下步驟在所述襯底上均厚沉積所述拉伸介電層；形成第一阻擋掩膜，保護所述拉伸介電層的覆蓋在所述襯底的所述第二部分上面的部分，使得所述拉伸介電層的剩余部分暴露；對所述第一阻擋掩膜和所述襯底具有選擇性地蝕刻所述拉伸介電層的所述剩余部分；以及去除所述第一阻擋掩膜。
15.根據權利要求3的方法，其中所述在所述襯底的所述第一部分上形成所述壓縮介電層包括以下步驟在包括所述襯底的所述第一部分和所述襯底的所述第二部分中的所述拉伸介電層的所述襯底上沉積氧化物層；在所述氧化物層的頂上均厚沉積所述壓縮介電層；形成第二阻擋掩膜，保護所述壓縮介電層的覆蓋在所述襯底的所述第一部分上面的部分，使得所述壓縮介電層的剩余部分暴露；蝕刻所述壓縮介電層的所述剩余部分，在所述襯底的所述第二部分頂上的所述氧化物層上停止；去除所述第二阻擋掩膜；以及從所述襯底的所述第二部分去除所述氧化物層。
16.一種形成襯底的方法，包括以下步驟提供包括含Si襯底的初始結構，所述初始結構具有設置在所述含Si襯底的第一表面上的拉伸電介質和設置在所述含Si襯底的第二表面上的壓縮電介質，所述拉伸電介質和所述壓縮電介質被絕緣材料分隔；去除所述絕緣材料，以暴露所述含Si襯底的在所述含Si襯底的所述第一表面和所述第二表面之間的部分；使所述含Si襯底從所述含Si襯底的所述第一和所述第二表面凹陷，以鄰近所述襯底的所述第一表面和所述襯底的所述第二表面提供所述含Si襯底的凹陷部分；形成設置在所述含Si襯底的凹陷部分上的氧化物，所述氧化物與所述壓縮層和所述拉伸層的上表面共面，以提供平面的頂面；將晶片鍵合到所述平面的頂面；注入所述含Si襯底以提供被損傷的界面；在所述被損傷的界面附近分隔所述含Si襯底，其中保留所述含Si襯底的被損傷表面；平面化所述含Si襯底的所述被損傷表面，在所述含Si襯底的所述凹陷部分上的所述氧化物的表面上停止，其中將所述含Si襯底平面化至所述氧化物在所述拉伸材料和所述壓縮材料的頂上產生半導體層；以及去除所述氧化物，其中所述拉伸電介質將壓縮應力轉移到所述半導體層，以及所述壓縮電介質將拉伸應力轉移到所述半導體層。
17.根據權利要求16的方法，其中提供所述初始結構包括以下步驟在所述含Si襯底上設置所述絕緣材料的層；去除所述絕緣材料的層的一部分以暴露所述含Si襯底的所述第一表面，并去除所述絕緣材料的層的第二部分以暴露所述含Si襯底的所述第二表面；以及在所述含Si襯底的所述第一表面的頂上形成所述拉伸電介質，并在所述含Si襯底的所述第二表面的頂上形成所述壓縮電介質。
18.根據權利要求17的方法，其中所述形成所述壓縮電介質包括化學氣相沉積Si3N4，其中所述化學氣相沉積的條件在所述壓縮電介質內提供固有壓縮應力，以及所述形成所述拉伸電介質包括化學氣相沉積Si3N4，其中所述化學氣相沉積的條件在所述拉伸電介質內提供固有拉伸應力。
19.根據權利要求18的方法，其中提供所述壓縮電介質的所述化學氣相沉積的所述條件包括約500至約1,500W量級的低頻功率、約250至約500W量級的高頻功率、約800至約2,000sccm量級的硅烷流速、約6,000至約10,000sccm量級的NH3流速，以及約10乇或更小的沉積壓力。
20.根據權利要求18的方法，其中提供所述拉伸電介質的所述化學氣相沉積的所述條件包括約0至約100W量級的低頻功率、約200至約600W量級的高頻功率、約50至約200sccm的硅烷流速、約1,500至約3,000sccm量級的NH3流速，以及約15乇或更小的沉積壓力。
21.根據權利要求17的方法，還包括以下步驟在去除所述絕緣材料之前在所述壓縮電介質和所述拉伸電介質的頂上形成多晶硅帽；以及在去除所述絕緣材料之后去除所述壓縮層和所述拉伸層頂上的所述多晶硅帽，其中所述多晶硅帽維持所述壓縮層和拉伸層內的應力。
22.根據權利要求16的方法，還包括用Ge離子注入所述壓縮電介質，其中所述注入將所述壓縮電介質內的固有壓縮應力轉變為固有拉伸應力。
23.根據權利要求22的方法，其中以范圍在約5×1014原子/cm2至約1×1016原子/cm2的濃度注入所述Ge離子。
24.根據權利要求16的方法，其中所述壓縮電介質包括范圍在約1000MPa至約2600MPa的固有壓縮應力，以及所述拉伸電介質包括范圍在約1000MPa至約2200MPa的固有拉伸應力。
25.根據權利要求16的方法，其中所述壓縮電介質將范圍在約100MPa至約300MPa的所述拉伸應力轉移到覆蓋在所述壓縮電介質上面的所述半導體層，以及所述拉伸電介質將范圍在約100MPa至約300MPa的所述壓縮應力轉移到覆蓋在所述介電層上面的所述半導體層。
26.一種半導體材料，包括襯底；在所述襯底頂上的第一多層的疊層，所述第一多層的疊層包括在所述襯底頂上的壓縮介電層和在所述壓縮介電層頂上的第一半導體層，其中所述壓縮介電層將拉伸應力轉移到所述第一半導體層；以及在所述襯底頂上的第二多層的疊層，所述第二多層的疊層包括在所述襯底頂上的拉伸介電層和在所述拉伸介電層頂上的第二半導體層，其中所述拉伸介電層將壓縮應力轉移到所述第二半導體層。
27.根據權利要求26的半導體襯底，其中所述壓縮介電層和所述拉伸介電層具有范圍在約5nm至約100nm的厚度。
28.根據權利要求26的半導體襯底，其中至少一個nFET器件形成在所述第一多層的疊層頂上。
29.根據權利要求26的半導體襯底，其中至少一個pFET器件形成在所述第二多層的疊層頂上。
30.根據權利要求26的半導體襯底，其中所述壓縮介電層和所述拉伸介電層包括Si3N4。
全文摘要
本發明提供一種應變Si結構，其中該結構的nFET區拉伸應變，且該結構的pFET區壓縮應變。寬泛地說，所述應變Si結構包括襯底；在所述襯底頂上的第一多層的疊層，所述第一多層的疊層包括在所述襯底頂上的壓縮介電層和在所述壓縮介電層頂上的第一半導體層，其中所述壓縮介電層將拉伸應力轉移到所述第一半導體層；以及在所述襯底頂上的第二多層的疊層，所述第二多層的疊層包括在所述襯底頂上的拉伸介電層和在所述拉伸介電層頂上的第二半導體層，其中所述拉伸介電層將壓縮應力轉移到所述第二半導體層。所述拉伸介電層和所述壓縮介電層優選包括氮化物，例如Si
文檔編號H01L27/01GK101076889SQ200580042739
公開日2007年11月21日 申請日期2005年12月13日 優先權日2004年12月14日
發明者D·奇丹巴爾拉奧, O·H·多庫馬茨, B·B·多里斯, O·格盧斯秦柯夫, 朱慧瓏 申請人:國際商業機器公司