高遷移率三柵器件及其制造方法

專利名稱：高遷移率三柵器件及其制造方法
技術領域：
本發明涉及半導體集成電路制造領域，具體涉及高遷移率三柵器件(如高遷移率三柵晶體管)及其制造方法。
背景技術：
為了增強器件性能，絕緣體上硅(SOI)晶體管被建議用于現代集成電路的制造。圖1說明了標準的全耗盡絕緣體上硅(SOI)晶體管100。SOI晶體管100包括具有絕緣層104的單晶體硅襯底102，如在其上形成的埋入的氧化物。單晶體硅主體106在絕緣層104上形成。柵電介質層108在單晶體硅主體106上形成并且柵電極110在柵電介質108上形成。源區112和漏區114在硅主體106內沿著柵電極110的側向相對的側面形成。
全耗盡SOI被建議作為晶體管結構以此將理想的次閾值梯度用于優化的導通電流/截止電流比率。為了利用晶體管100取得理想的次閾值梯度，硅主體106的厚度(Tsi)必須是晶體管柵極長度(Lg)大小的大約1/3或者Tsi＝Lg/3。然而，作為柵極長度標度，尤其是當它們趨于30nm時，對于不斷減小硅薄膜厚度的需求使得這個問題越來越不切合實際。在30納米柵極長度下，所要求的硅主體厚度被認為需要小于10納米，而在20納米柵極長度下，所要求的硅主體厚度約為6納米。具有厚度小于10納米的硅薄膜的制造被認為是極其困難的。一方面，在一個納米量級上取得晶片均勻性是一個困難的挑戰。另一方面，能夠接觸這些薄膜以形成凸出的源/漏區從而減小結電阻幾乎是不可能的，因為源/漏區上的薄硅層在柵蝕刻和柵蝕刻之后的各種清潔過程期間被消耗，并且隔片蝕刻留下不足的硅106用于硅的生長。
如圖2A和2B所示，雙柵(DG)器件被建議用來減輕硅厚度問題。雙柵(DG)器件200包括在絕緣襯底204上形成的硅主體202。柵電介質206在硅主體202的兩側上形成并且柵電極208在形成于硅主體202兩側上的柵電介質206附近形成。足夠厚的絕緣層209(如氮化硅)使柵電極208與硅主體202的頂部電隔離。
雙柵(DG)器件200基本上具有兩個柵極，每一個位于器件溝道的一側。因為雙柵器件200在溝道的每一側具有柵極，硅主體厚度(Tsi)可以是單柵器件的兩倍并且仍可獲得全耗盡晶體管操作。也就是，利用雙柵器件200，可形成全耗盡晶體管，其中Tsi＝(2xLg)/3。然而，雙柵(DG)器件200的最可制造形式要求利用光刻術完成主體202的圖案形成，其為0.7x小于用來圖案化平面器件(如晶體管100)的柵極長度(Lg)。為了獲得高密度集成電路，通常期望使最主動的光刻術相對于柵電極208的柵極長度(Lg)發生。盡管雙柵結構使硅薄膜厚度加倍(因為現在在溝道的任一側都具有柵極)，然而，這些結構極其難以制造。例如，硅主體202要求可利用約為5∶1的縱橫比(高寬比)生產硅主體202的硅主體蝕刻。另外，隨著對高器件性能的需求的持續增長，具有高遷移率以此增強器件性能的器件是令人期待的。


圖1是說明耗盡襯底晶體管的橫截面視圖。
圖2A和2B說明了雙柵耗盡襯底晶體管。
圖3說明了依照本發明實施例的三柵晶體管。
圖4說明了<100>和<110>遷移率特征的比較。
圖5說明了在<100>晶面方向上生長并且具有<110>晶面位置處的參考定向的硅錠。
圖6說明了由圖5所示的硅錠切割下來的晶片。
圖7A-7B說明了由圖5所示的硅錠切割下來的晶片，其中器件在其上形成。
圖8A-8B說明了具有在<100>晶面位置處形成的參考切口的晶片。
圖9說明了依照本發明實施例的三柵晶體管。
圖10說明了為依照本發明實施例的三柵器件形成高遷移率硅襯底的方法。
圖11-13說明了為按照本發明實施例的三柵器件形成高遷移率硅襯底的示范方法。
圖14A說明了具有<100>參考切口的示范硅錠。
圖14B說明了具有<100>參考切口的晶片與具有<110>參考切口的晶片的結合。
圖15A-15J說明了制造依照本發明實施例的三柵晶體管的示范方法。
具體實施例方式
本發明實施例與新穎的高遷移率非平面器件或三柵器件(如三柵晶體管結構)及其制造方法有關。在下面的描述中，陳列了大量特定細節以便于提供對本發明實施例的全面了解。在其他實例中，對公知的半導體工藝和制造技術不再進行特別詳細的描述以避免對本發明實施例的不必要的混淆。
本發明實施例與高遷移率非平面器件(如三柵晶體管)有關。非平面器件的高遷移率特征通過用來形成高遷移率非平面器件的襯底晶片的參考定向的旋轉或重新定位來獲得。圖3說明了示范的非平面器件300(如三柵晶體管)。
在本發明的實施例中，三柵晶體管300是絕緣體上半導體(SOI)晶體管。三柵晶體管300包括在襯底302上形成的薄半導體主體308；襯底302可以是絕緣襯底(如襯底302包括氧化膜)或半導體襯底。半導體主體308包括在半導體主體308的頂面和側壁上形成的柵電介質305，以及在半導體主體308頂面上的柵電介質305上形成的和鄰近在半導體主體308的側壁上形成的柵電介質307而形成的柵電極307。源區和漏區330和332分別在半導體主體308內柵電極307的相對側面上形成。因為柵電極307和柵電介質305在三側環繞半導體主體308，晶體管300實際上具有三個獨立的溝道和柵。晶體管的柵極“寬度”等于半導體主體的三個側面的每一個的總和。
因為存在有在半導體主體內形成的三個獨立的溝道，在晶體管“導通”時，半導體主體可以完全耗盡，從而使具有小于30納米的柵極長度的全耗盡晶體管能夠形成，而無需使用超薄半導體主體或要求半導體主體的光刻圖案形成達到小于器件的柵極長度(Lg)的尺寸。因為本發明的三柵晶體管可以全耗盡的方式工作，所以器件的特征在于，理想的(比如非常陡的)次閾值斜率和減小的小于100mV/V并且理想地為大約60mV/V的漏極引發的勢壘降低(DIBL)短溝道效應，在器件“截止”時，這導致更低的漏電流，從而導致更低的功耗。
可以期望使非平面器件(如三柵晶體管300)成為改進器件性能的高遷移率器件。在本發明的實施例中，為了改進非平面器件300的遷移率，改變半導體主體308的晶面結構。如圖3所示，非平面器件300具有在半導體主體308的頂面上的垂直場，其具有<100>晶面。半導體主體308側面的垂直場具有<110>晶面。已經表明，在遷移率方面，<100>和<110>晶面之間存在有明顯的差異。如圖4所示，<110>晶面具有的遷移率值大約為<100>晶面的一半。如圖4所示，<100>晶面的Takagi線明顯高于<110>晶面的Takagi線。一種改進非平面器件的遷移率的方式是使半導體主體308的所有側面的垂直場具有<100>晶面。
更通常的是，襯底302由半導體晶片制成，其接下來被處理，其中薄膜和結構在此形成以形成如三柵器件300這樣的半導體器件。在一個實例中，襯底302是大塊硅晶片。絕緣層(如二氧化硅膜)在襯底302上方形成，并且器件質量半導體膜(如單晶硅)在絕緣層上方形成。器件300接著在器件質量半導體膜中形成。這是半導體制造領域中的在用來形成器件的一個晶片或若干晶片上產生參考定向的實例。參考定向通常是在晶片中產生的較小切口。參考定向對于設備(如蝕刻工具或光刻工具)對準用途尤其是對于制造可重復性(如光刻或蝕刻這樣的器件工藝過程)是有用的。處理工具因此具有對準點，其中特定晶片上的每個切口為了處理目的而對準。正如所知道的，硅或其他半導體材料在晶片的不同平面處具有不同的晶體立方定向。因此，對于晶體定向的可重復性來說，產生參考定向以此標記晶片的統一方向。參考定向還提供了從晶片到晶片的過程可重復性。
一種在晶片內產生參考定向的方式是在晶片上特定位置處制造切口。目前，利用<100>晶面方向上的籽晶生長錠(如硅錠)。如圖5所說明的，錠502在<100>晶面方向上生長。錠502被放置于X射線衍射工具中以使得找到<110>晶面方向。在X射線衍射過程中，錠502被徑向旋轉以使X射線衍射束可見并且定位<110>位置。如圖6所示，<110>位置一旦找到，就沿著線504標記錠502以使切口506可在每個晶片內形成。研磨可用來產生線504。接著切片法被用來切割錠502以此產生多個晶片508。如圖6所說明的，晶片508具有指向頁面外的方向上的<100>晶面。切口506具有<110>晶面并且位于晶片508的180度或6點位置處。
圖7A進一步說明了晶片508的晶體結構性質。圓圈510表示相對于頁面平面的晶片508的晶體結構的晶面。如圖所說明的，<100>晶面是晶片508的表面并且同樣地在指向頁面外的箭頭512的方向上。如圖7A所說明的，當非平面器件514在晶面508內形成時，非平面器件514的側面514-S將具有<110>晶面。器件514的頂部側面514-T具有<100>晶面。一種改變在晶片508內形成的器件514的側面的晶面結構的方式是旋轉或重新定位切口506。在本發明的一個實施例中，不是如常規方式制作的那樣使切口506位于<110>晶面位置處，而是使切口506位于晶片508上<100>晶面位置處。在另一個實施例中，切口506如常規方式制作的那樣在<110>位置處標記并且晶片508在制造工具中旋轉約45度(或-45度)以使由圓圈510說明的晶面旋轉約45度(或-45度)。
圖8A說明了具有位于<100>晶面位置處的切口804的晶片802。晶片802上所示的圓圈810表示相對于頁面平面的晶片802的晶體結構的晶面。指向頁面外的晶片802的晶面是<100>。當非平面器件806在晶片802內形成時，器件806的所有側面具有<100>晶面。因此，器件806的頂面806-T具有<100>晶面并且器件806的所有側面806-S同樣具有<100>晶面。
另一方面，當晶片具有位于<110>位置處的切口時，在處理期間，晶片可以旋轉45度(或-45度)。在這樣做的過程中，當非平面器件在晶片上形成時，器件的所有側面同樣具有<100>晶面。
在非平面器件的所有側面具有<100>晶面的情況下，非平面器件將具有高性能器件所期望的高遷移率特征。
圖9說明了通過使晶片的切口重新定位或旋轉可受益于器件的高遷移率特征的示范的非平面器件，例如三柵器件(如三柵晶體管900)。非平面器件因此是高遷移率非平面器件，其可以是高遷移率三柵晶體管。
三柵晶體管900在襯底902上形成。在本發明的實施例中，襯底902是絕緣襯底，其包括下部的單晶硅襯底904，在其上形成了絕緣層906，如二氧化硅膜。然而，三柵晶體管900可以在任何公知的絕緣襯底上制成，如由二氧化硅、氮化物、氧化物和藍寶石制成的襯底。在本發明的實施例中，襯底902可以是半導體襯底，例如但不限于單晶硅襯底和砷化鎵襯底。
三柵晶體管900包括在絕緣襯底902的絕緣層906上形成的半導體主體908。半導體主體908可以由半導體膜制成。在半導體膜位于絕緣襯底902上的情況下，三柵晶體管900可被認為是SOI晶體管。半導體主體908可以由任何公知的半導體材料制成，例如但不限于硅(Si)、鍺(Ge)、鍺化硅(SixGey)、砷化鎵(GaAs)、InSb、GaP、GaSb和碳納米管。當期望在比如微處理器中晶體管900的最佳性能時，半導體主體908理想地為單晶體膜。然而，當晶體管900用于要求次嚴格性能的應用(如用于液晶顯示器)中時，半導體主體908可以是多晶硅膜。用來形成半導體主體908的晶片被處理成以使半導體主體908的所有側面將具有如前所述的<100>晶面。
在一個實施例中，用來形成半導體主體908的半導體材料是利用位于晶片上<100>晶面位置處的參考切口處理或形成的晶片(如硅晶片)。在另一個實施例中，用來形成半導體主體808的半導體材料是利用位于晶片上<110>晶面位置處的參考切口處理或形成的晶片(如硅晶片)。在這個另一個實施例中，用來形成半導體主體908的晶片被旋轉以使參考切口偏移大約45度或-45度。
半導體主體908具有一對隔開一定距離的側向相對的側壁910和912，其定義了半導體主體寬度914。另外，半導體主體908具有與在襯底902上形成的底面918相對的頂面916。頂面916和底面918之間的距離定義了主體高度920或半導體主體908的厚度Tsi。在本發明的實施例中，主體高度920基本上等于主體寬度914。在本發明的實施例中，主體908具有小于30納米以及理想地小于20納米的高度920和寬度914。在本發明的實施例中，主體高度920介于主體寬度914的1/2和主體寬度914的2倍之間。側壁910和912、頂面916和底面918全都具有垂直場，所述的垂直場具有<100>晶面結構。
三柵晶體管900具有柵電介質層922。如圖9所示，柵電介質層922在半導體主體908的三個側面上或周圍形成。柵電介質層922在主體908的側壁912上或附近、頂面916上、以及側壁910上或附近形成。柵電介質層922可以是任何公知的柵電介質層。在本發明的實施例中，柵電介質層是二氧化硅(SiO2)、氮氧化硅(SiOxNy)或氮化硅(Si3N4)電介質層。在本發明的實施例中，柵電介質層922是形成的厚度介于5-20之間的氮氧化硅膜。在本發明的實施例中，柵電介質層922是高K柵電介質層，如金屬氧化物電介質，例如但不限于五氧化二鉭(Ta2O5)和氧化鈦(TiO2)。柵電介質層922可以是其他類型的高K電介質，例如但不限于PZT(鋯鈦酸鉛)。
三柵器件900具有柵電極924。如圖9所示，柵電極924在柵電介質層922上或周圍形成。柵電極924在半導體主體908的側壁912上形成的柵電介質922上或附近形成，在半導體主體908的頂面916上形成的柵電介質922上形成，以及在于半導體主體908的側壁910上形成的柵電介質層922上或附近形成。柵電極924具有一對隔開一定距離的側向相對的側壁926和928，其定義了晶體管900的柵極長度(Lg)930。在本發明的實施例中，柵電極924的側向相對的側壁926和928在與半導體主體908的側向相對的側壁910和912垂直的方向上延伸。
柵電極924可以由任何適當的柵電極材料制成。在本發明的實施例中，柵電極924包含摻雜至介于1×1019原子/cm3-1×1020原子/cm3之間的濃度密度的多晶硅。在本發明的實施例中，柵電極可以是金屬柵電極，例如但不限于鎢、鉭、鈦及其氮化物。在本發明的實施例中，柵電極由具有介于4.6-4.8eV的中間能隙功函數的材料制成。將會意識到，柵電極924不必是單一材料并且可以是薄膜的合成疊層，例如但不限于多晶硅/金屬電極或金屬/多晶硅電極。
三柵晶體管900具有源區930和漏區932。如圖9所示，源區930和漏區932在半導體主體908內柵電極924的相對側面上形成。源區930和漏區932由相同導電類型制成，如N型或P型導電。在本發明的實施例中，源區930和漏區932具有介于1×1019和1×1021原子/cm3之間的摻雜濃度。源區930和漏區932可以制成均勻濃度或者可包括不同濃度或摻雜分布的子區域，如尖端區域(如源/漏極擴展)。在本發明的實施例中，當晶體管900是對稱晶體管時，源區930和漏區932將具有相同的摻雜濃度和分布。在本發明的實施例中，當三柵晶體管900作為非對稱晶體管形成時，則源區930和漏區932的摻雜濃度和分布可以變化以便于獲得特定的電學特征。
位于源區930和漏區932之間的半導體主體908的部分限定了晶體管900的溝道區域950。溝道區域950還可以定義為被柵電極924環繞的半導體主體908的面積。然而，有時，源/漏區可以在柵電極下稍微伸過，例如擴散以此定義的溝道區域稍微小于柵電極長度(Lg)。在本發明的實施例中，溝道區域950是本征的或未摻雜的單晶硅。在本發明的實施例中，溝道區域950是摻雜的單晶硅。當溝道區域950被摻雜時，其通常被摻雜至介于1×1016至1×1019原子/cm3之間的導電水平。在本發明的實施例中，當溝道區域950被摻雜時，其通常被摻雜成源區930和漏區932的相反導電類型。例如，當源和漏區是N型導電時，溝道區域950被摻雜成P型導電。同樣地，當源和漏區是P型導電時，溝道區域950將是N型導電。這樣，三柵晶體管900可以分別被制成NMOS晶體管或PMOS晶體管。溝道區域950可以被均勻摻雜或者可以非均勻摻雜或者具有不同的濃度以此提供特定的電學和性能特征。例如，如果需要的話，溝道區域950可包括公知的“光暈”區域。
通過提供柵電介質和在三個側面環繞半導體主體908的柵電極，三柵晶體管900的特征在于，具有三個溝道和三個柵極，一個(g1)在硅主體908的側面912上的源和漏區之間伸展，第二個(g2)在硅主體908的頂面916上的源和漏區之間伸展，第三個(g3)在硅主體908的側壁910上的源和漏區之間伸展。由于如上所討論的半導體主體908的構造，柵極g1、g2和g3的每一個具有<100>晶面結構。利用三個<100>晶面柵極因此改進了遷移率，使晶體管900成為高遷移率非平面器件。晶體管900的柵極“寬度”(Gw)是三個溝道區域寬度的總和。因此晶體管900的柵極寬度等于側壁910處硅主體908的高度920加上頂面916處硅主體908的寬度，加上側壁912處硅主體908的高度920。通過利用多個耦合在一起的器件(例如被單個柵電極924環繞的多個硅主體908)可以獲得更大“寬度”的晶體管。
因為溝道區域950在三個側面上被柵電極924和柵電介質922所環繞，所以晶體管900可以全耗盡的方式工作。當晶體管900“導通”時，溝道區域950全耗盡，從而提供全耗盡晶體管的有利的電學特征和和性能。另外，當晶體管900“導通”時，形成耗盡區域以及溝道區域950連同溝道區域950表面處的反型層(如在半導體主體908的側面和頂面上形成的反型層)。反型層具有與源和漏區相同的導電類型并且在源和漏區之間形成導電溝道以使電流在其間流動。三柵晶體管900是非平面晶體管，因為溝道區域在半導體主體908內的水平和垂直方向上形成。耗盡區域耗盡來自反型層下面的自由載流子。耗盡區域伸展至溝道區域950的底部，因此晶體管可以被稱為“全耗盡”晶體管。全耗盡晶體管具有比非全耗盡或部分耗盡晶體管改進的電學性能特征。例如，通過以全耗盡方式來操作晶體管900，晶體管900具有理想的或者非常陡的次閾值斜率。可以利用小于80mV/decade并且理想地約為60mV/decade的非常陡的次閾值斜率來制造三柵晶體管，即使是在半導體主體的厚度小于30nm的情況下制造的。另外，在晶體管900是全耗盡的情況下，晶體管900具有改進的漏極引發的勢壘降低(DIBL)效應，其為導致更低的泄漏以及因此導致更低的功耗的更好的“截止”狀態泄漏作了準備。在本發明的實施例中，三柵晶體管900具有小于100mV/V以及理想地為小于40mV/V的DIBL效應。
因為晶體管900的柵極由于<100>晶面而具有高遷移率特征，所以晶體管900的電學特征甚至優于僅包含具有<100>晶面的頂面的器件。
圖10說明了制造依照本發明實施例的非平面器件(如三柵晶體管900)的襯底的示范方法。在一個實施例中，首先提供襯底1002。襯底1002可以是半導體襯底，例如但不限于大塊硅襯底、單晶硅襯底、較低的單晶硅襯底、多晶硅襯底、砷化鎵襯底或其他適當的半導體材料。在一個實施例中，襯底1002包括絕緣層1004，如二氧化硅膜、氮化硅膜或其他適當的電介質膜。絕緣層1004可具有介于大約200-2000埃的厚度。
半導體器件襯底1006被結合到襯底1002。在其中襯底1002包括絕緣層1004的實施例中，器件襯底1006被結合到絕緣層1004處的襯底1002。半導體器件襯底1006是這樣的襯底，用該襯底制造三柵晶體管的一個或若干個半導體主體。在一個實施例中，半導體器件襯底1006是高質量硅。在其他實施例中，半導體器件襯底1006可以是其它類型的半導體膜，例如但不限于鍺(Ge)、鍺化硅合金(SiGe)、砷化鎵(GaAs)、銻化銦(InSb)、磷化鎵(GaP)、銻化鎵(GaSb)、以及碳納米管。
在本發明的實施例中，半導體器件襯底1006是本征的(未摻雜的)硅膜。在其他實施例中，半導體器件襯底1006被摻雜成具有介于1×1016-1×1019原子/cm3的濃度水平的p型或n型導電。半導體器件襯底1006可以原位摻雜(如沉積的同時摻雜)或者在它于襯底1002上通過比如離子注入形成之后再摻雜。形成使得PMOS和NMOS三柵器件能夠被制造之后的摻雜可以很容易在相同的絕緣襯底上進行。該點處的半導體主體的摻雜水平確定了非平面器件的溝道區域的摻雜水平。在一個實施例中，半導體器件襯底1006包括可以是二氧化硅膜或氮化硅膜或其他任何適當電介質膜的絕緣層1008。絕緣層1008可具有介于大約200埃至大約2000埃的厚度。
半導體器件襯底1006具有近似等于隨后形成的所制造三柵晶體管的一個或若干半導體主體所期望的高度的厚度。在本發明的實施例中，半導體器件襯底1006具有小于30納米以及理想地為小于20納米的厚度或高度1016。在本發明的實施例中，半導體器件襯底1006具有近似等于制造的三柵晶體管所期望的柵極“長度”的厚度1016。在本發明的實施例中，半導體器件襯底1006具有比將要形成的三柵晶體管的所期望的柵極長度更厚的厚度1016。在本發明的實施例中，針對其設計的柵極長度(Lg)，半導體器件襯底1006具有將使得所制造的三柵晶體管能夠以全耗盡方式工作的厚度1016。在器件襯底1006被結合到或形成在襯底1002上之后，形成SOI襯底。三柵器件的半導體主體在器件襯底1006內形成。器件襯底1006被結合到襯底1002以使在器件襯底1006內形成的三柵器件將在所有側面上具有<100>晶面。
利用任何公知的方法可以將半導體器件襯底1006形成在(或結合到)絕緣層1002上。在一個示范的方法中，襯底1002包括位于<110>晶面位置的切口1010。襯底1002可以是從具有在如前所述的<110>位置處產生的參考切口的錠上切割下來的晶片。在一個實施例中，器件襯底1006包括同樣位于<110>晶面位置處的切口1012。與襯底1002類似，器件襯底1006可以是從具有在<110>晶面位置處產生的參考切口的錠上切割下來的晶片。器件襯底1006可以具有比襯底1006更高的質量。在一個實施例中，襯底1002包括絕緣層1004并且器件襯底1006包括絕緣層1008。利用比如SMARTCUT(智能剝離)或鍵合與背面蝕刻SOI(BESOI)這樣的方法或其他結合方法在絕緣層處使器件襯底1006和襯底1002結合在一起。在結合在一起之前，器件襯底1006被旋轉以使切口1012相對于切口1010偏移45度或-45度。器件襯底1006的晶面結構因此被改變。
在SMARTCUT方法中，(圖11)，器件襯底1006可以被氧化以此產生絕緣層1008。襯底1002同樣可以被氧化以此產生絕緣層1004。接著使用離子注入將離子注入到達器件襯底106內的預定深度，以此引發器件襯底1006內深入的弱化層的形成。襯底1002和1006接著被清潔并且在絕緣層1004和1008處彼此結合。在結合之前，襯底1002和器件襯底1006彼此偏移大約45度(或-45度)。在一個實施例中，襯底1002和1006彼此對準以使襯底1006的切口1012和襯底1002的切口1010彼此偏移45度。尤其是，襯底1006在被結合到襯底1002時具有相對于襯底1002的切口1010旋轉了45度或-45度的切口1012(參見圖10)。切口1012相對于切口1010的偏移將如前所討論的在柵極的所有側面為三柵提供<100>晶面。分裂接著在離子注入深度處被用來分裂器件襯底1006的一部分。包括絕緣層1008的器件襯底1006的其余部分被遷移(通過結合)至襯底1002。退火和拋光(如化學機械拋光(CMP))可用來完成SOI襯底的形成。具有夾在其間的氧化物層1004和1008的襯底1002和器件襯底1006被稱為SOI襯底。在所有側面上具有<100>晶面結構的三柵器件將在器件襯底1006表面上形成。
在BESOI方法中，(圖12)，器件襯底1006可以被氧化以此產生絕緣層1008。襯底1002同樣可以被氧化以此產生絕緣層1004。襯底1002和1006被清潔并且在絕緣層1004和1008處彼此結合。在結合之前，襯底1002和器件襯底1006彼此偏移大約45度(或-45度)。在一個實施例中，襯底1002和1006彼此對準以使襯底1006的切口1012和襯底1002的切口1010彼此偏移45度。尤其是，襯底1006在被結合到襯底1002時具有相對于襯底1002的切口1010旋轉了45度或-45度的切口1012(參見圖10)。切口1012相對于切口1010的偏移將如前所討論的在柵極的所有側面為三柵提供<100>晶面。在結合之后，襯底1006被蝕刻并被拋光(圖11)以此獲得所期望的厚度。退火和拋光(如CMP)可用來完成SOI襯底的形成。在所有側面上具有<100>晶面結構的三柵器件將在器件襯底1006表面上形成。
在一個實施例中，氧注入隔離(SIMOX)方法用來形成SOI襯底。在這個實施例中，(圖13)，提供襯底1300并且氧離子的深層注入(通常為大劑量)在襯底1300內被實施以此形成SOI襯底。襯底1300被退火以此完成SOI襯底的形成。埋入氧化物層1302將在襯底1300內形成。在一個實施例中，襯底1300是單個晶體硅襯底。三柵器件將在位于埋入氧化物層1302上方的硅部分上形成。因此，位于氧化物層1302上方的硅部分實際上是器件襯底1006。在一個實施例中，襯底1300由具有在<110>晶面位置處產生的參考線的錠制成，以使在由錠拼接時，襯底1300具有在<110>晶面位置處產生的參考切口。當被放置到處理工具上時，切口相對于處理工具上的對準點偏移45度或-45度。因此，不是處理其中切口如常規那樣被對準的襯底1300(如對準為切口指定的處理工具上的指定位置)，而是旋轉襯底1300以使切口在處理期間被偏移。偏移切口將在如上所討論的柵極的所有側面上為三柵提供<100>晶面。在備選的實施例中，襯底1300可以由錠1400重新產生(圖14A)，其中參考線位于<100>晶面位置。當錠1400被拼接成晶片以此產生襯底1300時，將在<100>晶面位置處產生切口1404。具有<100>切口的襯底1300可利用前面所討論的SIMOX方法進行處理。在不需要使襯底1300旋轉45度或-45度的情況下可以在襯底1300內形成三柵器件，以此產生在所有側面上具有<100>晶面結構的三柵。
在其他實施例中，不是如圖11-12所說明的相對于襯底1002旋轉器件襯底1006或者如圖13所討論的重新對準器件襯底1300，而是非平面器件的器件襯底可以制造成以使切口被重新定位。用來形成器件襯底的晶片的切口因此被重新定位到<100>晶面位置。當器件襯底不得不被旋轉時，機械旋轉將規定器件襯底旋轉的可靠性、精度、和/或可重復性。例如，當襯底1006和襯底1002相對于偏移各晶片上的切口彼此偏移45度或-45度時，偏移的精度可能被晶片結合過程或設備的精度所影響。因此，襯底1006相對于襯底1002的機械旋轉可規定偏移度數(例如偏移幾度)。為了使未對準的可能性降至最小，器件襯底1006或襯底1300可以<100>晶面位置處(與<100>位置相對)的切口來產生。如圖14A所說明的，稍后用來形成器件襯底1006或襯底1300的錠1400可以利用在<100>晶面位置處使用X射線衍射產生的參考線1402來形成，其具有比晶片結合過程更精確的機械旋轉。當錠1400被拼接以此生成可用來形成襯底1006或1300的多個晶片1406時，每個晶片1406將具有位于<100>晶面位置處的切口1404。
在圖14B中，晶片1406被結合到另一個晶片(在一個實施例中為襯底1002)以此產生SOI襯底。晶片1404可包括絕緣層1408并且襯底1002可包括如前所述的絕緣層1004。正如以前，襯底1002包括如前所討論的在<110>晶面位置處產生的切口1010。然而，晶片1406具有位于<100>晶面位置處的切口1404。如圖14B所示，切口1404和1010在處理期間彼此對準。不需要旋轉晶片1406以此在處理期間重新對準晶片1406的晶體結構。由于切口1404相對于<100>晶面位置的重新定位，以重新對準晶片1404中的晶面結構，晶片1406將具有45度或-45度的偏移。切口1404相對于<100>晶面的重新定位允許在晶片1406內形成的非平面器件在所有側面具有高遷移率所期望的<100>晶面。
圖15A-15J說明了制造依照本發明實施例的一個或若干個非平面器件1500(如三柵晶體管)的示范方法。在圖15A中，提供襯底1502。襯底1502包括半導體襯底1504(如大塊硅)和絕緣膜1506(如二氧化硅)。在絕緣薄膜1506上，形成器件半導體襯底1508(如單晶硅)。襯底1502和器件襯底1508一起被稱為前面所討論的SOI襯底。在一個實施例中，器件襯底1508具有在<100>晶面位置處產生的切口(圖中未示出)，并且襯底1502具有在<110>晶面位置處產生的切口(圖中未示出)。切口如前所討論的那樣彼此對準。在備選的實施例中，器件襯底1508和襯底1502都具有在<110>晶面位置處產生的切口。當被結合在一起以此形成SOI襯底時，器件襯底1508被旋轉45度(或-45度)以使切口如前所討論的那樣彼此偏移。隔離區域(圖中未示出)可以形成到器件襯底1508中，以便于使將要在其中形成的各種不同晶體管彼此隔離。隔離區域可以通過蝕刻掉環繞三柵晶體管的器件襯底1508的若干部分來形成，例如通過公知的光刻和蝕刻技術來形成，并且接著利用絕緣膜(如SiO2)背面填充蝕刻的區域。
接下來，在如圖5B所示的器件襯底1508上形成光刻膠掩膜1510。光刻膠掩膜1510包含定義其中器件1500的半導體主體或鰭片1520隨后將形成的位置的一個或多個圖案1512。光刻膠圖案1512定義了隨后形成的半導體主體1520所期望的寬度1518。在本發明的實施例中，圖案1512定義了具有寬度1518的主體1520，寬度1518等于或大于制造的晶體管的柵極長度(Lg)所期望的寬度。這樣，用來制造晶體管的最嚴格的光刻術約束與柵電極圖案形成相關聯，并且與半導體主體或鰭片定義無關。在本發明的實施例中，主體1520將具有小于或等于30納米并且理想地為小于或等于20納米的寬度1518。在本發明的實施例中，主體1520的圖案1512具有近似等于硅主體高度1509的寬度1518。在本發明的實施例中，光刻膠圖案1512具有介于半導體主體高度1509的1/2和半導體主體高度1509的兩倍之間的寬度1518。
光刻膠掩膜1510還可包括用于定義其中源極接合焊盤1522和漏極接合焊盤1524將要形成的位置的圖案1514和1516。接合焊盤可用來將制造的晶體管的各種源區連接在一起以及將制造的晶體管的各種漏區連接在一起。光刻膠掩膜1510可通過公知的光刻技術(包括掩蔽、曝光和顯影光刻膠薄膜沉積的覆蓋層)來形成。
然后，對準光刻膠掩膜1510對器件襯底1508進行蝕刻，以此形成如圖5C所示的一個或多個硅主體或鰭片以及源極和漏極接合焊盤(如果期望的話)。襯底1508被蝕刻直至下面的埋入氧化物層1506被曝光。公知的半導體蝕刻技術(如各向異性等離子體蝕刻或反應離子蝕刻)可用來蝕刻襯底1508。
接下來，光刻膠掩膜1510通過公知的技術(例如通過化學剝離或O2灰化)被除去，以此產生如圖5D所示的襯底。
然后，柵電介質層1526在每個半導體主體1520上或周圍形成。柵電介質層1526在半導體主體1520的每一個的頂面1527以及側向相對的側壁1528和1529上形成。柵電介質可以是沉積的電介質或生長的電介質。在本發明的實施例中，柵電介質層1526是利用干/濕氧化過程生長的二氧化硅電介質膜。在本發明的實施例中，氧化硅膜生長達到介于5-15之間的厚度。在本發明的實施例中，柵電介質膜1526是沉積的電介質，例如但不限于高介電常數膜，如金屬氧化物電介質、如五氧化二鉭(Ta2O5)和氧化鈦(Ti2O)，或其他高K電介質(如PZT)。高介電常數膜可以通過任何公知的技術(例如通過化學汽相淀積(CVD))形成。
接下來，如圖5E所示，形成柵電極1530。柵電極1530在柵電介質層1526上形成，所述柵電介質層1526在半導體主體1520的每一個的頂面1527上以及側壁1528和1529上或附近形成。柵電極1530具有與在絕緣襯底1502上形成的底面相對的頂面1532并且具有一對側向相對的側壁1534和1536。側向相對的側壁1534和1536之間的距離定義了三柵晶體管的柵極長度(Lg)1538。柵電極1530可通過圖5D所示的在襯底上沉積適當的柵電極材料的覆蓋層形成。柵電極可以形成介于200-9000之間的厚度1533(圖5F)。在實施例中，柵電極具有至少是半導體主體1520的高度1509的三倍的厚度或高度1533。接著利用公知的光刻術和蝕刻技術將柵電極材料圖案化以此由柵電極材料形成柵電極1530。柵電極材料可包含多晶硅、多晶鍺硅合金、以及金屬(如鎢、鉭、及其氮化物)。在本發明的實施例中，柵電極1530具有小于或等于30納米并且理想地為小于或等于20納米的柵極長度1538。
然后，在半導體主體1520內柵電極1530的相對側面上形成晶體管的源區1540和漏區1542。在本發明的實施例中，源區1540和漏區1542包括尖端或源/漏極擴展區域。源和漏區以及擴展可以通過將摻雜劑1544摻進柵電極1530的兩個側面1534和1536上的半導體主體1520中來形成。如果利用源極和漏極接合焊盤的話，同樣可以在此時對它們進行摻雜。對于PMOS三柵晶體管來說，半導體鰭片或主體1520被摻雜成p型導電并且濃度介于1×1020-1×1021原子/cm3之間。對于NMOS三柵晶體管來說，利用成n型導電離子對半導體鰭片或主體1520進行摻雜并且濃度介于1×1020-1×1021原子/cm3之間。在本發明的實施例中，通過離子注入來摻雜硅膜。在本發明的實施例中，離子注入發生在如圖5F所示的垂直方向上。當柵電極1530是多晶硅柵電極時，可以在離子注入過程期間對其進行摻雜。柵電極1530充當了掩膜以此防止離子注入步驟摻雜三柵晶體管的溝道區域1548。溝道區域1548是位于柵電極1530下面或被柵電極1530環繞的硅主體1520的部分。如果柵電極1530是金屬電極，則電介質硬質掩膜可用來阻擋離子注入過程期間的摻雜。在其他實施例中，其他方法(如固體源擴散)可用來摻雜半導體主體以此形成源極和漏極擴展。
接下來，如果期望的話，圖5F所示的襯底可以進一步處理成以形成附加特征，如重摻雜的源極/漏極接觸區域、源區和漏區以及柵電極上沉積的硅、和源極/漏極接觸區域以及柵電極上硅化物的形成。例如，電介質側壁隔片1550(圖5G)可以在柵電極1530的側壁上形成；對于某些應用(例如用于形成凸出的源區和漏區的應用)來說，半導體膜1560和1562(圖5H)可以在主體1520的曝光表面上形成；額外摻雜可以實施(例如以此形成凸出的源區和漏區)(圖5I)；以及難熔金屬硅化物1580可以在源區和漏區和/或柵電極1530上形成(圖5J)。用于形成這些部件的技術在本領域中是已知的。
雖然已經根據若干實施例對本發明進行了描述，本領域的普通技術人員將會認識到，本發明不限于所描述的實施例。在所附權利要求書的精神和范圍內可以對本發明的方法和裝置進行修改和變更。本說明因此可認為是說明性的而不是限制性的。
已經公開了示范的實施例，可以對所公開的實施例進行修改和變更同時保持如由所附權利要求書定義的本發明的精神和范圍。
權利要求
1.一種高遷移率半導體組件，包含第一襯底，具有位于第一襯底上<110>晶面位置處的第一參考定向；以及第二襯底，在所述第一襯底的頂部形成，所述第二襯底具有位于第二襯底上<100>晶面位置處的第二參考定向，其中所述第一參考定向與所述第二參考定向對準。
2.如權利要求1所述的高遷移率半導體組件，還包含絕緣層，被設置在所述第一襯底和所述第二襯底之間。
3.如權利要求1所述的高遷移率半導體組件，其中所述第一參考定向和所述第二參考定向的每一個分別包括在所述第一襯底和所述第二襯底的每一個上形成的切口。
4.如權利要求1所述的高遷移率半導體組件，其中所述第二襯底為將要在其中形成的非平面器件提供表面，并且其中所述非平面器件具有頂面和側面，所述頂面和側面全都具有<100>晶面。
5.如權利要求1所述的高遷移率半導體組件，其中所述第一襯底還包含第一絕緣層以及所述第二襯底包含第二絕緣層，并且其中所述第一襯底和所述第二襯底在所述第一和第二絕緣層處彼此結合。
6.如權利要求1所述的高遷移率半導體組件，其中所述第二襯底具有頂部場和多個側部場，所述頂部場具有<100>晶面，所述多個側部場各自具有<100>晶面。
7.如權利要求1所述的高遷移率半導體組件，其中所述第一襯底由選自由大塊硅、多晶硅、下部的單晶硅和砷化鎵組成的組的材料制成。
8.如權利要求1所述的高遷移率半導體組件，其中所述第二襯底由選自由硅、鍺、鍺化硅、砷化鎵、InSb、GaP、GaSb和碳納米管組成的組的材料制成。
9.如權利要求1所述的高遷移率半導體組件，還包含在所述第二襯底內形成的非平面器件，其中所述非平面器件包含，半導體主體，具有在所述第一襯底上和所述第二襯底內形成的頂面和側向相對的側壁，其中所述半導體主體的所述頂面和所述側向相對的側壁的每一個具有<100>晶面；柵電介質，在所述半導體主體的所述頂面和所述側向相對的側壁上形成；以及柵電極，在所述柵電介質附近形成，所述柵電介質在所述半導體主體的表面頂部和所述側向相對的側壁上形成。
10.如權利要求9所述的高遷移率半導體器件，還包含一對源/漏區，在所述柵電極的相對側面上的所述硅主體內形成。
11.一種高遷移率半導體襯底，包含第一襯底，具有位于所述第一襯底上<110>晶面位置處的第一參考定向；第二襯底，在所述第一襯底的頂部上形成，所述第二襯底具有位于所述第二襯底上<110>晶面位置處的第二參考定向，其中在所述第二參考定向相對于所述第一參考定向偏移大約45度的情況下，所述第二襯底在所述第一襯底上方形成。
12.如權利要求11所述的高遷移率半導體襯底，還包含絕緣層，被設置在所述第一襯底和所述第二襯底之間。
13.如權利要求11所述的高遷移率半導體襯底，其中所述第一參考定向和所述第二參考定向的每一個分別包括在所述第一襯底和所述第二襯底的每一個中形成的切口。
14.如權利要求11所述的高遷移率半導體襯底，其中所述第一襯底還包含第一絕緣層以及所述第二襯底包含第二絕緣層，并且其中所述第一襯底和所述第二襯底在所述第一和第二絕緣層處彼此結合。
15.如權利要求11所述的高遷移率半導體襯底，其中所述第二襯底具有頂部場和多個側部場，所述頂部場具有<100>晶面，所述多個側部場各自具有<100>晶面。
16.如權利要求11所述的高遷移率半導體襯底，其中所述第一襯底由選自由大塊硅、多晶硅、下部的單晶硅和砷化鎵組成的組的材料制成。
17.如權利要求11所述的高遷移率半導體襯底，其中所述第二襯底由選自由硅、鍺、鍺化硅、砷化鎵、InSb、GaP、GaSb和碳納米管組成的組的材料制成。
18.如權利要求11所述的高遷移率半導體襯底，還包含在所述第二襯底內形成的非平面器件，其中所述非平面器件包含，半導體主體，具有在所述第一襯底上和所述第二襯底內形成的頂面和側向相對的側壁，其中所述半導體主體的所述頂面和所述側向相對的側壁的每一個具有<100>晶面；柵電介質，在所述半導體主體的所述頂面和所述側向相對的側壁上形成；以及柵電極，在所述柵電介質附近形成，所述柵電介質在所述半導體主體的表面頂部和所述側向相對的側壁上形成。
19.如權利要求18所述的高遷移率半導體器件，還包含一對源/漏區，在所述柵電極的相對側面上的所述硅主體內形成。
20.一種制造高遷移率半導體組件的方法，所述方法包含設置第一襯底，所述第一襯底具有位于第一襯底上<110>晶面位置處的第一參考定向；以及形成第二襯底，所述第二襯底在所述第一襯底的頂部形成，所述第二襯底具有位于第二襯底上<100>晶面位置處的第二參考定向，其中所述形成包括使所述第一參考定向與所述第二參考定向對準。
21.如權利要求20所述的制造高遷移率半導體組件的方法，其中所述第二襯底和所述第一襯底的每一個包括絕緣層，并且其中所述第二襯底和所述第一襯底在所述絕緣層處彼此結合。
22.如權利要求20所述的制造高遷移率半導體組件的方法，還包含在所述第二襯底內形成非平面器件，其中所述非平面器件具有頂面和側面，所述頂面和側面全都具有<100>晶面。
23.如權利要求20所述的制造高遷移率半導體組件的方法，還包含在所述第二襯底內形成三柵晶體管，其中所述三柵晶體管包含，半導體主體，具有頂面和側向相對的側壁，其中所述半導體主體的所述頂面和所述側向相對的側壁的每一個具有<100>晶面；柵電介質，在所述半導體主體的所述頂面和所述側向相對的側壁上形成；以及柵電極，在所述柵電介質附近形成，所述柵電介質在所述半導體主體的表面頂部和所述側向相對的側壁上形成。
24.如權利要求20所述的制造高遷移率半導體組件的方法，其中在所述第一襯底的頂部形成所述第二襯底還包括利用SMARTCUT方法和鍵合與背面蝕刻方法的任何一種將所述第二襯底遷移至所述第一襯底。
25.如權利要求20所述的制造高遷移率半導體組件的方法，其中在所述第一襯底的頂部形成所述第二襯底還包括提供用來形成所述第二襯底的第三襯底，所述第三襯底具有位于所述第三襯底上<100>晶面位置處的第三參考定向；將離子注入所述第三襯底內的預定深度；在所述第三參考定向基本上對準所述第一參考定向的情況下使所述第三襯底與所述第一襯底結合；以及分裂所述第三襯底以此將所述第三襯底的一部分遷移至所述第一襯底，其中所述第三襯底的遷移部分形成所述第二襯底。
26.如權利要求20所述的制造高遷移率半導體組件的方法，其中在所述第一襯底的頂部形成所述第二襯底還包括提供具有絕緣層的第三襯底，所述第三襯底被用來形成所述第二襯底，所述第三襯底具有位于第三襯底上<100>晶面位置處的第三參考定向；將離子注入所述第三襯底內的預定深度；在所述第三參考定向基本上對準所述第一參考定向的情況下使所述第三襯底與所述第一襯底結合，其中所述第一襯底還包括絕緣層并且其中在所述絕緣層處所述第三襯底與所述第一襯底結合；以及分裂所述第三襯底以此將所述第三襯底的一部分遷移至所述第一襯底，其中所述第三襯底的遷移部分形成所述第二襯底。
27.如權利要求20所述的制造高遷移率半導體組件的方法，其中在所述第一襯底的頂部形成所述第二襯底還包括提供用來形成所述第二襯底的第三襯底，所述第三襯底具有位于第三襯底上<100>晶面位置處的第三參考定向；在所述第三參考定向基本上對準所述第一參考定向的情況下使所述第三襯底與所述第一襯底結合；以及蝕刻所述第三襯底至預定深度，將所述第三襯底的一部分留在所述第一襯底上，其中所述第三襯底的所述部分形成所述第二襯底。
28.如權利要求20所述的制造高遷移率半導體組件的方法，其中在所述第一襯底的頂部形成所述第二襯底還包括提供具有絕緣層的第三襯底，所述第三襯底被用來形成所述第二襯底，所述第三襯底具有位于第三襯底上<100>晶面位置處的第三參考定向；在所述第三參考定向基本上對準所述第一參考定向的情況下使所述第三襯底與所述第一襯底結合，其中所述第一襯底還包括絕緣層并且其中在所述絕緣層處所述第三襯底與所述第一襯底結合；以及蝕刻所述第三襯底至預定深度，將所述第三襯底的一部分留在所述第一襯底上，其中所述第三襯底的所述部分形成所述第二襯底。
29.一種制造高遷移率半導體組件的方法，所述方法包含提供第一襯底，所述第一襯底具有位于第一襯底上<110>晶面位置處的第一參考定向；形成第二襯底，所述第二襯底在所述第一襯底的頂部上形成，所述第二襯底具有位于第二襯底上<110>晶面位置處的第二參考定向，其中所述形成包括在所述第二參考定向相對于所述第一參考定向偏移大約45度的情況下在所述第一襯底上方形成所述第二襯底。
30.如權利要求29所述的制造高遷移率半導體組件的方法，其中所述第二襯底和所述第一襯底的每一個包括絕緣層并且其中所述第二襯底和所述第一襯底在所述絕緣層處彼此結合。
31.如權利要求29所述的制造高遷移率半導體組件的方法，還包含在所述第二襯底內形成非平面器件，其中所述非平面器件具有頂面和側面，所述頂面和側面全都具有<100>晶面。
32.如權利要求29所述的制造高遷移率半導體組件的方法，還包含在所述第二襯底內形成三柵晶體管，其中所述三柵晶體管包含，半導體主體，具有頂面和側向相對的側壁，其中所述半導體主體的所述頂面和所述側向相對的側壁的每一個具有<100>晶面；柵電介質，在所述半導體主體的所述頂面和所述側向相對的側壁上形成；以及柵電極，在所述柵電介質附近形成，所述柵電介質在所述半導體主體的表面頂部和所述側向相對的側壁上形成。
33.如權利要求29所述的制造高遷移率半導體組件的方法，其中在所述第一襯底的頂部形成所述第二襯底還包括利用SMARTCUT方法和鍵合與背面蝕刻方法的任何一種將所述第二襯底遷移至所述第一襯底。
34.如權利要求29所述的制造高遷移率半導體組件的方法，其中在所述第一襯底的頂部形成所述第二襯底還包括提供用來形成所述第二襯底的第三襯底，所述第三襯底具有位于第三襯底上<110>晶面位置處的第三參考定向；將離子注入所述第三襯底內的預定深度；在所述第三參考定向相對于所述第一參考定向基本上偏移大約45度的情況下使所述第三襯底與所述第一襯底結合；以及分裂所述第三襯底以此將所述第三襯底的一部分遷移至所述第一襯底，其中所述第三襯底的遷移部分形成所述第二襯底。
35.如權利要求29所述的制造高遷移率半導體組件的方法，其中在所述第一襯底的頂部形成所述第二襯底還包括提供具有絕緣層的第三襯底，所述第三襯底被用來形成所述第二襯底，所述第三襯底具有位于第三襯底上<110>晶面位置處的第三參考定向；將離子注入所述第三襯底內的預定深度；在所述第三參考定向相對于所述第一參考定向基本上偏移大約45度的情況下使所述第三襯底與所述第一襯底結合，其中所述第一襯底還包括絕緣層并且其中在所述絕緣層處所述第三襯底與所述第一襯底結合；以及分裂所述第三襯底以此將所述第三襯底的一部分遷移至所述第一襯底，其中所述第三襯底的遷移部分形成所述第二襯底。
36.如權利要求29所述的制造高遷移率半導體組件的方法，其中在所述第一襯底的頂部形成所述第二襯底還包括提供用來形成所述第二襯底的第三襯底，所述第三襯底具有位于第三襯底上<110>晶面位置處的第三參考定向；在所述第三參考定向相對于所述第一參考定向基本上偏移大約45度的情況下使所述第三襯底與所述第一襯底結合；以及蝕刻所述第三襯底至預定深度，將所述第三襯底的一部分留在所述第一襯底上，其中所述第三襯底的所述部分形成所述第二襯底。
37.如權利要求29所述的制造高遷移率半導體組件的方法，其中在所述第一襯底的頂部形成所述第二襯底還包括提供具有絕緣層的第三襯底，所述第三襯底被周來形成所述第二襯底，所述第三襯底具有位于第三襯底上<110>晶面位置處的第三參考定向；在所述第三參考定向相對于所述第一參考定向基本上偏移大約45度的情況下使所述第三襯底與所述第一襯底結合，其中所述第一襯底還包括絕緣層并且其中在所述絕緣層處所述第三襯底與所述第一襯底結合；以及蝕刻所述第三襯底至預定深度，將所述第三襯底的一部分留在所述第一襯底上，其中所述第三襯底的所述部分形成所述第二襯底。
38.一種制造高遷移率半導體組件的方法，所述方法包含提供襯底，所述襯底具有位于所述襯底上<100>晶面位置處的參考定向；在所述襯底內形成埋入氧化物區域；以及在所述埋入氧化物上方的所述襯底的一部分形成非平面器件，其中所述非平面器件具有頂面和側面，所述頂面和側面全都具有<100>晶面。
39.如權利要求38所述的制造高遷移率半導體組件的方法，其中形成所述非平面器件還包含在所述埋入氧化物上方的所述襯底的所述部分形成三柵晶體管，其中所述三柵晶體管包含半導體主體、柵電介質和柵電極，所述半導體主體具有頂面和側向相對的側壁，其中所述半導體主體的所述頂面和所述側向相對的側壁的每一個具有<100>晶面，所述柵電介質在所述半導體主體的所述頂面和所述側向相對的側壁上形成，所述柵電極在于所述半導體主體的表面頂部和所述側向相對的側壁上形成的所述柵電介質附近形成。
40.如權利要求39所述的制造高遷移率半導體組件的方法，還包含在所述柵電極的相對側面上形成源區和漏區。
41.如權利要求38所述的制造高遷移率半導體組件的方法，其中利用SIMOX方法在所述襯底內形成所述埋入氧化物區域。
42.如權利要求38所述的制造高遷移率半導體組件的方法，其中在所述襯底內形成所述埋入氧化物區域還包括將氧注入所述襯底內并且使所述襯底退火。
43.如權利要求38所述的制造高遷移率半導體組件的方法，其中在所述襯底內形成所述埋入氧化物區域還包括將氧注入所述襯底內以及使所述襯底退火，并且其中所述襯底具有位于<100>晶面位置處的參考定向。
44.如權利要求38所述的制造高遷移率半導體組件的方法，其中在所述襯底內形成所述埋入氧化物區域還包括將氧注入所述襯底內以及使所述襯底退火，并且其中所述襯底具有位于<110>晶面位置處的參考定向以及其中所述襯底被旋轉大約45度。
全文摘要
提供了一種高遷移率半導體組件。在一個示范方面，高遷移率半導體組件包括具有位于第一襯底上<110>晶面位置處的第一參考定向的第一襯底和在第一襯底頂部形成的第二襯底。第二襯底具有位于第二襯底上<100>晶面位置處的第二參考定向，其中第一參考定向與第二參考定向對準。在另一個示范方面，第二襯底具有位于第二襯底上<110>晶面位置處的第二參考定向，其中在第二參考定向相對于第一參考定向偏移大約45度的情況下，第二襯底在第一襯底上方形成。
文檔編號H01L29/04GK1977387SQ200580021607
公開日2007年6月6日 申請日期2005年6月8日 優先權日2004年6月30日
發明者M·A·沙赫恩, B·多伊爾, S·達塔, R·S·喬, P·托爾欽斯基 申請人:英特爾公司