專利名稱：具有兩組芯片觸點的芯片的制作方法
技術領域：
本發明涉及一種芯片，預期并設置該芯片以用在至少一個芯片封裝中，該芯片封裝具有多個封裝觸點，可從芯片封裝外部訪問該封裝觸點，且該芯片具有基板、提供于基板上的集成電路、多個芯片觸點、和保護集成電路的鈍化層，其中可從芯片外部通過芯片觸點并將該芯片觸點連接到集成電路，將通孔提供于鈍化層中且芯片觸點可經由每個通孔通過。
本發明還涉及一種具有芯片的芯片封裝。
本發明還涉及一種具有芯片封裝的芯片卡。
背景技術：
在上面第一段中列出的芯片設計以及具有芯片的芯片封裝已經以多種形式上市，并通常為本領域技術人員所熟知。在公知的解決方案中，設計成芯片的芯片觸點通過所謂倒裝芯片技術或引線鍵合技術連接或連接到封裝的封裝觸點。而且，在該多種形式中，設計成芯片封裝僅含有單個公知的芯片，該芯片被設計成對于所討論的可能應用特定選擇芯片。因此，在公知情況下，存在不幸地限制了多種形式的公知芯片在不同芯片封裝中的使用的約束，這導致多種形式公知芯片的使用性降低。
發明內容
本發明的目的是以簡單方式并使用簡單手段克服上述約束，并制造改進的芯片和改進的芯片封裝。
為了實現上述目的，將根據本發明的特征提供于根據本發明的芯片中，由此得到根據本發明的芯片，其特征在于以下方面，即一種芯片，預期并設置該芯片以用在至少一個芯片封裝中，該芯片封裝具有多個封裝觸點，可從芯片封裝外部訪問該封裝觸點，且該芯片具有基板、提供于基板上的集成電路、多個芯片觸點和保護集成電路的鈍化層，其中芯片觸點可從芯片外部被訪問并連接到集成電路，通孔被提供于鈍化層中并且可經由每個通孔訪問芯片觸點，其中其它芯片觸點和連接導體提供于鈍化層上，且其中每個其它芯片觸點通過連接導體電連接至芯片觸點。
為了實現上述目的，可將之前段落中描述的芯片設計提供于具有芯片的芯片封裝中。
為了實現上述目的，可將之前段落中描述的芯片封裝設計提供于具有芯片封裝的芯片卡中。
通過根據本發明的特征的方法，獲得了一種簡單且無其它主要成本或努力的芯片，其適合于允許其芯片觸點通過引線鍵合技術連接到封裝觸點、對每個封裝觸點布置的預置分配、即對電壓的分配或對一個信號或多個信號的分配，還允許其芯片觸點通過倒裝芯片技術經由連接導體和其它芯片觸點連接到相同的封裝觸點，這將通過同時允許這些封裝觸點的預置分配來完成，這是由于所謂的交叉連接是借助于連接導體和其它芯片觸點來獲得的。通過進行根據本發明的措施實現的還有具有芯片觸點的根據本發明的芯片，該芯片觸點提供于芯片上的預置分配中，其可通過倒裝芯片技術經由連接導體和其它芯片觸點容易地連接到第二芯片的芯片觸點，該第二芯片的芯片觸點提供于預置觸點圖案中，且該其它芯片觸點提供于根據本發明的芯片上作為預置觸點圖案的鏡像。以這種方式，作為進行根據本發明的措施的結果，可以容易地制造雙芯片封裝。作為進行根據本發明的措施的結果，還可以借助于連接導體和其它芯片觸點，通過對于其它芯片觸點選擇使得該其它芯片觸點可容易地并牢固地連接到在第二或第三或第四芯片封裝上的各自的封裝觸點的位置，來實現具有預期并設置以使得用在給定的第一芯片封裝中的芯片觸點的芯片適合于用在給定的第二或第三或第四芯片封裝中。
在根據本發明的芯片的情況下，已經證明如果將芯片觸點設置在芯片或芯片鈍化層的中心區中、和如果將其它芯片觸點設置成與芯片或芯片鈍化層的至少一個邊緣相鄰處則是非常有利的，上述中心區基本上位于芯片或芯片鈍化層的兩個相互相對邊緣之間的中心中。已經證明這種類型的設計尤其有利，這是由于在這種類型的設計中，基本位于中心中的芯片觸點尤其適合于進行倒裝芯片連接和其它芯片觸點尤其適合于建立引線鍵合連接，其中排除了由鍵合引線導致的引線鍵合連接的任何短路的危險。
在之前段落中描述的芯片中，還已經證明，如果將芯片觸點設置成行且基本上關于芯片或芯片鈍化層的鏡像對稱平面對稱則非常有利，該鏡像對稱平面平行于芯片或芯片鈍化層兩個相互相對的邊緣延伸并分開基本鏡像對稱的芯片或芯片鈍化層。已經證明這種類型的設計關于以盡可能簡單且不復雜的方式制造倒裝芯片連接是有利的。
在本發明的芯片中，已證明如果通過焊盤形成每個芯片觸點和如果所有焊盤中至少一些的每一個都連接至借助于沖壓工藝形成的突起，則非常有利，該突起具有額定高度。以這種方式能夠確保的是當使用倒裝芯片技術時能夠確保在操作中尤其可靠的導電連接。
在根據本發明的芯片中，如之前段落中所描述的，也已經證明如果每個其它芯片觸點由其它突起形成和如果每個連接導體由延長的連接突起形成則非常有利，該其它突起具有額定高度，延長的連接突起具有額定高度。這對于在其它芯片觸點和已經或將與這些其它芯片觸點導電連接的成對觸點之間制造在操作中盡可能可靠的導電連接同樣有利。
在根據本發明的芯片中，如上所述，已經證明如果通過相同的沖壓工藝將其它突起和延長的連接突起應用于鈍化層，則尤其有利，該沖壓工藝用于將突起提供到焊盤上。這給出了突起和其它突起的主要優點，并且通過相同的沖壓工藝制造了突起和其它突起之間的延長的連接突起，考慮到盡可能簡單的設計并考慮到低制造成本這是有利的。
在根據本發明的芯片中，如之前段落中描述的，已經證明如果突起的高度、延長的連接突起的高度和其它突起的高度為額定的相同尺寸則是非常有利的。考慮到特別簡單的制造這是有利的。
在根據本發明的芯片中，然而，還證明了如果其它突起的高度大于延長連接突起的高度和突起的高度則非常有利。當根據本發明的芯片與在雙芯片封裝中的第二芯片一起使用和當其它突起將連接到第二芯片的芯片觸點時這種類型的設計尤其有利，這是由于其它突起的較高高度確保了由于低連接突起而不會導致在第二芯片區域中的短路。
在根據本發明的芯片封裝中，可提供一種設計，該設計中將根據本發明的兩個芯片設置成相互相鄰，并借助于相互相鄰的芯片的其它芯片觸點制造相互相鄰的在兩個芯片之間的導電連接，其中借助于鍵合引線在每種情況下在兩個其它芯片觸點之間形成導電連接。
在根據本發明的芯片封裝中，已經證明如果除了如權利要求1至8中任一項中所要求的芯片之外，芯片封裝還含有具有多個芯片觸點的第二芯片，且如果第二芯片的芯片觸點和根據本發明的芯片的其它芯片觸點設置成彼此相對，以及如果第二芯片的至少一個芯片觸點和其它芯片觸點電連接，則尤其有利。以這種方式，可以獲得具有兩個芯片的小面積的芯片封裝，其中在兩個芯片之間的導電連接可以通過倒裝芯片技術以簡單和可靠的方式制造。
應當提及，根據本發明的芯片封裝還可含有多于兩個芯片，如三個或四個芯片。
通過參考以下描述的實施例，本發明的這些和其它方面將明顯，且將參考以描述的實施例對本發明的這些和其它方面進行闡述，然而，本發明不限于以下描述的實施例。
在圖中圖1是示出根據本發明第一實施例的部分芯片的圖2中線I-I上的截面。
圖2是示出圖1中示出的部分芯片的圖1中的線II-II上的截面。
圖3是示出根據本發明第二實施例的部分芯片的于圖1相似的截面。
圖4是根據本發明一個實施例的芯片卡的上視圖，該芯片卡中包括根據本發明第一實施例的芯片封裝，該芯片封裝含有根據本發明第三實施例的芯片。
圖5是包括在圖4中示出的芯片卡中并含有根據本發明第三實施例的芯片的芯片封裝的下視圖。
圖6是示出根據本發明第二實施例的芯片封裝的與圖5相似的圖，該芯片封裝含有根據本發明第三實施例的芯片。
圖7是根據本發明第三實施例的芯片封裝的上視圖，該芯片封裝含有根據本發明第四實施例的芯片。
圖8是示出根據本發明第四實施例的芯片封裝的與圖7相似的圖，該芯片封裝含有兩個芯片，一個是根據本發明第五實施例的芯片，一個是根據本發明第六實施例的芯片。
圖9是示出根據本發明第五實施例的芯片封裝的與圖7和9相似的圖，該芯片封裝含有根據本發明第七實施例的芯片。
圖10是示出根據本發明第六實施例的芯片封裝的與圖9相似的圖，該芯片封裝含有根據本發明第八實施例的芯片。
具體實施例圖1示出了部分芯片1，以硅為基礎制造該芯片1。應當提及，這種芯片還可基于聚合物材料制造。預期并設置該芯片1從而以實質上公知的方式用在至少一個芯片封裝中。這種類型的芯片封裝與實質上公知的方式相同，具有多個封裝觸點，可從封裝外部訪問該封裝觸點，其是以下將更詳細考慮的主題。
芯片1具有也可稱作基礎部件的基板2。在基板2上制造的是集成電路3，該集成電路3僅在圖1中示范性表示。這種類型的集成電路3的制造和結構通常對于本領域技術人員是熟知的，且因此不需要在當前連接中更加詳細地描述。集成電路3含有多個電路部件4，其在圖1中以高度示范性方式示出。
在芯片1遠離基板2的表面區上被提供有鈍化層5。鈍化層5通常還稱作保護層或覆蓋層。預期并設置該鈍化層5以保護位于其下方的部分芯片1。鈍化層5優選由氮化硅(SiN)制成，且還可由其它材料制造。在鈍化層5中提供了通孔，經由該通孔可以訪問導電的芯片觸點，該芯片觸點是接觸區的形式或換句話說是所謂的焊盤，其與通常所熟知的那些相似。在圖1中的鈍化層5中示出了兩個這種通孔6和7。應當提及，芯片1還具有這種類型的其它通孔，但是在圖1中沒有示出。
在集成電路3和鈍化層5之間，芯片1具有總共五層相似的導體區ME1、ME2、ME3、ME4和ME5。為了將導體區ME1與集成電路3電隔離，和將導體區ME1至ME5相互電隔離，提供了層狀隔離區IS1、IS2、IS3、IS4和IS5。隔離區IS1、IS2、IS3、IS4和IS5的每個都由非導電氧化物的隔離層構成，還預期其用于平坦化的目的。
提供于導體區ME 1至ME5中的是有效導體L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11、L12、L13、L14和L15。連接到位于第五導體區ME5中的兩個有效導體L14和L15的是芯片觸點8和9，上述第五導體區位于頂部。在這種情況下通過所述的焊盤形成兩個芯片觸點8和9，所謂的焊盤為矩形平面形式。其也可以是正方形平面形式。在每個導體區ME1至ME5中的有效導體優選在一個方向上并且相互平行地延伸。在這種情況下，在兩個相互相鄰的導體區中的有效導體優選相互垂直地延伸。借助于隔離區IS1至IS5相互隔離有效導體。預期有效導體連接到集成電路3的電路部件4并傳輸有效信號。為了實施這些功能，在需要的地方將不同導體區ME1至ME5中的一些有效導體連接到一起。
為了該目的，隔離區IS1至IS5被提供有通孔，但是這些在圖1中沒有給出參考數字，從而不會不必要地降低附圖的清楚度。在隔離區IS1之IS5中的通孔中提供通孔導體，該通孔導體通常被本領域技術人員稱作“通路”。在圖1中，僅通過參考標記TL表示一些通路。通過通路TL，位于與導體區ME1至ME5直接相鄰的兩個有效導體通過導電連接而連接到一起。有效導體L1至L15和通路TL通過公知方法制造，其中一些是長久以來就公知的且因此在此不詳細描述。應當提及，借助于鋁來制造有效導體和通路。然而，該有效導體也可由其它金屬或金屬合金制造。
圖1和2中示出的芯片1具有多個芯片觸點，該芯片觸點的每一個都通過焊盤形成。在所有芯片觸點中，僅有兩個芯片觸點8和9在圖1中示出。芯片觸點(焊盤)8、9可以直接或間接地經由突起從芯片1外部被訪問，該突起在以下將更詳細地看到。芯片觸點8、9連接到集成電路3，其將借助于有效導體和通路來完成，其兩者在上面都已經提到。在這種情況下，所提供的每個芯片觸點(焊盤)8、9都經由在鈍化層5中的通孔6、7被訪問。鈍化層5保護導體區ME1至ME5，且集成電路3位于其下方。
芯片1便利地具有提供于鈍化層5上的其它芯片觸點和連接導體，每個其它芯片觸點都具有通過連接導體至芯片觸點即焊盤的導電連接。僅有提供于鈍化層5上的兩個這種其它觸點10、11和提供于鈍化層5上的兩個連接導體12和13能從圖1和2中看到。在這種情況下，其它芯片觸點10具有通過連接導體12至芯片觸點8的導電連接，且其它芯片觸點11具有通過連接導體13至芯片觸點9的導電連接。
如上面已經描述的，通過焊盤形成每個芯片觸點8、9。在圖1和2中示出的芯片1的情況下，某些焊盤的每一個都具有連接至其的突起，通過沖壓工藝將該突起提供于被連接的焊盤上，該突起為額定高度h，該額定高度h在鈍化層5的暴露主面和突起的自由端之間延伸。在提供于芯片1上的所有突起當中，在圖1和2中可以看到兩個突起14和15。突起14、15具有至芯片觸點(焊盤)8、9的良好的電和機械連接，將鎢化鈦(TiW)的連接層提供于芯片觸點8、9和突起14、15之間，以確保良好的機械連接，如實質上所公知的那樣。
在圖1和2中示出的芯片1的情況下，每個其它芯片觸點10、11都通過其它突起形成，和每個連接導體12、13都通過延長的連接突起形成，其它突起具有額定高度h，且延長的連接突起同樣具有額定高度h。在圖1和2中示出的芯片1的情況下的狀態是由此突起14、15的高度h、提供為連接導體的延長的連接突起的高度h和提供為其它芯片觸點10、11的其它突起的高度h是額定相等且所有都為相同尺寸h。
還應當提及的是，其它突起和延長的連接突起都通過相同的沖壓工藝提供到鈍化層5上，通過該沖壓工藝將突起14、15提供到芯片觸點(焊盤)8、9上。考慮到其可以盡可能簡單并便宜地制造所有突起以及由此的芯片1，這是有利的。執行沖壓工藝，即由沖壓工藝制造突起、延長的連接突起和其它突起，且在沖壓位置處它們與芯片制造工藝和芯片制造位置分開。
然而明確提及，對于將在第一沖壓工藝中制造的突起和將在第二沖壓工藝中制造的其它突起和連接突起，還存在可能的和某些有益情況。以這種方式，一方面對于突起另一方面對于其它突起和連接突起可以首先在不同的時間制造，并其次由不同的材料制造，例如，其給出了其它突起和連接突起由制造了與鈍化層的尤其良好的機械連接的材料制成，借助于這種方式，可以獲得或者確保至鈍化層的尤其良好的且抗老化的機械連接以及能夠承載負載的機械連接。
在圖1和2中示出的芯片1的情況下，如不能從圖中看出的，所有芯片觸點(焊盤)如8、9連接到突起如14、15，并通過連接導體如12、13連接到其它芯片觸點(焊盤)如10、11。不是必須是這種情況，這是由于還可以是僅一些焊盤將被提供有突起，該突起通過延長的連接突起導電連接至其它突起。然后。余下的焊盤沒有被突起覆蓋，并且作為原始焊盤有效，在該種情況下然后將所謂的引線鍵合連接制作到或提供于這些原始焊盤和封裝觸點之間。
圖3示出了部分另一芯片1，其設計大部分與圖1和2中示出的芯片1相同。然而，在圖3中示出的芯片1的情況下，其它芯片觸點10和11的設計不同于圖1中示出的其它芯片觸點10和11的設計。在圖3中示出的芯片1的情況下，其它芯片觸點10、11的設計使得盡管其它芯片觸點也通過其它突起形成，但是這些其它突起具有高度H，該高度H大于延長的連接突起的高度h以及突起14、15的高度h。已經證明這種類型的設計在應用范圍上是有利的。
對已經涉及圖1和2中示出的芯片1上的突起、延長的連接突起和其它突起的設計布置的附加說明，應當提及的另一點是，對于其它應用，還證明了如果突起高于延長的連接突起以及其它突起則是有利的。
圖4示出了根據本發明的芯片卡20，該芯片卡20中容納了根據本發明的芯片封裝21。該卡或數據載體20的芯片封裝21在圖5中以放大的尺寸和更詳細的細節示出。關于芯片封裝21，應當提及的是，將所述芯片封裝21設計成符合標準ISO 7816。
芯片封裝21具有芯片載體22。對于芯片載體22的一個主面(該面是不能從圖5中看到的面)，符合上述標準地提供八個接觸區C1、C2、C3、C4、C5、C6、C7和C8。八個接觸區C1、C2、C3、C4、C5、C6、C7和C8中的每一個都形成了封裝觸點，其可以從封裝外部被訪問，例如用于芯片卡讀/寫狀態的接觸管腳。安全地機械連接到相對的主面(其是從圖5中可以看到的面)是根據本發明的芯片1。芯片1具有五個芯片觸點(焊盤)23、24、25、26和27，它們從圖5中看不到。五個芯片觸點23至27中的每一個都具有連接至其的突起28、29、30、31或32。
芯片1還具有五個其它芯片觸點33、34、35、36和37，其位于芯片1的鈍化層5上，且每一個都通過其它突起形成，該其它芯片觸點33、34、35、36和37通過由各自的延長的連接導體形成的各自的連接導體38、39、40、41和42導電連接至各自的突起28、29、30、31和32。
提供于芯片載體22中的是通孔43、44、45、46和47，該通孔43至47給出了至觸點C1、C2、C 3、C5和C7的通路。借助于所述的通孔43至47，其它芯片觸點33至37通過各自的鍵合引線48、49、50、51和52導電連接至它們各自的相關觸點C1、C5、C2、C7和C3。
圖5中示出的芯片1和芯片封裝21的優點在于，提供于其它芯片觸點33至37和各自的封裝觸點C1、C5、C2、C7和C3之間的鍵合引線48至52最好非常短，將其它芯片觸點33至37設置成與芯片1的兩個邊緣R1和R2相鄰，并因此在鍵合引線48至52和芯片1的邊緣R1和R2之間不存在物理接觸。事實上，對于考慮到這種鍵合引線的可能損壞或破壞，必須避免任何的這種物理接觸。如果在圖5中示出的芯片1上沒有提供其它芯片觸點33至37，則鍵合引線48至52將必須從封裝觸點C1、C5、C2、C7和C3延伸到突起28到32(或如果還沒有提供突起則到位于其下方的焊盤)，然后這將導致鍵合引線長度接近雙倍，并由此基本上冒著使得鍵合引線與芯片1的邊緣R1和R2物理接觸的更大危險。
在圖5中示出的芯片封裝21中使用的芯片1也可有利地用在另一芯片封裝21中，該另一芯片封裝21在圖6中示出。圖6中示出的另一芯片封裝21同樣具有芯片載體22，該芯片載體22同樣已經提供至其，在圖6中看不到的芯片載體22的主面上，是八個封裝觸點C1至C8。還存在提供于芯片載體22中的五個通孔43至47，在這種情況下，其為矩形形狀。提供于在圖6中可看到的主面上的相應那個軌跡53、54、55、56和57從五個通孔43至47中的每一個延伸至芯片封裝21的中心區，其結果是，軌跡53至57的端部遠離設置在芯片1或其鈍化層5的中心區中的通孔43至47，該中心區基本位于在芯片1或其鈍化層5的兩個相互面對的邊緣R1和R2之間的中心。軌跡53、54、55、56和57的每一個都通過各自的那個通孔43至47導電連接至相應的那個封裝觸點C1、C5、C2、C7和C3。
在圖6中示出的芯片封裝21的情況下，芯片1通過所謂的倒裝芯片技術連接到芯片封裝21。這意味著在芯片封裝21的情況下，芯片1在其中自圖5中示出的位置反向180°的位置處連接到芯片載體22。當完成該操作時，將導電連接制作到突起28至32和軌跡53至57之間。在該解決方案中，突起28至32高于作為連接導體38至42提供的延長的連接突起和作為其它芯片觸點33至37提供的其它突起，由此確保了其它芯片觸點33不能夠導電連接至軌跡54，且其它芯片觸點37不能夠導電連接至軌跡56。如果將相同的芯片1提供于兩種情況中，則僅提及的相對高度當然也存在于圖5中示出的芯片封裝21的情況中。然而，在圖5和6中示出的芯片封裝的情況下提供的設計還可以是其中突起、延長的連接突起和其它突起所有都為相同高度的情況，盡管然后必須注意圖6中示出的芯片封裝的情況，以觀察至少軌跡54和56被提供有在其遠離芯片載體22的面上的隔離層，以防止與其它芯片觸點33和37發生短路。所選擇的設計還可以是其中在電壓承載導體之間不發生交疊的那種設計，所述交疊可能發生短路。
在圖5和6中示出的芯片封裝21中的芯片1的情況下，該設計使得芯片觸點(焊盤)23至27以及連接至其的突起28至32設置在芯片1或芯片1的鈍化層5的中心區中，該中心區基本上位于芯片1或芯片1的鈍化層5的兩個相互面對的邊緣R1和R2之間的中心中，且其還可使得其它芯片觸點33至37設置成與芯片或芯片的鈍化層的兩個邊緣R1和R2相鄰。該設計還能使得芯片觸點23至27以及連接至其的突起28至32設置成行，并設置成基本關于芯片1或其鈍化層5的鏡像對稱MSP平面對稱。該鏡像對稱平面在平行于芯片或芯片1的鈍化層5的相互面對的邊緣R1和R2的情況下延伸，并將芯片1或芯片1的鈍化層5分成基本相互鏡像的二等分。
對于與圖5和6中的芯片1所示出的設計相似的芯片的設計可以從圖7中看到。圖7中示出的是根據本發明的另一芯片封裝21。該芯片封裝21含有芯片1，該芯片1中將芯片觸點、和提供至該芯片觸點的突起60至68同樣地設置在位于芯片1的兩個相互面對的邊緣R1和R2之間的中心中的中心區中，并將通過其它突起形成的其它芯片觸點69至77設置成與芯片1的兩個邊緣R1和R2相鄰。然而，在這種情況下，將芯片觸點和連接至其的突起60至68設置成兩行，如從圖7中可以看到的。在圖7中示出的設計中，其它芯片觸點69至77中的每一個都通過鍵合引線78連接到封裝觸點79。在圖7中示出的設計的情況下，還可以設法使用特別短的鍵合引線78，且可以以這種方式以短鍵合引線獲得所述優點。
圖8中示出另一芯片封裝21，關于這種芯片封裝21的特別之處在于將根據本發明的兩個芯片1提供于芯片載體22上。這種情況下，將該兩個芯片1設置成彼此相鄰，一些芯片觸點的每一個都被提供有突起80至87，且在每一種情況下，這些觸點80至87中的每一個都具有由延長的連接突起形成的連接導體96至103導電連接至由其它突起形成的其它芯片觸點88至95。預期作為其它芯片觸點88至95的其它突起在這種情況下借助于鍵合引線104、105、106和107通過導電連接被連接到一起。在這種情況下相互相鄰的芯片1借助于四個鍵合引線104至107通過導電連接而連接。清楚地指出了不只提供了四條鍵合引線而是多條這種鍵合引線。然而，實質上，不只是鍵合引線條數，而且對于連接兩個芯片1所預期的鍵合引線104至107為特別短的形式的事實以及因此由短鍵合引線導致的可能優點也存在于這種情況中。
圖9示出了另一芯片封裝21。在該芯片封裝21的情況下，將常規芯片100安裝在芯片載體22上，該常規芯片110具有多個芯片觸點(焊盤)111。該芯片觸點111的每一個都通過鍵合引線112連接至封裝觸點113，該封裝觸點113提供于芯片載體22上。常規芯片110被提供有總共八個連接觸點，該八個連接觸點在其中心區中設置成行。該連接觸點114用于將根據本發明的芯片1連接起來。
根據本發明的芯片1是可商業獲得的存儲器芯片，其實質上是公知的，并且可獲得的形式為八個芯片觸點(焊盤)115。在實質上可獲得的存儲器芯片當中，可獲得的不同設計在于在其存儲能力方面不同。第一設計在圖9中示出，第二設計在圖10中示出。
根據本發明，實質上可獲得的存儲器芯片之前已經被提供有附加突起116、附加的其它突起117和附加的連接突起118，其已經制造了根據本發明的存儲器芯片1。進行其它突起117的設計和設置，以使得在這種情況下，不論其尺寸如何，根據本發明的存儲器芯片1都能通過倒裝芯片技術容易地連接到常規芯片110的連接觸點。因此，以這種方式可以容易地商業上獲得這樣的存儲器芯片，即這種存儲器芯片在其存觸能力方面和將轉換為根據本發明設計的存儲器芯片的尺寸方面不同，由此對于根據本發明的存儲器芯片，可以以容易且不受芯片尺寸影響的方式將其連接到常規芯片110。尤其當常規芯片110是預期并設置成與具有不同存儲能力的存儲器芯片一起工作的所謂處理器芯片時，這種類型的可能性是很大的優點。
以下將簡要描述對于根據本發明的措施尤其重要的應用。可假設該應用包括優選符合給定標準或給定標準規范并含有現有芯片的現有芯片封裝。經常需要一種新的芯片封裝，該新的芯片封裝與現有芯片封裝相比進行了改良，該新的芯片封裝中對于芯片觸點存在其因此需要符合的不同要求。其結果是現有芯片現在不能容易地用在新的芯片封裝中。至今，該問題通過開發和創造局部是新的且其中至少對于芯片觸點設置新布局的芯片來解決。該工序包括相對大量的開發工作和相對高的成本，這當然是不利的和不希望的。通過使用根據本發明的措施，可解決上述問題，而不需部分再開發芯片的努力和成本，并因此以相當簡單的方式，即僅借助于單個突起掩模、對于與新的芯片封裝中的封裝觸點的局部條件相匹配的那些其它突起所選擇的局部條件，通過向現有芯片提供其它突起、延長的連接突起和-如果在現有芯片上還沒有存在的話-在已有的焊盤上的突起，由此可以以非常簡單的方式制作從其它突起至封裝觸點的導電連接。由此該簡單方式確保了現有芯片可以容易地設置，以用在各種不同的新芯片封裝中，為了該目的，僅需要單個的其它沖壓工藝。
使用根據本發明的措施還具有用于其它應用目的即當其是使用很可能為不同尺寸的不同芯片的問題時的優點，這是由于借助于根據本發明的措施，由此可以對于每個不同的芯片容易地使用突起、延長的連接突起和其它突起，以將提供于不同芯片上的芯片連接觸點的設置位置移動到其中可以并能保證容易和確保至各自相關的封裝觸點的那些位置中。
上面結合本發明已經描述的是其中提供了具有總共八個封裝觸點的芯片封裝的芯片卡。該芯片卡由此是具有觸點的芯片卡，然而還存在多個無觸點芯片卡，其在商業上可獲得且同樣使用芯片封裝，但是在這些無觸點芯片卡中使用的芯片封裝僅具有兩個或四個或六個封裝觸點，預期這些觸點連接至無觸點傳輸裝置。根據本發明的這些措施在這種無觸點芯片卡的情況下也具有優點。在別的情況下，根據本發明的措施也可應用于具有多個封裝觸點的芯片封裝中。
權利要求
1.一種芯片(1)，設置該芯片(1)以用在至少一個芯片封裝(21)中，該芯片封裝(21)具有多個封裝觸點(C1、C2、C3、C4、C5、C6C7、C8、79、113)，從芯片封裝外部訪問該封裝觸點，且該芯片(1)具有基板(2)、在基板(2)上提供的集成電路(3)、多個芯片觸點(8、9、23、24、25、26、27、115)、和保護集成電路的鈍化層(5)，上述芯片觸點可以從芯片外部被訪問并連接到集成電路，通孔被提供在鈍化層(5)中，芯片觸點(8、9、23、24、25、26、27)經由每個通孔被訪問，其中其它芯片觸點(10、11、33、34、35、36、37、69、70、71、72、73、74、75、76、77、78、88、89、90、91、92、93、94、95、117)和連接導體(12、13、38、39、40、41、42、96、97、98、99、100、101、102、103、118)被提供在鈍化層(5)上，且其中每個其它芯片觸點經由連接導體導電連接至芯片觸點。
2.根據權利要求1的芯片(1)，其中芯片觸點(23、24、25、26、27、117)被設置在芯片(1)或芯片(1)的鈍化層(5)的中心區中，該中心區基本上位于芯片(1)或芯片(1)的鈍化層(5)的兩個相互相對的邊緣(R1、R2)之間的中心中，且其中將其它芯片觸點(33、34、35、36、37、69、70、71、72、73、74、75、76、77、78)被設置成與芯片(1)或芯片(1)的鈍化層(5)的至少一個邊緣(R1、R2)相鄰。
3.根據權利要求2的芯片(1)，其中芯片觸點(23、24、25、26、27)設置成行，且基本上關于芯片(1)或芯片(1)的鈍化層(5)的鏡像對稱(MSP)的平面對稱，該鏡像對稱(MSP)的平面平行于芯片(1)或芯片(1)的鈍化層(5)的兩個相互相對的邊緣(R1、R2)延伸，并基本以鏡像對稱分開芯片或芯片的鈍化層。
4.根據權利要求1的芯片(1)，其中每個芯片觸點(8、9、23、24、25、26、27)都通過焊盤形成，且其中所有焊盤的至少一些中的每一個都具有連接至其的突起(14、15)，該突起借助于沖壓工藝形成，該突起(14、15)具有額定高度(h)。
5.根據權利要求4的芯片(1)，其中每個其它芯片觸點(10、11、33、34、35、36、37、69、70、71、72、73、74、75、76、77、78、88、89、90、91、92、93、94、95、117)通過其它突起形成，且其中每個連接導體(12、13、38、39、40、41、42、96、97、98、99、100、101、102、103、118)通過延長的連接突起形成，該其它突起具有額定高度(h)，且該延長的連接突起具有額定高度(h)。
6.根據權利要求5的芯片(1)，其中通過相同的沖壓工藝將其它突起和延長的連接突起提供到鈍化層(5)上，該沖壓工藝用于將突起提供于焊盤上。
7.根據權利要求6的芯片(1)，其中突起的高度(h)、延長的連接突起的高度(h)和其它突起的高度(h)為相同額定尺寸。
8.根據權利要求6的芯片(1)，其中其它突起的高度(H)大于延長的連接突起的高度(h)和突起的高度(h)。
9.一種具有芯片(1)的芯片封裝(21)，其中提供如權利要求1至8中的任一項中的芯片(1)。
10.根據權利要求9的芯片封裝(21)，其中除了權利要求1至8中的任一項的芯片(1)之外，芯片封裝(21)還含有具有多個芯片觸點的第二芯片(110)，其中第二芯片(110)的芯片觸點(114)和如權利要求1至8中的任一項中的芯片(1)的其它芯片觸點(117)彼此相對地設置，且其中第二芯片(110)的至少一個芯片觸點(114)導電連接至其它芯片觸點(117)。
11.一種芯片卡(20)，其具有一種芯片封裝(21)，其中提供了如權利要求9中的芯片封裝(21)。
全文摘要
一種芯片(1)，具有基板(2)、提供與基板(2)上的集成電路(3)、多個導體區(ME1、ME2、ME3、ME4、ME5)和提供以保護導體區和集成電路的鈍化層(5)，將通孔(6、7)提供于鈍化層(5)中，可經由該芯片觸點(8、9)通過，其中其它芯片觸點(10、11)和連接導體(12、13)提供于鈍化層(5)上，且其中每個其它芯片觸點具有經由連接導體至芯片觸點的導電連接。
文檔編號H01L23/58GK1961424SQ200580017250
公開日2007年5月9日 申請日期2005年5月18日 優先權日2004年5月28日
發明者H·肖徹爾 申請人:皇家飛利浦電子股份有限公司