雙列存儲器模塊的堆疊式dram存儲器芯片的制作方法

專利名稱：雙列存儲器模塊的堆疊式dram存儲器芯片的制作方法
技術領域：
本發明一般地涉及雙列存儲器模塊(DIMM)的DRAM芯片，具體地說，涉及帶寄存器的雙列存儲器模塊(DIMM)的DRAM存儲器芯片。
背景技術：
設置存儲器模塊是為了增大計算機系統的存儲能力。原來單列存儲器模塊(SIMM)用于個人計算機來增大存儲器的大小。單列存儲器模塊只在它的印刷電路板(PCB)的一側包括DRAM芯片。在所述模塊的兩側用于連接單列存儲器模塊(SIMM)的印刷電路板的觸點是冗余的。SIMM的第一變型具有30個引腳并提供8位數據(在奇偶位版本上9位)。SIMM的第二變型稱為PS/2，包括72個引腳，并提供32位數據(在奇偶位版本上36位)。
由于所述存儲器模塊在某些處理器上數據總線的不同寬度，有時為了填充存儲體要成對地安裝幾個SIMM模塊。例如，在具有32位數據總線寬度的80386或80486系統上，存儲體或者需要四個30引腳SIMM或者需要一個72引腳SIMM。對于具有64位數據總線寬度的pentium系統，需要兩個72引腳SIMM。為了安裝單列存儲器模塊(SIMM)，將所述模塊放入插口中。單列存儲器模塊使用的RAM技術包括EDO和FPM。
當Intel公司的pentium處理器在市場上變得廣為流行時，雙列存儲器模塊(DIMM)便作為占主導地位的存儲器模塊類型開始代替單列存儲器模塊(SIMM)。
單列存儲器模塊(SIMM)僅在它們的印刷電路板(PCB)的一側安裝幾個存儲部件或DRAM芯片，而雙列存儲器模塊(DIMMS)在模塊印刷電路板的兩側都安裝存儲部件。
有不同類型的雙列存儲器模塊(DIMM)。無緩沖的雙列存儲器模塊不包含緩沖區或位于該模塊的寄存器。這些無緩沖的雙列存儲器模塊一般用于臺式PC系統和工作站。在單數據速率(SDR)存儲器模塊中，引腳的數量一般是168，在雙數據速率模塊和在DDR-2模塊中引腳數為184。DDR-2-DRAM是現有的DDR-DRAM的自然延伸。已經引入200MHz工作頻率的DDR2，并且對于主存儲器正在將其擴展至266MHz(DDR-2 533)、333MHz(DDR-2 667)，而對于特殊用途，甚至正在將其擴展至400MHz(DDR-2 800)。DDR-SDRAM(同步DRAM)通過在時鐘脈沖的上升沿和下降沿都讀取數據來提高速度，在不增大時鐘信號的時鐘頻率的情況下基本上使數據的頻帶寬度加倍。
另一種類型的雙列存儲器模塊(DIMM)是帶寄存器的雙列存儲器模塊。帶寄存器的雙列存儲器模塊在模塊上包括幾個附加的電路，具體地說，一種類似于寄存器的再驅動緩沖部件，用來再驅動命令地址信號。還設置鎖相環(PLL)，用于再驅動時鐘信號的定時對準。帶寄存器的雙列存儲器模塊一般用于高端服務器和高端工作站。
ECC雙列存儲器模塊包括誤差校正位或ECC位。所述類型的雙列存儲器模塊總共具有64個數據位加上8個ECC位，主要用于服務器計算機。帶寄存器的雙列存儲器模塊或者帶有ECC或者不帶ECC，用于SDR、DDR和DDR 2。
另一種類型的雙列存儲器模塊是所謂小外形DIMM(SO-DIMM)。它們是一種增強版本的標準雙列存儲器模塊，用于膝上計算機和某些特殊服務器。
雙列存儲器模塊在其印刷電路板上包括預定數目N的存儲器芯片(DRAM)。每一個存儲器的數據寬度一般為4位、8位或16位。若選定DIMM作為主存儲器，則當今個人計算機主要使用無緩沖的雙列存儲器模塊。但對于主存儲容量要求較高的計算機系統，具體地說服務器，帶寄存器的雙列存儲器模塊是流行的選擇。
因為在計算機系統中存儲器要求與日俱增，亦即，在存儲器大小和存儲器速度兩個方面都要求在每一個存儲器模塊(DIMM)上設置最大數目的存儲器芯片(DRAM)。
圖1表示按照先有技術的雙列存儲器模塊。所述雙列存儲器模塊包括N個DRAM芯片，安裝在印刷電路板(PCB)的上側。圖1所示的帶寄存器的雙列存儲器模塊包括命令和地址緩沖區，后者通過主母板對施加在雙列存儲器模塊的命令和地址信號進行緩沖而且通過命令和地址總線(CA)向安裝在印刷電路板上的DRAM芯片輸出這些信號。還通過命令和地址緩沖器緩沖芯片選擇信號S并且所述芯片選擇信號S是為選擇安裝在DIMM電路板上的所需的DRAM芯片而設置的。所有DRAM芯片都由時鐘信號CLK提供時鐘，它通過也安裝在所述雙列存儲器模塊(DIMM)上的時鐘信號緩沖區進行緩沖。每一個DRAM芯片都通過具有q條數據線的單獨的數據總線(DQ)連接到母板。每一個DRAM芯片的數據總線一般都包括4至16位。
圖2表示如圖1所示的雙列存儲器模塊(DIMM)沿著直線A-A’截取的截面圖。為了增大存儲能力，DIMM具有安裝在印刷電路板(PCB)兩側的DRAM芯片。在DIMM模塊的頂側有DRAM芯片、而在DIMM模塊的底側也有DRAM芯片。因此，圖2所示的DRAM雙列存儲器模塊包括兩個存儲器隊列或存儲器層次，亦即，存儲器隊列0和存儲器隊列1。
為了增大雙列存儲器模塊(DIMM)的存儲能力還已經研制了堆疊式DRAM芯片。
圖3表示堆疊式DRAM芯片，具有存儲器上管芯和存儲器下管芯，從而在堆疊式DRAM芯片內提供兩個存儲器隊列。兩個存儲器管芯封裝在基片上的一個芯片內。堆疊式DRAM芯片通過焊球等焊盤連接到印刷電路板。具有圖3所示的堆疊式DRAM芯片的雙列存儲器模塊在印刷電路板的兩側具有四個存儲器隊列，亦即，在頂側兩個存儲器隊列和在底側兩個存儲器隊列。
在當前計算機中，具有兩個存儲器隊列的雙列存儲器模塊是允許的。當存儲器系統內存儲器隊列的數量遞增到四個存儲器隊列或甚至八個存儲器隊列時，如圖1所示，DQ總線和CA總線上負載增大。對于CA總線，負載的增大并不激烈，因為與數據總線對比，命令和地址總線(CA)運行在半速下，而命令和地址緩沖區再驅動由母板上的處理器施加在雙列存儲器模塊上的地址和命令信號。但是，大雙列存儲器模塊上的存儲器隊列會引起由母板上的控制器驅動的DQ數據總線的負載增大。DQ總線上的數據速率非常高，特別是當運行在DDR2數據速率下時。因而，連接到每一個DQ數據總線上的負載的增大會惡化數據信號，還使得數據差錯無法排除。因此，在連接到芯片的DQ總線DRAM芯片內，存儲器隊列的數目M有一個限度。由于限制在DRAM芯片內允許的存儲器隊列數量，雙列存儲器的存儲能力也受到限制。

發明內容
因此，本發明的目的是提供一種用于雙列存儲器模塊的堆疊式DRAM存儲器芯片，對于預定的工作頻率，它允許增大雙列存儲器模塊上的存儲器隊列數目。
所述目的是通過本發明的堆疊式DRAM存儲器芯片達到的。
本發明提供一種用于雙列存儲器模塊(DIMM)的堆疊式DRAM存儲器芯片，它具有(a)預定數目(M)的堆疊式DRAM存儲器管芯；(b)其中每一個DRAM存儲器管芯都可以通過相應的存儲器隊列信號(r)選擇；(c)其中每一個DRAM存儲器管芯都包括存儲單元陣列；(d)其中由地址線構成的公用的內部地址總線是為尋址存儲單元而設置的并連接到所有M個堆疊式DRAM存儲器管芯；(e)其中由內部數據線構成的M個內部數據總線是為把數據寫入所述堆疊式DRAM存儲器管芯的存儲單元和從所述存儲單元讀出數據而設置的；其中(f)設置集成再驅動裝置，所述集成再驅動裝置包括
(f1)為驅動施加在所述DRAM存儲器芯片的地址焊盤上的外部地址信號而設置的用于所有內部地址線的緩沖區；和(f2)多路器/多路分離器，它把選定的DRAM存儲器管芯的內部數據線切換到所述DRAM存儲器芯片的數據焊盤。
在推薦的存儲器芯片上，所述再驅動裝置還包括存儲器隊列解碼器，所述存儲器隊列解碼器用于響應施加在DRAM存儲器芯片的控制焊盤上的外部選擇信號而產生內部存儲器隊列信號。
其優點是，通過把存儲器隊列解碼器集成在DRAM存儲器芯片內，使必須通過命令和地址緩沖區向每一個DRAM芯片提供的選擇信號的數量減少。因而，在雙列存儲器模塊上選擇信號線的數量減少，使得印刷電路板的尺寸減小，線路的路徑選擇復雜性降低。
在另一個實施例中，所述存儲器隊列解碼器控制所述多路器/多路分離器。
在另一個實施例中，所述多路器/多路分離器包括用于緩沖通過所述切換的數據線發送的數據信號的緩沖區。
在按照本發明的堆疊式DRAM存儲器芯片的推薦的實施例中，通過公用的內部時鐘信號來為全部DRAM存儲器管芯計時。
在按照本發明的堆疊式DRAM芯片的推薦的實施例中，所述再驅動裝置還包括緩沖區，所述緩沖區用于驅動施加在DRAM存儲器芯片的時鐘焊盤上以便產生內部時鐘信號的外部時鐘信號。
在按照本發明的堆疊式DRAM存儲器芯片的推薦的實施例中，DRAM管芯的堆疊和所述再驅動裝置集成在所述DRAM存儲器芯片上。
在按照本發明的DRAM存儲器芯片的推薦的實施例中，所述再驅動裝置通過所述DRAM存儲器芯片的電源焊盤提供電源。
本發明還提供一種雙列存儲器模塊，它包括多個堆疊式DRAM存儲器芯片，其中每一個堆疊式DRAM存儲器芯片具有(a)預定數目(M)的堆疊式DRAM存儲器管芯；(b)其中每一個DRAM存儲器管芯都可以通過相應的存儲器隊列信號(r)選擇；(c)其中每一個DRAM存儲器管芯都包括存儲單元陣列；(d)其中由地址線構成的公用的內部地址總線是為尋址存儲單元而設置的并連接到所有M個堆疊式DRAM存儲器管芯；(e)其中由內部數據線構成的M個內部數據總線是為把數據寫入所述堆疊式DRAM存儲器管芯的存儲單元和從所述存儲單元讀出數據而設置的；(f)其中在堆疊式DRAM存儲器管芯的下面設置再驅動裝置，其中所述再驅動裝置包括(f1)為驅動施加在所述DRAM存儲器芯片的地址焊盤上的外部地址信號而設置的用于所有內部地址線的緩沖區；和(f2)多路器/多路分離器，它把選定的DRAM存儲器管芯的內部數據線切換到所述DRAM存儲器芯片的數據焊盤。
在推薦的實施例中，雙列存儲器模塊包括命令和地址緩沖區芯片，用于緩沖從主印刷電路板接收的命令和地址信號。
在按照本發明的雙列存儲器模塊的推薦的實施例中，所述命令和地址緩沖區通過命令和地址總線連接到安裝在所述雙列存儲器模塊的印刷電路板上的全部堆疊式DRAM存儲器芯片上。


圖1表示按照上述先有技術的雙列存儲器模塊(DIMM)。
圖2是如圖1所示的按照先有技術的所述雙列存儲器模塊的截面圖。
圖3表示按照先有技術的堆疊式DRAM芯片的截面。
圖4表示按照本發明的堆疊式DRAM芯片的推薦實施例的截面圖。
圖5表示按照本發明的包括堆疊式DRAM芯片的雙列存儲器模塊的頂視圖。
具體實施例方式
參見圖4，它表示安裝在雙列存儲器模塊3的印刷電路板(PCB)2上的堆疊式DRAM存儲器芯片1的截面。在所示實施例中，圖4所示的堆疊式DRAM芯片1包括四個堆疊式DRAM存儲器管芯4-0、4-1、4-2、4-3。每一個存儲器管芯4-i都可以通過相應的存儲器隊列信號r-i選擇。DRAM存儲器管芯4-i包括存儲單元陣列，可以通過地址線對所述存儲單元陣列選址。公用內部地址總線5包括預定數目的內部地址線5-i，用于尋址存儲器管芯4-i的存儲器單元。作為例子，圖4示出通過地址線5-i連接到所有存儲器管芯4-i的地址焊盤A0。內部地址總線的所有地址線都并聯到堆疊式DRAM芯片1的所有4個DRAM存儲器管芯。如圖4所示，存儲器管芯4-i由通過內部時鐘線6施加在全部存儲器管芯的時鐘信號CLK計時。每一個存儲器管芯4-i都通過相應的內部數據總線7-i連接到DQ多路器/多路分離器8A。每一個內部數據總線7-i都包括預定數目的數據線，用于把相應的存儲器管芯4-i連接到DQ多路器/多路分離器8A。每一個DQ數據總線7-i包括4至16條位線。所述內部數據總線DQ總線7-i是為了把數據寫入堆疊式DRAM存儲器管芯4-i的存儲單元和從存儲單元讀出數據而設置的。
圖4中所示的按照本發明的堆疊式DRAM芯片1包括在堆疊式DRAM存儲器管芯4-i下面的再驅動裝置8。再驅動裝置8包括DQ多路器/多路分離器裝置8A和緩沖區8B，用于為驅動施加在DRAM存儲器芯片1的地址焊盤9-i的外部地址信號設置的全部內部地址線5-i。在所述推薦實施例中，如圖4所示，再驅動裝置8還包括緩沖區8C，用于驅動借助于時鐘信號焊盤施加在DRAM芯片1上的時鐘信號CLK。在全部實施例中，再驅動裝置8都包括多路器/多路分離器8A，它把選定的DRAM存儲器管芯的內部數據線或數據總線7-i切換到DRAM存儲器芯片1的數據焊盤11。焊盤9、10、11是通過焊球或引腳形成的。在推薦的實施例中，每個DRAM芯片1的DQ線的數目q或者是4或者是8。
在推薦實施例中，如圖4所示，再驅動裝置8還包括存儲器隊列解碼器8D，用于響應施加在DRAM存儲器芯片1的控制焊盤12-0、12-1上的外部選擇信號Si，產生內部存儲器隊列選擇信號r-i。在所示的實施例中，存儲器隊列解碼器8D接收兩個外部選擇信號S0、S1并對它們進行解碼，以便產生四個存儲器隊列信號ri，它們通過控制線13-i施加在存儲器管芯4-i上。
在圖4的推薦實施例中，存儲器隊列解碼器8D集成在堆疊式DRAM1的再驅動裝置8內。在替代的實施例中，解碼器8D集成在雙列存儲器模塊3的中央命令和地址緩沖區。存儲器隊列解碼器8D集成在再驅動裝置8內的優點是，雙列存儲器模塊3上的選擇信號和選擇線的數量可以減到最少。在圖4的推薦實施例中，存儲器隊列解碼器8D通過內部控制線14控制DQ多路器/多路分離器8A。在推薦的實施例中，多路器/多路分離器8A包括緩沖區，用于驅動通過切換數據線發送的數據信號。多路器/多路分離器8A響應寫允許(WE)控制信號而從多路切換方式(讀方式)切換到多路分離方式(寫方式)。
DRAM存儲器管芯4-i的堆疊和再驅動裝置8集成在DRAM存儲器芯片1內。為了增大每個雙列存儲器模塊3的存儲密度，所述各存儲器管芯集成在FBGA(細間距網格焊球陣列)內。在堆疊式DRAM芯片1內設置再驅動裝置8(它可以集成在FBGA封裝中)允許增大存儲器管芯4-i的數量，而不增大命令和地址緩沖區15的負載，而更重要的是不增大主板上的處理器的負載。這允許用于操作雙列存儲器模塊3的高得多的工作頻率。在推薦實施例中，如圖所示，再驅動裝置8設置在堆疊式DRAM芯片1的底側所述存儲器管芯堆疊的下面。
圖5表示雙列存儲器模塊3，它包括預定的數目N的如圖4所示的堆疊式DRAM芯片1。DRAMs的數目N一般為9或18，取決于存儲器隊列的數目M。每一個堆疊式DRAM芯片1都包括M個堆疊式DRAM存儲器管芯。堆疊式DRAM存儲器管芯的數目M可以是1、2、4、8、16...個DRAM存儲器管芯。雙列存儲器模塊3還包括至少一個中央命令和地址緩沖區15，它位于雙列存儲器模塊3的印刷電路板2的中間。命令和地址緩沖區15通過命令和地址總線16連接到雙列存儲器模塊3上的全部DRAM存儲器芯片1。命令和地址緩沖區15通過命令和地址線17從主印刷電路板接收命令和地址信號，并通過命令和地址總線16驅動器它們到全部DRAM芯片1。命令和地址緩沖區15還通過選擇控制總線18接收選擇信號，并通過選擇信號總線19驅動器它們到全部DRAM芯片1。通過選擇總線19施加在DRAM芯片1的選擇信號，選擇DRAM芯片和DRAM芯片1內的存儲器管芯4-i。
若本機的存儲器隊列解碼器8D集成在每一個堆疊式DRAM存儲器芯片1的再驅動裝置8內，則選擇信號總線19的總線寬度S由下式給出2s＝N+M其中N是雙列存儲器模塊3上DRAM芯片的數量，而M是每一個DRAM芯片1內堆疊式存儲器管芯或隊列的數量。
在其中存儲器隊列解碼器8D集成在命令和地址緩沖區15中而不在DRAM芯片1內的實施例中，選擇控制總線19的總線寬度S由下式給出S＝1dN+M在這兩個實施例中，把用于通過選擇線18將雙列存儲器模塊3連接到母板的焊盤數量減到最少。
按照本發明的雙列存儲器模塊3，如圖5所示，還包括至少一個焊盤20，后者通過時鐘線21連接到時鐘信號緩沖區22。從母板接收的外部時鐘信號是通過時鐘信號緩沖區21緩沖的，并通過內部時鐘線23施加在全部DRAM存儲器芯片1。每一個DRAM芯片1都包括再驅動裝置8，后者帶有緩沖區8C，用于緩沖所接收的內部時鐘信號。
采用按照本發明的堆疊式DRAM存儲器芯片1，可以以非常高的存儲密度達到多隊列雙列存儲器模塊3，而不增大母板上處理器的負載。因此，包括按照本發明的堆疊式DRAM存儲器芯片1的雙列存儲器模塊3允許較高的處理器工作頻率。存儲器管芯的堆疊提供單位板面積空前的存儲密度，并同時提供所得雙列存儲器部件的優異的電氣特性。按照本發明的雙列存儲器模塊3與用于現有的雙列存儲器的插槽充分兼容。因為同樣的互連技術用于堆疊式存儲器管芯4-1上，所以這些管芯具有類似的電氣參數。在推薦的實施例中，DRAM存儲器芯片1按照芯片技術集成在BOC板的細間距網格焊球陣列封裝(FPBC)。
權利要求
1.一種用于雙列存儲器模塊(DIMM)的堆疊式DRAM存儲器芯片，所述堆疊式DRAM存儲器芯片具有(a)預定數目(M)的堆疊式DRAM存儲器管芯；(b)其中每一個DRAM存儲器管芯都可以通過相應的存儲器隊列信號(r)選擇；(c)其中每一個DRAM存儲器管芯都包括存儲單元陣列；(d)其中由地址線構成的公用的內部地址總線是為尋址存儲單元而設置的并連接到所有M個堆疊式DRAM存儲器管芯；(e)其中由內部數據線構成的M個內部數據總線是為把數據寫入所述堆疊式DRAM存儲器管芯的存儲單元和從所述存儲單元讀出數據而設置的；其中(f)設置集成再驅動裝置，所述集成再驅動裝置包括(f1)為驅動施加在所述DRAM存儲器芯片的地址焊盤的外部地址信號而設置的用于所有內部地址線的緩沖區；以及(f2)多路器/多路分離器，它把選定的DRAM存儲器管芯的內部數據線切換到所述DRAM存儲器芯片的數據焊盤。
2.如權利要求1所述的堆疊式DRAM存儲器芯片，其中所述再驅動裝置還包括存儲器隊列解碼器，用于響應施加在所述DRAM存儲器芯片的控制焊盤的外部選擇信號而產生所述內部存儲器隊列信號。
3.如權利要求2所述的堆疊式DRAM存儲器芯片，其中所述存儲器隊列解碼器控制所述多路器/多路分離器。
4.如權利要求1所述的堆疊式DRAM存儲器芯片，其中所述多路器/多路分離器響應寫允許控制信號而在多路切換方式和多路分離方式之間切換。
5.如權利要求1所述的堆疊式DRAM存儲器芯片，其中所述多路器/多路分離器包括緩沖區，用于驅動通過所述切換的數據線發送的數據信號。
6.如權利要求1所述的堆疊式DRAM存儲器芯片，其中全部DRAM存儲器管芯利用公用的內部時鐘信號計時。
7.如權利要求6所述的堆疊式DRAM存儲器芯片，其中所述再驅動裝置還包括緩沖區，用于驅動施加在所述DRAM存儲器芯片的時鐘焊盤上的外部時鐘信號，以便產生所述內部時鐘信號。
8.如權利要求1所述的堆疊式DRAM存儲器芯片，其中所述堆疊式DRAM存儲器管芯和所述再驅動裝置集成在DRAM存儲器芯片內。
9.如權利要求1所述的堆疊式DRAM存儲器芯片，其中通過所述DRAM存儲器芯片的電源焊盤向所述再驅動裝置供電。
10.一種包括多個堆疊式DRAM存儲器芯片的雙列存儲器模塊(DIMM)，其中每一個堆疊式DRAM存儲器芯片具有(a)預定數目(M)的堆疊式DRAM存儲器管芯；(b)其中每一個DRAM存儲器管芯都可以通過相應的存儲器隊列信號(r)選擇；(c)其中每一個DRAM存儲器管芯都包括存儲單元陣列；(d)其中由地址線構成的公用的內部地址總線是為尋址存儲單元而設置的并連接到所有M個堆疊式DRAM存儲器管芯；(e)其中由內部數據線構成的M個內部數據總線是為把數據寫入所述堆疊式DRAM存儲器管芯的存儲單元和從所述存儲單元讀出數據而設置的；(f)其中設置集成再驅動裝置，所述集成再驅動裝置包括(f1)為驅動施加在所述DRAM存儲器芯片的地址焊盤的外部地址信號而設置的用于所有內部地址線的緩沖區；以及(f2)多路器/多路分離器，它把選定的DRAM存儲器管芯的內部數據線切換到所述DRAM存儲器芯片的數據焊盤。
11.如權利要求10所述的雙列存儲器模塊(DIMM)，其中所述雙列存儲器模塊還包括命令和地址緩沖區芯片，用于緩沖從主印刷電路板接收的命令和地址信號。
12.如權利要求11所述的雙列存儲器模塊，其中所述命令和地址緩沖區通過命令和地址總線連接到安裝在所述雙列存儲器模塊的印刷電路板上的全部堆疊式DRAM存儲器芯片。
全文摘要
雙列存儲器模塊(DIMM)的DRAM存儲器芯片具有(a)預定數目(M)的堆疊式DRAM存儲器管芯；(b)每個DRAM存儲器管芯可通過相應的存儲器隊列信號(r)選擇；(c)每個DRAM存儲器管芯包括存儲單元陣列；(d)由地址線構成的公用內部地址總線是為尋址存儲單元設置的并連接到全部M個堆疊式DRAM存儲器管芯；(e)由內部數據線構成的M個內部數據總線是為把數據寫入堆疊式存儲器管芯的存儲單元和從其中讀出數據而設置的；(f)設置集成再驅動裝置，它包括(f1)為驅動施加在DRAM存儲器芯片的地址焊盤的外部地址信號而設置的用于所有內部地址線的緩沖區；和(f2)多路器/多路分離器，它把選定的DRAM存儲器管芯的內部數據線切換到DRAM存儲器芯片的數據焊盤。
文檔編號H01L21/8242GK1832165SQ200510137059
公開日2006年9月13日 申請日期2005年12月12日 優先權日2004年12月10日
發明者S·拉古拉姆 申請人:因芬尼昂技術股份公司