專利名稱：具有電阻率測量圖案的閃存器件及其形成方法
技術領域：
本專利涉及閃存器件及其形成方法，更具體地，涉及具有用于測量自對準浮置柵極(SAFG)方案中的浮置柵極的電阻率的電阻率測量圖案(resistivity measurement pattern)的閃存器件及其形成方法。
背景技術：
閃存器件是通過利用具有編程和擦除特性的EPROM和具有電編程和擦除特性的EEPROM制造的器件。閃存器件利用一個晶體管實現一位存儲狀態并進行電編程和擦除操作。
閃存器件通常具有這樣的結構，其中隧道氧化物膜、浮置柵極、電介質膜和控制柵極形成在硅襯底上。閃存器件中，通過向控制柵極和硅襯底施加適當電壓而將電子注入浮置柵極或從浮置柵極取出電子來存儲數據。
閃存器件中，為了分析浮置柵極的擊穿電壓特性、電壓系數特性和薄膜電阻特性，電阻率測量圖案形成在周圍區域。
圖1是背景技術中具有電阻率測量圖案的閃存器件的橫截面圖。
參照圖1，電阻率測量接觸16不直接連接到電阻率測量浮置柵極12，而是通過電阻率測量浮置柵極12上的鎢膜15和控制柵極多晶硅膜14間接連接到電阻率測量浮置柵極12。
附圖標記10表示半導體襯底，11表示隔離膜，13表示氧化物-氮化物-氧化物(ONO)電介質膜。
為了測量浮置柵極的電阻率，構造通過下面的電阻率測量浮置柵極12而電連接的兩個電阻率測量接觸16。該情況中，電阻測量器件的兩個端子連接到兩個電阻率測量接觸16來測量電阻率。
鎢膜15和控制柵極多晶硅膜14設置在電阻率測量接觸16與電阻率測量浮置柵極12之間。測量的電阻率值(Rs)包括電阻率測量接觸16的接觸電阻值(Rc)、電阻率測量浮置柵極12的唯一電阻值(unique resistance value)(Rpoly1)、以及寄生界面(parasitic interface)中的電阻值即鎢膜15與控制柵極多晶硅膜14之間的界面(①)和控制柵極多晶硅膜14與電阻率測量浮置柵極12之間的界面(②)中的電阻值。所測量的電阻率值產生嚴重的變化。如上所述變化嚴重的原因在于寄生界面中電阻值的影響。
同時，電阻率測量浮置柵極12必須位于隔離膜11上。如果電阻率測量浮置柵極12位于有源區上，則隧道氧化物膜的特性由于等離子體損傷而衰退，這使得難以評估準確的器件特性。如果產生錯誤的接觸蝕刻，還存在有源區會被連接的可能性。
在閃存器件中，設計標準下降到70nm或更小，與光刻設備的覆蓋精度(overlay accuracy)相比實際要求的精度變低。因此，已經采用SAFG方案，其中浮置柵極以自對準方式形成在已經形成在襯底中的隔離溝槽(trench)中。
在SAFG方案中，浮置柵極自動形成在有源區上。因此，不可能在隔離膜上形成浮置柵極。這使得電阻率測量不可能。
發明內容
通過最小化對寄生界面電阻的影響，具有能夠測量電阻率的電阻率測量圖案的閃存器件可具有穩定化的值。還描述了形成這樣的閃存器件的方法。
該閃存器件的結構使得能夠在SAFG方案中測量浮置柵極的電阻率。
一種具有電阻率測量圖案的閃存器件，可包括隔離膜，其形成在半導體襯底中且定義有源區；電阻率測量浮置柵極，其以溝槽結構填埋在所述隔離膜中；控制柵極圖案，其形成在所述電阻率測量浮置柵極的預定區域上；電介質膜，其置于所述電阻率測量浮置柵極與所述控制柵極圖案之間；以及電阻率測量接觸，其在所述控制柵極圖案兩側連接到所述電阻率測量浮置柵極且與所述控制柵極圖案絕緣。
所述控制柵極圖案可具有用于控制柵極的多晶硅膜與鎢膜的堆疊膜。
所述閃存器件還可具有層間絕緣膜，其將所述電阻率測量接觸與所述控制柵極圖案絕緣且形成在所述半導體襯底的整個表面上。
所述閃存器件還可具有至少一個或更多虛設多晶硅膜，其填埋在未以溝槽結構形成電阻率測量浮置柵極的所述隔離膜中。
所述虛設多晶硅膜可形成為使得所述電阻率測量浮置柵極和所述虛設多晶硅膜以均勻密度分布在所述隔離膜的整個表面上。
所述閃存器件還可包括浮置柵極，其形成在所述有源區的半導體襯底上且在隔離膜中自對準；隧道氧化物膜，其在所述浮置柵極與所述半導體襯底之間；以及控制柵極，其形成在所述浮置柵極上，其中所述電介質膜延伸至所述有源區且置于所述控制柵極與所述浮置柵極之間。
一種形成具有電阻率測量圖案的閃存器件的方法，可包括在其上堆疊有遮蔽氧化物膜和襯墊氮化物膜的半導體襯底中形成第一溝槽，且在所述第一溝槽中形成隔離膜從而定義有源區；在所述隔離膜中形成第二溝槽；去除所述襯墊氮化物膜和所述遮蔽氧化物膜從而暴露所述有源區的半導體襯底；在所述有源區的半導體襯底上形成隧道氧化物膜；在所述隧道氧化物膜上形成浮置柵極且在所述第二溝槽中形成電阻率測量浮置柵極；在整個表面上形成電介質膜；在所述電阻率測量浮置柵極的預定區域上形成控制柵極圖案，且在所述浮置柵極上形成控制柵極；在整個表面上形成層間絕緣膜；以及在所述控制柵極圖案的兩側形成電阻率測量接觸，其穿過所述層間絕緣膜連接到所述電阻率測量浮置柵極。
當形成所述第二溝槽時，至少一個或更多虛設溝槽可形成在未形成第二溝槽處的所述隔離膜中。當形成所述浮置柵極和所述電阻率測量浮置柵極時，所述虛設多晶硅膜可形成在所述虛設溝槽中。
該方法還可包括在所述電介質膜形成之前進行預清潔工藝。
所述隧道氧化物膜形成之后，可沉積多晶硅膜。然后可對所述多晶硅膜進行拋光工藝使得所述隔離膜被暴露，在所述襯墊氮化物膜被去除的部分處形成所述浮置柵極且還在所述第二溝槽內形成電阻率測量浮置柵極。
形成所述電介質膜之后，用于控制柵極的多晶硅膜與鎢膜可順序堆疊在所述電介質膜上。所述鎢膜和用于所述控制柵極的所述多晶硅膜然后可被選擇性去除，使得它們保留在所述浮置柵極上以及所述電阻率測量浮置柵極的預定區域上，由此形成所述控制柵極和所述控制柵極圖案。
具有第一和第二層間絕緣膜的堆疊膜的所述層間絕緣膜可通過如下步驟形成形成所述控制柵極和所述控制柵極圖案之后，在整個結構上形成所述第一層間絕緣膜；平坦化所述第一層間絕緣膜使得所述控制柵極和所述控制柵極圖案被暴露；以及在整個結構上形成所述第二層間絕緣膜。
圖1是背景技術中的具有電阻率測量圖案的閃存器件的橫截面圖；圖2是根據此處描述的實施例的具有電阻率測量圖案的閃存器件的橫截面圖；圖3A至圖3C是閃存器件的橫截面圖，用于說明制造具有電阻率測量圖案的閃存器件的方法；以及圖4是用于比較利用背景技術的電阻率測量圖案和根據本發明的電阻率測量圖案所測量的電阻值的曲線圖。
具體實施例方式
圖2是具有電阻率測量圖案的閃存器件的橫截面圖。
參照圖2，溝槽結構的電阻率測量浮置柵極26填埋在其中形成有隔離膜23的半導體襯底20中。為了測量浮置柵極的電阻率，連接到外部的兩個電阻率測量接觸30直接連接到電阻率測量多晶硅膜26。
隔離膜23形成在溝槽結構的半導體襯底20中從而定義有源區。浮置柵極26a自對準在隔離膜23中且還形成在有源區的半導體襯底20上，其間具有隧道氧化物膜25，從而形成SAFG結構。
浮置柵極26a和電阻率測量浮置柵極26是由多晶硅膜形成的相同層。
另外，控制柵極33a形成在浮置柵極26a上。控制柵極圖案33在兩個電阻率測量接觸30之間形成在電阻率測量浮置柵極26之上。ONO結構的電介質膜27形成在浮置柵極26a與控制柵極33a之間以及電阻率測量浮置柵極26與控制柵極圖案33之間。在該情況下，控制柵極33a和控制柵極圖案33的每個具有控制柵極多晶硅膜28和鎢膜29的堆疊膜。
在本實施例中，已經說明僅電阻率測量浮置柵極26形成在隔離膜23中。為了使隔離膜23內多晶硅膜的密度均勻，可以形成除電阻率測量浮置柵極26之外的額外虛設(dummy)多晶硅膜。
這里描述的所構造的閃存器件具有自對準浮置柵極結構。另外，因為電阻率測量浮置柵極可以形成在隔離膜上，所以可以測量浮置柵極的電阻率。
另外，由于電阻率測量接觸直接連接到電阻率測量多晶硅膜，所以可以防止其中電阻率測量值的變化由于寄生界面(parasitic interface)而增加的現象。
將參照圖3A至3C描述形成具有電阻率測量圖案的閃存器件的方法。
圖3A至3C是橫截面圖，用于示出制造具有電阻率測量圖案的閃存器件的方法。
參照圖3A，遮蔽氧化物膜(screen oxide film)21和襯墊氮化物膜(padnitride film)22順序形成在半導體襯底20上。
然后襯墊氮化物膜22和遮蔽氧化物膜21通過光刻工藝被選擇性去除。通過遮蔽氧化物膜21的去除而暴露的半導體襯底20被蝕刻預定深度從而形成用于隔離的第一溝槽。
然后在整個表面上沉積高密度等離子體(HDP)氧化物膜使得第一溝槽被完全填埋。在整個表面上實施拋光工藝使得襯墊氮化物膜22被暴露，在第一溝槽中形成隔離膜23。從而，定義有源區。
拋光工藝可采用回蝕工藝和化學機械拋光(CMP)工藝中的一種。
然后，光致抗蝕劑PR涂覆在整個表面上。光致抗蝕劑PR通過曝光和顯影工藝被構圖從而暴露隔離膜23的預定區域。利用圖案化的光致抗蝕劑PR作為掩模將隔離膜23蝕刻至預定深度，由此形成第二溝槽24。
然后，光致抗蝕劑PR被去除。如圖3B所示，襯墊氮化物膜22和遮蔽氧化物膜21被去除從而暴露有源區的半導體襯底20。
然后，隧道氧化物膜25形成在暴露的有源區的半導體襯底20上。然后多晶硅膜沉積在整個表面上。對整個表面實施拋光工藝從而在襯墊氮化物膜22被去除的部分形成浮置柵極26a，且還在第二溝槽24中形成電阻率測量浮置柵極26。
為了防止在形成電介質膜之前進行的預清潔(pre-cleaning)工藝中隔離膜23過度損失，與電阻率測量浮置柵極26絕緣的虛設多晶硅膜可形成在隔離膜23中。
換言之，當形成第二溝槽24時，虛設溝槽額外形成在隔離膜23中。當形成浮置柵極26a和電阻率測量浮置柵極26時，多晶硅膜被填埋在虛設溝槽中從而形成虛設多晶硅膜。
虛設多晶硅膜可具有一數量和大小，使得電阻率測量浮置柵極26和虛設多晶硅膜能夠均勻地分布在隔離膜23的整個表面上。
然后，使用氧化物膜蝕刻劑例如HF或BOE進實施預清潔工藝。此時，由氧化物膜形成的隔離膜23由于侵蝕受到損失。電阻率測量浮置柵極26和虛設多晶硅膜能夠防止隔離膜23的過度損失。
然后，如圖3C所示，ONO結構的電介質膜27沉積在整個表面上。控制柵極多晶硅膜28和鎢膜29順序形成在電介質膜27上。
鎢膜29和控制柵極多晶硅膜28通過光刻工藝被選擇性去除，從而它們保留在浮置柵極26a上以及電阻率測量浮置柵極26的預定區域上，在浮置柵極26a上形成控制柵極33a，且還在電阻率測量浮置柵極26的預定區域上形成控制柵極圖案33。
另外，第一層間絕緣膜31形成在整個表面上。對第一層間絕緣膜31實施拋光工藝從而暴露鎢膜29。拋光工藝可利用回蝕工藝或CMP工藝。
在電阻率測量浮置柵極或虛設多晶硅膜未形成在隔離膜內的情況下，隔離膜在形成電介質膜之前進行的預清潔工藝中損失。由于這點，在有源區與其中形成隔離膜的隔離區之間產生臺階(step)。如果利用鎢膜作為目標(target)對第一層間絕緣膜實施拋光工藝，則有源區比隔離區受到更多侵蝕(attact)。因此，由于形成在有源區中的鎢膜被過度蝕刻，會引起問題。
為了基本上防止形成在有源區中的鎢膜29在第一層間絕緣膜31的拋光工藝中被過度蝕刻，電阻率測量浮置柵極26和虛設多晶硅膜可形成在隔離膜23中。
然后，第二層間絕緣膜32形成在整個表面上。第二和第一層間絕緣膜32、31以及電介質膜27被選擇性蝕刻從而形成兩個接觸孔，在控制柵極圖案33的兩側的電阻率測量浮置柵極26通過所述接觸孔被暴露。接觸孔被填埋以導電材料從而形成電阻率測量接觸30。
由此完成具有電阻率測量圖案的閃存器件的制造。
圖4是曲線圖，用于比較利用背景技術的電阻率測量圖案和根據本發明的電阻率測量圖案所測量的電阻值。圖4中，A和B表示利用背景技術中的電阻率測量圖案所測得的電阻率值，C和D表示利用本發明的電阻率測量圖案所測得的電阻率值。
從圖4可以看出，利用背景技術中的電阻率測量圖案所測得的電阻率值具有寬的變化幅度，而利用本發明的電阻率測量圖案所測得的電阻率值具有窄的變化幅度且因而具有穩定的值。
根據一個或更多這里描述的實施例的閃存器件可具有如下優點。
用于測量浮置柵極的電阻率的接觸直接連接到電阻率測量浮置柵極。因此，由寄生界面導致的電阻率測量值的變化可被減小，因而可測得穩定的電阻率值。
在SAFG方案中電阻率測量浮置柵極可形成在隔離膜上。因此，即使在SAFG方案中也可測量浮置柵極的電阻率。
通過虛設多晶硅膜的形成，可使隔離膜中多晶硅膜的密度均勻。因此，能夠防止在形成電介質膜之前進行的預清潔工藝中隔離膜被過度蝕刻。可以防止有源區與隔離區之間臺階的產生。因此，可以防止形成在有源區上的控制柵極在層間絕緣膜的拋光工藝中被侵蝕的問題。
盡管已經參照各種實施例進行了上述說明，但應理解，在不偏離權利要求所定義的本發明的精神和范圍的情況下，本領域技術人員可做出各種變化和修改。
權利要求
1.一種具有電阻率測量圖案的閃存器件，包括隔離膜，其形成在半導體襯底中且定義有源區；電阻率測量浮置柵極，其以溝槽結構填埋在所述隔離膜中；控制柵極圖案，其形成在所述電阻率測量浮置柵極的預定區域上；電介質膜，其置于所述電阻率測量浮置柵極與所述控制柵極圖案之間；以及電阻率測量接觸，其在所述控制柵極圖案的兩側連接到所述電阻率測量浮置柵極且與所述控制柵極圖案絕緣。
2.如權利要求1所述的閃存器件，其中所述控制柵極圖案具有用于控制柵極的多晶硅膜與鎢膜的堆疊膜。
3.如權利要求1所述的閃存器件，還包括層間絕緣膜，其將所述電阻率測量接觸與所述控制柵極圖案絕緣且形成在所述半導體襯底的整個表面上。
4.如權利要求1所述的閃存器件，還包括至少一個或更多虛設多晶硅膜，其填埋在未以溝槽結構形成所述電阻率測量浮置柵極的所述隔離膜中。
5.如權利要求4所述的閃存器件，其中所述虛設多晶硅膜形成為使得所述電阻率測量浮置柵極和所述虛設多晶硅膜以均勻密度分布在所述隔離膜的整個表面上。
6.如權利要求1所述的閃存器件，還包括浮置柵極，其形成在所述有源區的半導體襯底上且自對準在隔離膜中；隧道氧化物膜，其在所述浮置柵極與所述半導體襯底之間；以及控制柵極，其形成在所述浮置柵極上，其中所述電介質膜延伸至所述有源區且置于所述控制柵極與所述浮置柵極之間。
7.一種形成具有電阻率測量圖案的閃存器件的方法，該方法包括在其上堆疊有遮蔽氧化物膜和襯墊氮化物膜的半導體襯底中形成第一溝槽，且在所述第一溝槽中形成隔離膜從而定義有源區；在所述隔離膜中形成第二溝槽；去除所述襯墊氮化物膜和所述遮蔽氧化物膜從而暴露所述有源區的半導體襯底；在所述有源區的半導體襯底上形成隧道氧化物膜，在所述隧道氧化物膜上形成浮置柵極，且在所述第二溝槽中形成電阻率測量浮置柵極；在整個表面上形成電介質膜；在所述電阻率測量浮置柵極的預定區域上形成控制柵極圖案，且在所述浮置柵極上形成控制柵極；在整個表面上形成層間絕緣膜；以及在所述控制柵極圖案的兩側形成電阻率測量接觸，其穿過所述層間絕緣膜連接到所述電阻率測量浮置柵極。
8.如權利要求7所述的方法，其中當形成所述第二溝槽時，至少一個或更多虛設溝槽形成在未形成第二溝槽處的所述隔離膜中，且當形成所述浮置柵極和所述電阻率測量浮置柵極時，所述虛設多晶硅膜形成在所述虛設溝槽中。
9.如權利要求7所述的方法，還包括在所述電介質膜形成之前進行預清潔工藝。
10.如權利要求7所述的方法，其中在所述隧道氧化物膜形成之后，沉積多晶硅膜，且對所述多晶硅膜實施拋光工藝使得所述隔離膜被暴露，在所述襯墊氮化物膜被去除的部分處形成所述浮置柵極且在所述第二溝槽內形成電阻率測量浮置柵極。
11.如權利要求7所述的方法，其中在形成所述電介質膜之后，用于控制柵極的多晶硅膜和鎢膜順序堆疊在所述電介質膜上，且所述鎢膜和用于所述控制柵極的所述多晶硅膜被選擇性去除使得它們保留在所述浮置柵極上和所述電阻率測量浮置柵極的預定區域上，由此形成所述控制柵極和所述控制柵極圖案。
12.如權利要求7所述的方法，其中具有第一和第二層間絕緣膜的堆疊膜的所述層間絕緣膜通過如下步驟形成在形成所述控制柵極和所述控制柵極圖案之后，在整個結構上形成所述第一層間絕緣膜；平坦化所述第一層間絕緣膜使得所述控制柵極和所述控制柵極圖案被暴露；以及在整個結構上形成所述第二層間絕緣膜。
全文摘要
本發明提供具有電阻率測量圖案的閃存器件及其制造方法。溝槽形成在自對準浮置柵極(SAFG)方案中的隔離膜內。該溝槽被填埋從而形成電阻率測量浮置柵極。這允許即使在SAFG方案中也可測量浮置柵極的電阻率。用于電阻率測量的接觸直接連接到電阻率測量浮置柵極。因此，由寄生界面導致的電阻率測量值的變化可被減小。
文檔編號H01L21/336GK1909234SQ20051013622
公開日2007年2月7日 申請日期2005年12月23日 優先權日2005年8月3日
發明者梁基洪, 樸相昱 申請人:海力士半導體有限公司