半導體元件及形成半導體元件的方法

專利名稱：半導體元件及形成半導體元件的方法
技術領域：
本發明有關于一種晶體管的制程，特別有關于降低PMOS半導體元件中源極或漏極區域雜質的擴散。
背景技術：
隨著晶體管尺寸的縮小，需要較淺的源極或漏極接面來維持短溝道。源極或漏極接面的尺寸縮小，使源極或漏極的片電阻提高及多晶硅柵極空乏增加，進而降低驅動電流。
為了降低多晶硅柵極空乏效應及源極或柵極電阻，最好能夠提高源極或漏極區域的摻雜濃度。然而隨著摻雜濃度的增加，源極或漏極區域的擴散行為也隨之增加，產生明顯的短溝道效應。
傳統上控制摻雜物擴散的方法是降低退火制程，例如快速退火制程(rapid thermal anneal，RTA)的退火溫度，但是降低溫度會使源極或漏極區域內雜質的活性受影響，而造成不良的驅動電流。
也有其他用來降低擴散以及維持摻雜輪廓的方法，美國專利5885861揭露一種用來限制P型或N型雜質擴散的方法。如圖1所示，柵極電極6形成在基板2上。將P型雜質及N型雜質分別摻雜于PMOS元件及NMOS元件的柵極電極6與輕摻雜源極或漏極區域8。箭頭10代表摻雜制程。就N型元件而言，共摻雜氮及氟于柵極電極6與輕摻雜區域8，就P型元件而言，共摻雜氮及碳于柵極電極6與輕摻雜區域8。其中氮、碳及氟具有延遲摻雜物擴散的功能。因此在后續的退火制程中能有效控制摻雜物的擴散，使得輕摻雜區域8具有較高的濃度及限制摻雜區范圍。
為了達到更好的效果，N型雜質的擴散也必須受限制。美國專利案號2004/0102013揭露一種限制NMOS元件中深源極或漏極區域16內磷摻雜輪廓的方法，如圖2所示。在基板20上形成柵極電極12后，以N型摻雜物，例如砷，進行摻雜以形成輕摻雜區域14，接著形成間隙壁11。箭頭22代表摻雜制程，以磷進行摻雜形成深源極或漏極區域16。此外，也將氟及碳摻雜至相同區域。氟及碳的摻雜可降低磷的擴散，并改善驅動電流而降低短溝道效應。
然而這些方法并非針對PMOS元件中源極或漏極區域內雜質的擴散。雖然美國專利5885861中揭露碳可用來延遲PMOS元件中輕摻雜區域內P型摻雜物的擴散，但其中并未提在PMOS元件中形成源極或漏極區時，摻雜物種類以及摻雜條件(例如劑量、摻雜能量或劑量比例)的影響。值得注意的是，擴散延遲材料的種類及摻雜條件需最佳化，以產生擴散延遲的功效，若不改變而直接將NMOS元件的摻雜條件用于PMOS元件將無法得到擴散延遲的效果。
對于非常微小的元件，例如以65nm或更高階制程制造的元件，源極或漏極的擴散會影響溝道區域，在如此微小的尺寸下，源極或漏極區域的雜質可能會擴散至輕摻雜區域，甚至會擴散至溝道區域。由于擴散使源極或漏極區域的摻雜濃度下降，會增加其片電阻。因此需要一種降低PMOS元件中摻雜區的擴散并改善短溝道效應的方法。

發明內容
有鑒于此，本發明提供一種PMOS晶體管及其形成方法，可降低自源極或漏極區域的擴散。
為達成上述目的，本發明提供一種PMOS晶體管，包括一源極或漏極區域，摻雜P型雜質以及至少一擴散延遲材料。該PMOS晶體管更包括一柵極介電層，位于一半導體基底內的一溝道上；一柵極電極，位于該柵極介電層之上；一輕摻雜源極或漏極區域，大抵對齊該柵極電極的邊緣，其中該輕摻雜區域包括P型雜質。該擴散延遲材料較佳包括碳、氟、氮或上述材料的組合。柵極電極的摻雜物較佳與源極或漏極區域中的摻雜物相同。
為達上述目的，本發明提供一種降低擴散的方法，包括形成一摻雜P型雜質及一擴散延遲材料的源極或漏極區域。上述方法更包括在一半導體基板內的溝道上形成一柵極介電層；在該柵極介電層上形成一柵極電極；以該柵極電極作為掩膜，摻雜一額外的P型雜質以形成一輕摻雜區域；以及沿著柵極電極的側壁形成一間隙壁。其中該P型雜質及該擴散延遲材料可同時或依序摻雜。
本發明是這樣實現的本發明提供一種半導體元件，所述半導體元件包括一半導體基底；一柵極介電層，位于該半導體基底內的一溝道上；一柵極電極，位于該柵極介電層之上；一輕摻雜源極或漏極區域，大抵對齊該柵極電極的邊緣，其中該輕摻雜區域包括P型雜質；一柵極間隙壁，位于該柵極電極的側邊；一源極或漏極區域，位于在該半導體基底中，且大抵對齊該柵極間隙壁的邊緣，其中該源極或漏極區域包括P型雜質；以及一擴散延遲區域，包括一擴散延遲材料，大抵對齊該柵極間隙壁的邊緣。
本發明所述的半導體元件，該擴散延遲材料包括碳、氟、氮或上述材料的組合。
本發明所述的半導體元件，該擴散延遲區域大抵與該源極或漏極區域重疊。
本發明所述的半導體元件，該擴散延遲該區域大抵較該源極或漏極區域深。
本發明所述的半導體元件，該P型雜質包括B、BF2或上述材料的組合。
本發明所述的半導體元件，該源極或漏極區域中P型雜質的濃度大于約1015/cm3。
本發明所述的半導體元件，該柵極電極包括擴散延遲材料及P型雜質。
本發明所述的半導體元件，該擴散延遲材料具有一第一濃度，而該P型雜質具有一第二濃度，且該第一與該第二濃度的比率約介于0.1至10。
本發明提供一種形成半導體元件的方法，所述形成半導體元件的方法包括提供一半導體基底；在該半導體基底內的一溝道上形成一柵極介電層；在該柵極介電層之上形成一柵極電極；在該半導體基底中形成一輕摻雜源極或漏極區域，大抵對齊該柵極電極的邊緣，其中該輕摻雜源極或漏極區域包括P型雜質；在該柵極電極的側邊形成一柵極間隙壁；在該半導體基底中形成一源極或漏極區域，大抵對齊該柵極間隙壁的邊緣，其中該源極或漏極區域包括P型雜質；以及在該半導體基底中形成一擴散延遲區域，包括一擴散延遲材料，大抵對齊該柵極間隙壁的邊緣。
本發明所述的形成半導體元件的方法，該擴散延遲材料包括碳、氟、氮或上述材料的組合。
本發明所述的形成半導體元件的方法，該擴散延遲區域大抵與該源極或漏極區域重疊。
本發明所述的形成半導體元件的方法，該擴散延遲該區域大抵較該源極或漏極區域深。
本發明所述的形成半導體元件的方法，該P型雜質包括B、BF2或上述材料的組合。
本發明所述的形成半導體元件的方法，該源極或漏極區域中P型雜質的濃度大于約1015/cm3。
本發明所述的形成半導體元件的方法，該擴散延遲材料具有一第一濃度，而該P型雜質具有一第二濃度，且該第一與該第二濃度的比率約介于0.1至10。
由于擴散延遲材料減少了源極或漏極區域的擴散，因此源極或漏極區域的片電阻降低，可形成較陡峭的接面以及改善短溝道效應。


圖1為現有形成晶體管的方法，其中氮及氟用來降低P型雜質的擴散，而氮及碳則用來降低N型雜質的擴散；圖2為現有利用共摻雜碳或氟與磷來制造NMOS晶體管的方法；圖3至圖7為本發明PMOS晶體管制程剖面圖；圖8為本發明摻雜濃度隨深度的變化。
具體實施例方式
為了讓本發明的上述和其他目的、特征和優點能更明顯易懂，下文特舉一較佳實施例，并配合所附圖示，作詳細說明如下圖3顯示在基板40上形成柵極介電層44及柵極電極46，基板40較佳為硅、鍺化硅、鍺化硅上的應變硅、硅覆絕緣層(SOI)、鍺化硅覆絕緣層(SGOI)或鍺覆絕緣層(GOI)。柵極介電層44較佳為高介電常數材料。柵極電極層46較佳為多晶硅、金屬或金屬硅化物，形成在柵極介電層44之上。
視情況而定，可針對柵極電極46及露出的基板40進行預非晶化注入制程(pre-amorphization implantation，PAI)，以降低摻雜物溝道效應(dopant channeling effect)，并提升摻雜物的活性，在一較佳實施例中，可注入鍺或/及氙。預非晶化注入制程(PAI)可預防后續摻雜的雜質在晶格結構間產生溝道，以及預防摻雜超過預期的深度。經過PAI后，至少部分柵極電極46的頂部及基板40露出的部分轉變形成非晶態。
圖4顯示源極或漏極的輕摻雜區(LDD)52的形成。輕摻雜區52是利用P型雜質，例如B、BF2，注入所形成。箭頭50代表注入制程，較佳為垂直注入。也可視需要進行輕摻雜區中摻雜物的活化制程。
圖5顯示間隙壁54形成在柵極介電層44及柵極電極46的側壁。根據現有技術，間隙壁54較佳的形成方法為，在所有區域上形成一坦覆性的介電層，接著進行非等向性蝕刻制程，移除介電層水平部分，即形成間隙壁54。
圖6顯示源極或漏極區域60及擴散延遲區域62的形成。為了明確標示兩區域，而以不同的圖案顯示，實際上，兩者可為單一區域或為可分辨的兩區域。箭頭56表示注入擴散延遲材料與P型雜質，以形成源極或漏極區域，并利用間隙壁54作為注入時的掩膜。其中P型雜質，例如B或/與BF2，的摻雜濃度較佳約大于1015/cm3，最佳約介于1015/cm3至1017/cm3。
圖6也顯示了注入擴散延遲材料形成的擴散延遲區域62，其中擴散延遲雜質較佳為碳、氟、氮或上述材料的組合。值得注意的是，擴散延遲區域62較佳自基板40的表面延伸至基板40內。因此擴散延遲區域包括源極或漏極區域60以及延伸至源極或漏極區域60下的部分。擴散延遲區域62的摻雜劑量約介于1014/cm3至1016/cm3。其摻雜深度D1部分取決于注入時的能量，其注入能量約介于1KeV至50KeV，可形成深度約5nm至100nm。此外，P型雜質與擴散延遲材料的比率較佳約0.1至10。
源極或漏極區域60較佳與擴散延遲區域62重疊。為了獲得最佳的效果，擴散延遲區域62較佳大抵圍住源極或漏極區域60，雖然源極或漏極區域60也可圍住擴散延遲區域62。較佳在沿著源極或漏極區域60的邊界具有高濃度的擴散延遲材料，特別是在底部邊界。擴散延遲材料的深度D1可利用注入時的能量進行調整。在一較佳實施例中，可依序形成源極或漏極區域60以及擴散延遲區域62，且制程順序顛倒并不影響最后元件的特性。在其他實施例中，源極或漏極區域60與擴散延遲區域62也可同時形成。
當形成源極或漏極區域60以及擴散延遲區域62時，較佳在柵極電極46中摻雜相同的雜質。然而柵極電極也可在注入步驟中以掩膜遮蔽。通過摻雜P型雜質及擴散延遲材料不只增加摻物濃度以及降低空乏效應，也可減少雜質擴散進入柵極電極46與柵極介電層44，因此改善元件的可靠度。
接著活化上述注入的摻雜物。可利用傳統的加熱制程，例如加熱爐退火、快速退火制程(RTA)、激光退火或快閃退火(flashanneal)。在活化過程中，源極或漏極區域60及柵極電極46中的摻雜物會產生些微擴散，但隨著共摻雜的擴散延遲材料注入于擴散路徑上，則擴散現象趨緩，使得源極或漏極區域60具有較高的雜質濃度，因此具有較高電流驅動力。特別是可借此減少摻雜物擴散入溝道，以改善短溝道效應。
圖7顯示形成硅化物70、接觸蝕刻停止層(CESL)72、層間介電層(ILD)74、接觸插塞76以及金屬線78后的結構。為了形成硅化物70，先在元件上形成鈷、鎳、鉺、鉬或鉑的薄金屬層，接著將元件退火，以在上述沉積的金屬層與下方露出的硅區域間形成硅化物，之后移除剩余的金屬層。其中較佳以毯覆性地沉積接觸蝕刻停止層(CESL)72，用來提供下層元件應力以加強載流子移動能力，并保護下層結構避免后續蝕刻層間介電層74時受到傷害。接著在接觸蝕刻停止層(CESL)上沉積層間介電層74，并圖案化形成接觸開口。之后形成接觸插塞76及金屬線78。由于上述制程為現有技術，因此不重復描述。
圖8顯示本發明較佳實施例擴散延遲的效果，其中硼的濃度為摻雜深度的函數。曲線82代表經過預非晶化注入及共摻雜硼及碳的第一元件。曲線84代表的經過硼注入的第二元件。其中曲線82的坡度較曲線84陡峭。由曲線84可得知，第二元件的接面深度約404埃。由于擴散延遲的效果，第一元件的接面深度低于第二元件約256埃。由于接面深度的關系，第一元件的片電阻也低于第二元件。因此，圖8中硼濃度的分布圖證明了擴散延遲材料的效果。
更進一步的實驗結果顯示注入硼或/與BF2以及共摻雜氟或碳明顯的降低了元件的片電阻。
本發明的較佳實施例是利用共摻雜碳、氟或氮明顯改善了PMOS元件的特性。本發明較佳實施力具有許多優點，第一，較少的擴散以提高摻雜區的濃度，因此片電阻降低。第二，較陡峭的濃度分布曲線代表較少的雜質擴散入柵極介電層，因此元件具有較佳的柵極氧化層完整性，以及較佳的臨界電壓控制。第三，擴散延遲效果能維持柵極電極與源極或漏極區域中摻雜物的高濃度，因此飽和電流增加。
雖然本發明已通過較佳實施例說明如上，但該較佳實施例并非用以限定本發明。本領域的技術人員，在不脫離本發明的精神和范圍內，應有能力對該較佳實施例做出各種更改和補充，因此本發明的保護范圍以權利要求書的范圍為準。
附圖中符號的簡單說明如下基板1柵極電極6箭頭10輕摻雜區域8基板20柵極電極12
箭頭22深源極或漏極區域16基板40柵極介電層44柵極電極46注入制程50輕摻雜區域52間隙壁54注入制程56擴散延遲區域62源極或漏極區域60硅化物70接觸蝕刻停止層72層間介電層74接觸插塞76金屬線78曲線82、8權利要求
1.一種半導體元件，其特征在于，所述半導體元件包括一半導體基底；一柵極介電層，位于該半導體基底內的一溝道上；一柵極電極，位于該柵極介電層之上；一輕摻雜源極或漏極區域，對齊該柵極電極的邊緣，其中該輕摻雜區域包括P型雜質；一柵極間隙壁，位于該柵極電極的側邊；一源極或漏極區域，位于在該半導體基底中，且對齊該柵極間隙壁的邊緣，其中該源極或漏極區域包括P型雜質；以及一擴散延遲區域，包括一擴散延遲材料，對齊該柵極間隙壁的邊緣。
2.根據權利要求1所述的半導體元件，其特征在于，該擴散延遲材料包括碳、氟、氮或上述材料的組合。
3.根據權利要求1所述的半導體元件，其特征在于，該擴散延遲區域與該源極或漏極區域重疊。
4.根據權利要求1所述的半導體元件，其特征在于，該擴散延遲該區域較該源極或漏極區域深。
5.根據權利要求1所述的半導體元件，其特征在于，該P型雜質包括B、BF2或上述材料的組合。
6.根據權利要求5所述的半導體元件，其特征在于，該源極或漏極區域中P型雜質的濃度大于1015/cm3。
7.根據權利要求1所述的半導體元件，其特征在于，該柵極電極包括擴散延遲材料及P型雜質。
8.根據權利要求1所述的半導體元件，其特征在于，該擴散延遲材料具有一第一濃度，而該P型雜質具有一第二濃度，且該第一與該第二濃度的比率介于0.1至10。
9.一種形成半導體元件的方法，其特征在于，所述形成半導體元件的方法包括提供一半導體基底；在該半導體基底內的一溝道上形成一柵極介電層；在該柵極介電層之上形成一柵極電極；在該半導體基底中形成一輕摻雜源極或漏極區域，對齊該柵極電極的邊緣，其中該輕摻雜源極或漏極區域包括P型雜質；在該柵極電極的側邊形成一柵極間隙壁；在該半導體基底中形成一源極或漏極區域，對齊該柵極間隙壁的邊緣，其中該源極或漏極區域包括P型雜質；以及在該半導體基底中形成一擴散延遲區域，包括一擴散延遲材料，對齊該柵極間隙壁的邊緣。
10.根據權利要求9所述的形成半導體元件的方法，其特征在于，該擴散延遲材料包括碳、氟、氮或上述材料的組合。
11.根據權利要求9所述的形成半導體元件的方法，其特征在于，該擴散延遲區域與該源極或漏極區域重疊。
12.根據權利要求9所述的形成半導體元件的方法，其特征在于，該擴散延遲該區域較該源極或漏極區域深。
13.根據權利要求9所述的形成半導體元件的方法，其特征在于，該P型雜質包括B、BF2或上述材料的組合。
14.根據權利要求13所述的形成半導體元件的方法，其特征在于，該源極或漏極區域中P型雜質的濃度大于1015/cm3。
15.根據權利要求9所述的形成半導體元件的方法，其特征在于，該擴散延遲材料具有一第一濃度，而該P型雜質具有一第二濃度，且該第一與該第二濃度的比率介于0.1至10。
全文摘要
本發明提供一種半導體元件及形成半導體元件的方法，具體涉及一種具有降低源極或漏極區域中摻雜物擴散的PMOS晶體管及其形成方法。PMOS晶體管包括摻雜P型雜質及擴散延遲材料的源極或漏極區域。PMOS晶體管更包括一柵極介電層，位于半導體基板的溝道上、一柵極電極，位于柵極介電層之上以及一輕摻雜源極或漏極區域對齊柵極電極的邊緣。其中擴散延遲材料較佳包括碳、氟、氮或上述材料的組合。本發明由于擴散延遲材料減少了源極或漏極區域的擴散，因此源極或漏極區域的片電阻降低，可形成較陡峭的接面以及改善短溝道效應。
文檔編號H01L21/336GK1885557SQ200510132490
公開日2006年12月27日 申請日期2005年12月26日 優先權日2005年6月21日
發明者陳建豪, 聶俊峰, 李資良, 陳世昌 申請人:臺灣積體電路制造股份有限公司