具低電壓觸發雙極性晶體管的靜電放電防護單元的制作方法

專利名稱：具低電壓觸發雙極性晶體管的靜電放電防護單元的制作方法
技術領域：
本發明涉及一種靜電放電(Electrostatic Discharge，ESD)防護單元，特別是一種可以提高低電壓觸發雙極性晶體管(LVTBJT)的靜電放電觸發速度，進而提升其靜電放電(ESD)效能的靜電放電防護單元。
背景技術：
眾所周知，全方位的靜電放電(ESD)防護設計經常是被視為集成電路(IC)的可靠度衡量方法之一，因為即使是很小量的靜電放電ESD亦能對集成電路造成重大損害。例如，在集成電路的運輸過程中，集成電路容易受到各種外部靜電放電的意外攻擊，像是人體模式(HBM)或機器模式(MM)的靜電放電電流。一般集成電路的每一輸入/輸出針腳(I/O Pin)必須要能承受超過±2000V的HBM靜電放電電壓及超過200V的MM靜電放電電壓。因此，必須在該集成電路的每輸出入腳墊(I/O Pad)周圍設置一種靜電放電防護電路。目前的半導體電路如互補式氧化金屬半導體(CMOS)都在其芯片內部配置有靜電放電防護電路，但需使用大量的二極管或金屬氧化層場效晶體管(MOSFET)，占用了大量的空間；其次，為了克服二極管的反向擊穿偏壓和MOSFET的高保持電壓(holdingvoltage)，反而會導致靜電放電防護功能的失效。
圖1至圖3即介紹三種現有靜電放電(ESD)防護電路。
請參閱圖1，其顯示了第一種現有靜電放電(ESD)防護裝置1，其包括兩個二極管61、62，分別連接在一輸出/入端103和一高電壓源端VDD之間，以及該輸出/入端103和一低電壓源端VSS之間。當有一正向的靜電放電發生于該高電壓源端VDD和輸入/輸出端103之間時，該二極管61被觸發，從而使該正向的靜電放電電流流至該高電壓源端VDD而不會流向該內部電路104。同樣地當一負向的靜電放電發生于該低電壓源端VSS和輸出/入端103之間時，該二極管62會被觸發，從而使該負向靜電放電電流流向該低電壓源端VSS，而不會流向該內部電路104。
請參閱圖2，其顯示了第二種現有靜電放電(ESD)防護裝置2，其包括一個P型MOSFET(金屬氧化層場效晶體管)63和一個N型MOSFET 64，其工作原理類似于前述ESD防護裝置1，即當有正向或負向的靜電放電電流產生時，該P型或N型MOSFET 63、64會被導通，以防護其內部電路104不受靜電放電的損害。
通常來說，集成電路的輸入信號的最高和最低電壓的層級是介于該高電壓源(VDD)和低電壓源(VSS)之間，但是隨著CMOS制程技術的進步，以不同制程制作的集成電路已能在不同的電壓下工作。例如以0.5μmCMOS制程制造的集成電路，其高電壓源端(VDD)的電壓約為5V，但以0.18μm CMOS制程制造的集成電路，其高電壓源端(VDD)的電壓卻為1.8V。而在一塊電路板上，可能同時存在數種各具不同用途的集成電路，且每個集成電路的輸入輸出信號端互相電性連接，又該每一集成電路可能分別接收到的在不同的最高及最低電壓之間工作的輸出入(I/O)信號。例如一個高電壓源端VDD為1.8V或3.3V的集成電路可能接收到另外一個集成電路的5V的輸出電壓，這會導致輸入信號的電壓高于此高電壓源端VDD的電壓。同樣地，某些情況下，會造成輸入信號小于該集成電路的低電壓源端VSS的電壓；其次，在一些用于通訊網路的集成電路中，可能會有輸入信號的電壓大于VDD或小于VSS的情況發生。前述現有ESD防護裝置無法適用于一種集成電路的輸入信號是大于VDD或小于VSS的情況，因為會導致漏電流發生。
請參閱圖3，其顯示了第三種現有靜電放電(ESD)防護裝置，該防護裝置適用于一種其輸入信號小于低電壓源端VSS的集成電路中。該裝置包括PNP雙極結型晶體管(BJT)67、可控硅整流器66和PMOS晶體管65。雖然該裝置可以為集成電路提供輸入電壓小于低電壓源端VSS時的ESD防護，但因其N阱區(NW)661是被浮接，用以阻止P基底662與N阱區661之間連接所構成的寄生二極管的正向偏壓，該正向偏壓會使可控硅整流器66被不經意地觸發，但此種設計會引起電路的閉鎖。
美國專利申請第10/383,643號(公開號2004/0085691)即揭示了一種低電壓觸發雙極性晶體管(LVTBJT)，其利用一浮接區如“N+”，僅對其內部電路提供靜電放電防護，以防止輸入電壓高于高電壓源VDD或低于低電壓源VSS，但該“N+”浮接區上并未施以任何外加觸發信號。該第10/383,643號專利所揭露的內容部份亦為本發明所引用。因該低電壓觸發雙極性晶體管(LVTBJT)的閾值電壓(Threshold Voltage)較高，易導致該低電壓觸發雙極性晶體管(LVTBJT)的導通速度過慢，此時如果ESD電流不能及時從該低電壓觸發雙極性晶體管(LVTBJT)釋放到接地端，該內部電路依然會被ESD電壓損害。另外，該低電壓觸發雙極性晶體管(IVTBJT)的高導通電壓亦可能使其自身溫度升高而燒壞，從而喪失靜電放電(ESD)防護功能。
此外，現有靜電放電防護電路都放置在輸入/輸出端(I/O Pad)和低(接地)電壓源端VSS之間，以及該輸入/輸出端(I/O Pad)和高電壓源端VDD之間。然而，VSS端和VDD端之間亦需要一電源箝制電路以持續防護其內部電路，避免遭受ESD攻擊。
目前已有各種電源箝制電路被廣泛應用于各類IC中，這些電源箝制電路包括一承載電流的主要組件和控制電路，當靜電放電發生時，該控制電路使該主要組件導通，但正常情況下該主要組件不導通。在CMOS IC中，最先采用前述主要導通組件的是NMOS晶體管、PMOS晶體管、以及可控硅整流器(SCR)。如美國專利第5,287,241號揭示了一種采用PMOS箝制電路的ESD線路以及美國專利第6,011,681號揭示了一種SC R箝制電路以上各主要導通組件均有其優缺點，像是NMOS晶體管比起PMOS晶體管具有較高的傳導率，但其本身容易被ESD損壞；PMOS晶體管的性能雖然比NMOS晶體管穩定，但其每單位傳導面積的傳導率少于NMOS晶體管的一半。該可控硅整流器(SCR)具有較高的傳導率且穩定，但很難被精確地控制。美國專利第5,530,612號揭示一種用途如箝制電路的二極管，其構成一寄生PNP晶體管，以分隔各電源總線(Isolated power buses)。前述箝制電路需要的是一種相對簡單、使用空間小、且穩定可靠的控制電路，并且只有在靜電放電出現時才會觸發該主要組件的導通，但大部份的靜電放電控制電路是在靜電放電產生的瞬間，即觸發該主要組件。當VDD端到VSS端之間的電壓迅速增加超過一特定比率且該增加值超過一特定值時，該控制電路會切換該主要組件進入導通狀態。在一些案例中，當VDD端到VSS端之間的電壓超出一特定值時，其箝制電路就會變得很輕易被導通。美國專利第5,311,391揭示了一種改良的控制電路，雖可減少ESD在正常情況下被觸發的可能性，但卻同時占用了更大的空間，反而使控制電路變得復雜。

發明內容本發明之主要目的在于提供一種靜電放電(ESD)防護單元，其利用一RC檢測電路降低一低電壓觸發雙極性晶體管(LVTBJT)的閾值電壓，促使集成電路中屬于輸入/輸出(I/O)電路的該LVTBJT晶體管在靜電放電發生時能更有效率地被觸發，以增強靜電放電的防護效能并減少占用的空間。
為達到上述發明目的，依據本發明的靜電放電(ESD)防護單元包括一RC檢測電路，運用在一I/O墊(Pad)到一高電壓源端(VDD)和一低電壓源端(VSS)的靜電放電(ESD)路徑上。該RC檢測電路包括一第一靜電放電檢測電路分別連接至該I/O墊和一N觸發型低電壓觸發雙極性晶體管(N-trigger LVTBJT)，該N觸發型低電壓觸發雙極性晶體管(N-triggerLVTBJT)包括連接到VDD墊的射極、連接到該I/O墊的集極、以及連接到該第一靜電放電檢測電路的輸出端的N觸發端；以及一第二靜電放電檢測電路分別連接至該I/O墊和一P觸發型低電壓觸發雙極性晶體管(P-trigger LVTBJT)，且該P觸發型低電壓觸發雙極性晶體管(P-triggerLVTBJT)包括連接到該I/O墊的射極、連接到該VSS端的集極、以及連接到該第二靜電放電檢測電路的輸出端的P觸發端(P-trigger node)。其中該N觸發型低電壓觸發雙極性晶體管(N-trigger LVTBJT)在正常狀態下是關閉的，而當在該I/O墊與VDD端之間具有一靜電時，一具高電壓輸出信號從該第一靜電放電檢測電路輸入到該N觸發型低電壓觸發雙極性晶體管(N-trigger LVTBJT)的N觸發端(N-trigger node)，使該N觸發型LVTBJT被觸發并導通。該P觸發型低電壓觸發雙極性晶體管(P-trigger LVTBJT)在正常狀態下是關閉的，而當在該I/O墊與VSS端之間具有一靜電時，一低電壓輸出信號從該第二靜電放電檢測電路輸入到該P觸發型低電壓觸發雙極性晶體管(P-trigger LVTBJT)的P觸發端(P-trigger node)，使該P觸發型低電壓觸發雙極性晶體管(P-trigger LVTBJT)被觸發并導通。
前述靜電放電防護單元于I/O墊和N觸發型低電壓觸發雙極性晶體管(N-trigger LVTBJT)的集極之間進一步設有隔離組件，該隔離組件為復數個二極管，其正極連接到該N觸發型低電壓觸發雙極性晶體管(N-triggerLVTBJT)的集極，負極連接到I/O墊。
所述靜電放電防護單元的第一及第二靜電放電檢測電路分別包括一RC延時電路和由該RC延時電路控制的NMOS/PMOS晶體管。

圖1至圖3分別為三種現有靜電放電防護電路的電路示意圖。
圖4A及圖4B為應用于本發明的靜電放電防護單元中的一N觸發型LVTBJT的示意圖。
圖5為依據本發明第一較佳實施例的一靜電放電防護單元的電路示意圖，其具有一RC檢測電路。
圖6為依據本發明第二較佳實施例的一靜電放電防護單元的電路示意圖，其具有一RC檢測電路。
圖7為依據本發明第三較佳實施例的一靜電放電防護單元的的電路示意圖，其具有一電源檢測電路。
圖8為依據本發明第四較佳實施例的一靜電放電防護單元的電路示意圖，其具有一電源檢測電路。
圖9為依據本發明第五較佳實施例的一靜電放電防護單元的電路示意圖，其具有一電源檢測電路。
圖10為依據本發明第六較佳實施例的一靜電放電防護單元的電路示意圖，其具有一電源檢測電路。
圖11為依據本發明第七較佳實施例的一靜電放電防護單元的電路示意圖，其具有一電源檢測電路。
圖12為依據本發明第八較佳實施例的一靜電放電防護單元的電路示意圖，其具有一電源檢測電路。
圖13為依據本發明第九較佳實施例的一靜電放電防護單元的電路示意圖，其具有一電源檢測電路。
圖14為依據本發明第十較佳實施例的一靜電放電防護單元的電路示意圖，其具有一電源檢測電路。
具體實施方式請參閱圖4A及圖4B，其顯示一種N觸發型低電壓觸發雙極性晶體管(N-trigger LVTBJT)，該晶體管應用于本發明的靜電放電防護單元的較佳實施例中。其中路徑“S”代表當一外部觸發信號施加于一“N+”觸發端(即一N型高摻雜區域)時，靜電放電(ESD)電流會從該低電壓觸發雙極性晶體管的射極流至集極的放電方向，用以加快該N觸發型低電壓觸發雙極性晶體管(N-trigger LVTBJT)的NP間的接口區域“A”的擊穿速度。有關非外部信號觸發的低電壓觸發雙極性晶體管(LVTBJT)的靜電放電防護電路的設計可以參閱美國專利公開第2004/0085691號。
圖4A及圖4B顯示的該N觸發型低電壓觸發雙極性晶體管(N-triggerLVTBJT)7包括P型基底(P-substrate)71、N阱區(N well)72位于該P型基底71中、P型高摻雜區域731和732位于該P型基底71中、P型高摻雜區域74位于N阱區72中、鄰近N阱區72的N型高摻雜區域751和752、以及各隔離層76。各隔離層76將上述摻雜區域731、732、74、751和752之間彼此分隔，如同形成一種具較低擊穿電壓(breakdown voltage)的PNP雙極結型晶體管(BJT)。當其PN或NP接合面擊穿時，會在其射極與集極之間形成一放電通道，其中該射極由該P型高摻雜區域74形成，其基極由該N阱區72及該N型高摻雜區域751、752構成，集極由該P型基底71和該P型高摻雜區域731、732構成，以及該N型高摻雜區域751、752形成一N觸發端(N-trigger node)。
可了解的是，該P型高摻雜區域731、732作為一電性連接P型基底71到其它組件或接收輸入電壓的接觸區域。相反的，該P型高摻雜區域74將P型高摻雜區域731、732與其它組件電性隔絕。因此，當沒有靜電放電(ESD)脈沖時，只有其PN或NP接合面被施以正向偏壓，以消除泄漏電流(Leakage Current)。其次，因為該區域74具有P型高摻雜，故其PN接合面“C”具有較低的擊穿電壓；而該N阱區72和該P型基底是低摻雜，所以NP接合面“A”具有相對較高的擊穿電壓。雖然該接合面“A”不利于形成一靜電放電路徑，但該N型高摻雜區域751、752彌補了上述缺點。由于該高摻雜區域751、752的存在，使得該接合面“B”具有較低的擊穿電壓，因此當有靜電放電脈沖施加于I/O墊時，該接合面“B”將比接合面“A”更早擊穿。當有一觸發信號(如一具較高能階的電流)施于該高摻雜區域751、752時，會使該高摻雜區域751、752的電壓瞬間高于該P型高摻雜區域731、732的電壓，從而增加此接合面“A”的擊穿速度。
有關P觸發型或其它類型的低電壓觸發雙極性晶體管(LVTBJT)結構則與前述N觸發型低電壓觸發雙極性晶體管(N-trigger LVTBJT)7的結構相類似，如美國專利公開第2004/0085691號揭示的非外部觸發型的低電壓觸發雙極性晶體管(LVTBJT)，但因缺少外部觸發信號的作用，所以其接合面比起本發明的N觸發型低電壓觸發雙極性晶體管(N-trigger LVTBJT)7具有更高的閾值電壓，較難及時擊穿。
請參閱圖5，為依據本發明第一較佳實施例的一靜電放電防護單元5，其具有兩個靜電放電檢測電路，每一檢測電路分別包括一RC延時電路2及3，以及一柵極耦合電路41及42。該RC延時電路2及3用于辨別正常工作狀態以及靜電放電的狀態。該柵極耦合電路41及42正如PMOS和NMOS晶體管，分別由該RC延時電路2及3控制，并在靜電放電狀態中時，產生對應的觸發信號至兩個不同的低電壓觸發雙極性晶體管(LVTBJT)裝置11及12，以加速該低電壓觸發雙極性晶體管(LVTBJT)裝置11及12的導通。
如圖5所示，在該靜電放電防護單元5的上半部電路中，該NMOS晶體管41的漏極412連接到該低電壓觸發雙極性晶體管(LVTBJT)11的N觸發端111，而該NMOS晶體管41的柵極411經由該RC延時電路3連接到該高電壓源端VDD 101和該接地端VSS 102，且該NMOS晶體管41的源極413連接到一I/O墊103，該I/O墊103提供電子信號至一內部電路104。前述該RC延時電路3包括一電容32和一電阻31，且該電容32可采用各類型電容中的一種，如PMOS型電容、NMOS型電容、金屬絕緣體金屬電容(Metal-Insulator-Metal，MIM)或變容二極管(Varator)或其組合的其中一種等。
該低電壓觸發雙極性晶體管(LVTBJT)11的一射極113連接到該高電壓源端(VDD)101，而其集極112經由一個二極管114連接到該I/O墊103。因該集極(P型基底)112連接到該接地端(VSS)102且向低電壓偏壓，以致該二極管114的作用如同將該集極112和該I/O墊103加以隔絶。在正常情況下，該二極管114可確保該N觸發型該低電壓觸發雙極性晶體管(N-trigger LVTBJT)11關閉且不會有泄漏電流(Leakage Current)產生。
圖5所示的靜電放電防護單元5的下半部電路與其上半部電路相類似，顯示一PMOS晶體管42的漏極423連接到一低電壓觸發雙極性晶體管(LVTBJT)12的P觸發端121。該PMOS晶體管42的柵極421經由一電阻21連接到高電壓源端(VDD)101且經過一電容22連接到該接地端(VSS)102。該PMOS晶體管42的源極422直接連接到該I/O墊103。此外，該低電壓觸發雙極性晶體管(LVTBJT)12的射極123連接到該I/O墊103，其集極122連接到該接地端(VSS)102。
在具有高電壓源端(VDD)101和接地端(VSS)102的正常操作下，該NMOS晶體管41的輸入柵極411向低電壓VSS偏壓，所以無論該I/O墊103的輸入電壓是在高電壓VDD或低電壓VSS，該NMOS晶體管41的輸出漏極412均向該高電壓VDD偏壓。由于該NMOS晶體管41的漏極412輸出高電壓VDD，所以該低電壓觸發雙極性晶體管(LVTBJT)11的N觸發端111的電壓會保持在高電壓VDD，這樣可確保該N觸發型低電壓觸發雙極性晶體管(N-trigger LVTBJT)11在正常狀態下必處于關閉狀態。而該PMOS晶體管42的輸入柵極421向高電壓VDD偏壓，所以該PMOS晶體管42的輸出漏極423向低電壓VSS偏壓，以致該低電壓觸發雙極性晶體管(LVTBJT)12的P觸發端121會保持在低電壓VSS，確保該P觸發型低電壓觸發雙極性晶體管(P-trigger LVTBJT)12在正常狀態下必處于關閉狀態。
施加于該I/O墊103的靜電放電能量可能包括相對于高電壓源(VDD)101和接地端(VSS)102的正或負電壓，所以發生在每一CMOS集成電路的I/O墊處的靜電放電(ESD)電壓可分為下列四種模式PS模式(一相對于接地端VSS102的正電壓脈沖施加到I/O墊103)、NS模式(一相對于接地端VSS 102的負電壓脈沖施加到I/O墊103)、PD模式(一相對于高電壓端VDD 101的正電壓脈沖施加到I/O墊103)、ND模式(相對于高電壓端VDD 101的負電壓脈沖施加到I/O墊103)。
當一具PS模式的靜電放電施加到該I/O墊103時，由于該PMOS晶體管42的輸入柵極421最初與RC延時電路2浮接于零電壓，使得該PMOS晶體管42的漏極423輸出會受到I/O墊103的正靜電放電電壓作用下而導通，以致該PMOS晶體管42的輸出受到該靜電放電能量充電下產生一個觸發信號(高能階輸出)予該低電壓觸發雙極性晶體管(LVTBJT)12的P觸發端121。因為該P觸發端121的瞬間電壓高于該集極122，因此會觸發該低電壓觸發雙極性晶體管(LVTBJT)12，使該靜電放電(ESD)電流從該I/O墊103，經過該P觸發型低電壓觸發雙極性晶體管(P-trigger LVTBJT)13釋放到該接地端(VSS)102。該RC延時電路2，3的延遲時間被設計成當靜電放電發生時可確保該柵極421的輸入處于低電壓。
當一具ND模式的靜電放電施加于該I/O墊103時，由于該NMOS晶體管41的輸入柵極411最初與該RC延時電路2浮接于一高電壓，從而使該NMOS晶體管41受到該I/O墊103的負靜電放電電壓作用下導通，使該NMOS晶體管41的漏極412輸出被下拉至低電壓，以產生一觸發信號(低能階輸出)到該低電壓觸發雙極性晶體管(LVTBJT)11的該N觸發端111。因該N觸發端111的瞬間電壓會低于集極112，故該N觸發型低電壓觸發雙極性晶體管(N-trigger LVTBJT)11會被觸發，且該負靜電放電電流會從該高電壓源(VDD)101，經過該N觸發型低電壓觸發雙極性晶體管(N-trigger LVTBJT)11和二極管114，釋放到該I/O墊103。
當一具NS模式的靜電放電電壓施加到該電路時，一靜電放電電流會從該接地端VSS 102，經由該低電壓觸發雙極性晶體管(LVTBJT)12釋放到該I/O墊103。當一具PD模式的靜電放電電壓施加到該電路時，該靜電放電電流從該I/O墊103，經由該低電壓觸發雙極性晶體管(LVTBJT)11，釋放到該接地端VDD 101。
請參閱圖6，為依據本發明第二較佳實施例的一靜電放電防護單元與圖5相似，所不同的是圖6的電路包括復數個I/O墊IO1～ION103，且每個I/O墊IO1～ION103都有一N觸發型低電壓觸發雙極性晶體管(N-triggerLVTBJT)11～1n連接到一高電壓源端(VDD)101，以及一P觸發型低電壓觸發雙極性晶體管(P-trigger LVTBJT)12～1m連接到一接地端(VSS)102。每一N觸發型低電壓觸發雙極性晶體管(N-trigger LVTBJT)1n的N觸發端1n1連接到復數個NMOS晶體管4n的漏極4n2。每一P觸發型低電壓觸發雙極性晶體管(P-trigger LVTBJT)1m的P觸發端1m1連接到PMOS晶體管4m的漏極4m3，所有NMOS晶體管共享一個RC延時電路2且所有PMOS晶體管共享一個RC延時電路3，使該靜電放電防護電路能達到最小的占用空間。
請參閱圖7，為依據本發明第三較佳實施例的靜電放電防護單元，其具有一觸發電路和一P觸發型低電壓觸發雙極性晶體管(P-trigger LVTBJT)13。該觸發電路像是一電源檢測電路，包括一RC延時電路20及一反向器40，其中一高電壓源端(VDD)101經由一RC延時電路20連接至一接地端(VSS)102。該RC延時電路20更包括連接到高電壓源端(VDD)101的一電阻23和連接到接地端(VSS)102的一電容24。該RC延時電路20的輸出信號輸入到一反向器40中，該反向器40以CMOS制程制作，如包括一PMOS晶體管43和一NMOS晶體管44。該P觸發型低電壓觸發雙極性晶體管(P-trigger LVTBJT)13具有一P觸發端131連接到該反向器40的輸出端45，且該P觸發型低電壓觸發雙極性晶體管(P-trigger LVTBJT)13的一射極133連接到該高電壓源端(VDD)101，其集極132則連接到接地端(VSS)102。在正常情況下，該RC延時電路20的輸出端25向高電壓VDD偏壓，該反向器40的輸出端45則向低電壓VSS偏壓，以確保該P觸發型低電壓觸發雙極性晶體管(P-trigger LVTBJT)13必處于關閉狀態。當有一正靜電放電電壓施加予該高電壓源端(VDD)101時，該RC延時電路20的輸出端25會向低電壓偏壓，從而使該反向器40的輸出端45向高電壓偏壓，并使該P觸發型低電壓觸發雙極性晶體管(P-trigger LVTBJT)13被觸發，使得一靜電放電電流會從該高電壓源端(VDD)101，經由該P觸發型低電壓觸發雙極性晶體管(P-trigger LVTBJT)13，釋放到該接地端(VSS)102，但不會輸入到內部電路(未圖標)中。
請參閱圖8，依據本發明第四實施例的靜電放電防護單元與圖7所示的電路相似，采用了與圖7相同的組件標號。所不同的是，在第四實施例中，該靜電放電防護單元采用了復數個二極管50連接在該P觸發型低電壓觸發雙極性晶體管(P-trigger LVTBJT)13的一集極132和該接地端(VSS)102之間，這樣該二極管50能用于增加檢測電路的保持電壓(Holdingvoltage)，而其數量根據實際需要而設置。
圖9為依據本發明第五實施例的一靜電放電防護單元，為清楚起見，采用了與圖7相同的組件標號。所不同的是，該第五實施例的靜電放電防護單元采用了復數個二極管51連接在該低電壓觸發雙極性晶體管(LVTBJT)13的射極133和該高電壓源端(VDD)101之間，這樣該二極管51用于增加檢測電路的保持電壓。
圖10為依據本發明第六實施例的一靜電放電防護單元，為清楚起見，采用了與圖7相同的組件標號。所不同的是，第六實施例的靜電放電防護單元采用了復數個二極管53連接在該低電壓觸發雙極性晶體管(LVTBJT)13的集極132和該接地端(VSS)102之間，且復數個二極管52連接在該低電壓觸發雙極性晶體管(LVTBJT)13的該射極133和該高電壓源端(VDD)101之間，這樣該二極管52和53可以增加該電源檢測電路的保持電壓。
圖11為依據本發明第七實施例的一靜電放電防護單元，為清楚起見，采用與圖7相同的組件標號。所不同的是，該第七實施例中使用一N觸發型低電壓觸發雙極性晶體管(N-trigger LVTBJT)13，且一RC延時電路20和一N觸發端135之間有兩個串聯的反向器40、46。在正常情況下，該RC延時電路20的輸出端25向高電壓VDD偏壓，該第一反向器40的輸出端45向低電壓VSS偏壓，該第二個反向器46的輸出端向高電壓VDD偏壓，以此確保該N觸發型低電壓觸發雙極性晶體管(N-trigger LVTBJT)13在正常情況下會處于關閉狀態。當有一正靜電放電電壓施加至該高電壓源端(VDD)101時，該RC延時電路20的輸出端25向低電壓VSS偏壓，從而使該第一反向器40的輸出端45向高電壓VDD偏壓，且該第二反向器46的輸出端47向低電壓VSS偏壓，以此觸發該低電壓觸發雙極性晶體管(LVTBJT)13，使一靜電放電電流從該高電壓源端(VDD)101，經由該N觸發型低電壓觸發雙極性晶體管(N-trigger LVTBJT)13，釋放到該接地端(VSS)102。
圖12為依據本發明第八實施例的靜電放電防護單元，為清楚起見，采用了與圖11相同的組件標號。所不同的是，第八實施例的靜電放電防護單元具有復數個二極管55連接在該低電壓觸發雙極性晶體管(LVTBJT)13的集極132和該接地端(VSS)102之間，藉此該二極管55可用于增加該檢測電路的保持電壓。
圖13依據本發明第九實施例的一靜電放電防護單元，為清楚起見，采用了與圖11相同的組件標號。所不同的是，第九實施例的靜電放電防護單元具有復數個二極管56連接在低電壓觸發雙極性晶體管(LVTBJT)13的射極133和該高電壓源端(VDD)101之間，這樣該二極管56能用于增加該電源檢測電路的保持電壓。
圖14為依據本發明第十實施例的一靜電放電防護單元，為清楚起見，采用了與圖11相同的組件標號。所不同的是，此第十實施例的靜電放電防護單元具有復數個二極管58連接在低電壓觸發雙極性晶體管(LVTBJT)13的一集極132和該接地端(VSS)102之間，且該復數個二極管57連接在該低電壓觸發雙極性晶體管(LVTBJT)13的射極133和該高電壓源端(VDD)101之間，這樣該二極管57和58可用于增加該電源檢測電路的保持電壓。
依據本發明的靜電放電防護電路采用了一種低電壓觸發雙極性晶體管(LVTBJT)裝置設置于該I/O墊、該高電壓源端(VDD)及該接地端(VSS)之間，其中每一低電壓觸發雙極性晶體管(LVTBJT)裝置接收由該靜電放電(ESD)檢測電路或電源檢測電路發出的一觸發信號以觸發該低電壓觸發雙極性晶體管(LVTBJT)的觸發端，用以減少LVTBJT的閾值電壓，加快LVTBJT在靜電放電發生時的觸發速度。
權利要求
1.一種靜電放電防護單元，提供從一I/O墊到一高電壓端VDD或一低電壓端VSS的靜電放電路徑，其特征在于該靜電放電防護單元包括連接該I/O墊的第一、第二靜電放電檢測電路，一N觸發型低電壓觸發雙極性晶體管裝置，以及一P觸發型低電壓觸發雙極性晶體管裝置；其中該N觸發型低電壓觸發雙極性晶體管裝置包括連接該高電壓端VDD的一射極、連接到該I/O墊的一集極、以及一N觸發端連接到該第一靜電放電檢測電路的一輸出端，且該N觸發型低電壓觸發雙極性晶體管在該I/O墊與該高電壓端VDD間具有一靜電時，該第一靜電放電檢測電路輸出一高能階輸出信號至該N觸發型低電壓觸發雙極性晶體管的該N觸發端，以觸發并導通該N觸發型低電壓觸發雙極性晶體管；該P觸發型低電壓觸發雙極性晶體管裝置包括一連接該I/O墊的一射極、一連接到該低電壓端VSS的一集極、以及一P觸發端連接到該第二靜電放電檢測電路的一輸出端，且該P觸發型低電壓觸發雙極性晶體管在該I/O墊與該低電壓端VSS間具有靜電時，該第二靜電放電檢測電路輸出一低能階觸發信號至該P觸發型低電壓觸發雙極性晶體管的該P觸發端，以觸發并導通該P觸發型低電壓觸發雙極性晶體管。
2.如權利要求1所述的靜電放電防護單元，其特征在于上述的I/O墊和該N觸發型低電壓觸發雙極性晶體管的該集極之間更設布一隔離組件。
3.如權利要求1所述的靜電放電防護單元，其特征在于上述的第一靜電放電檢測電路包括一第一RC延時電路和一NMOS晶體管。
4.如權利要求3所述的靜電放電防護單元，其特征在于上述的第一RC延時電路包括連接該高電壓端VDD的一第一電容，以及連接該低電壓端VSS的一第一電阻。
5.如權利要求4所述的靜電放電防護單元，其特征在于該NMOS晶體管的一柵極通過該第一電容連接到該高電壓端VDD，并經由該第一電阻連接到該低電壓端VSS，以及該NMOS晶體管的一源極連接到該I/O墊，其一漏極連接到該低電壓觸發雙極性晶體管的該N觸發端。
6.如權利要求4所述的靜電放電防護單元，其特征在于該第一電容可以為PMOS、NMOS、MIM及Varator或其組合的其中一種，
7.如權利要求1所述的靜電放電防護單元，其特征在于該第二靜電放電檢測電路包括一第二RC延時電路和一PMOS晶體管。
8.如權利要求7所述的靜電放電防護單元，其特征在于該第二RC延時電路包括連接到該低電壓端VSS的一第二電容和連接到該高電壓端VDD的一第二電阻。
9.如權利要求8所述的靜電放電防護單元，其特征在于該PMOS晶體管的一柵極經由該第二電容連接到該低電壓端VSS，并經由該第二電阻連接到該高電壓端VDD，且該PMOS晶體管的一源極連接到該I/O墊，其一漏極連接到該P觸發型低電壓觸發雙極性晶體管的該P觸發端。
10.一種靜電放電防護單元，提供從復數個I/O墊到一高電壓端VDD或一低電壓端VSS的靜電放電路徑，其特征在于該靜電放電防護單元包括連接到該復數個I/O墊的第一、第二靜電放電檢測電路，復數個N觸發型低電壓觸發雙極性晶體管裝置，及復數個P觸發型低電壓觸發雙極性晶體管裝置；其中該第一靜電放電檢測電路具有一第一RC延時電路，連接于該高電壓端VDD和該低電壓端VSS之間，以及復數個NMOS晶體管，每一NMOS晶體管的一柵極連接到該第一RC延時電路，其一源極連接到其中一對應的I/O墊；該復數個N觸發型低電壓觸發雙極性晶體管裝置中，每一N觸發型低電壓觸發雙極性晶體管包括連接到該高電壓端VDD的一射極、連接到該I/O墊的一集極、以及一N觸發端連接該NMOS晶體管的一漏極，其中該N觸發型低電壓觸發雙極性晶體管在該I/O墊與該高電壓端VDD之間具有一靜電時，該第一靜電放電檢測電路輸出一高能階觸發信號予該N觸發型低電壓觸發雙極性晶體管的該N觸發端，以觸發并導通該N觸發型低電壓觸發雙極性晶體管；該第二靜電放電檢測電路包括一第二RC延時電路連接于該高電壓端VDD和該低電壓端VSS之間，以及復數個PMOS晶體管其中每一PMOS晶體管的一柵極連接到該第二RC延時電路，其一源極連接到其中一對應的I/O墊；以及該復數個P觸發型低電壓觸發雙極性晶體管裝置中，每一P觸發型低電壓觸發雙極性晶體管裝置包括連接到該I/O墊的一射極、連接到該低電壓端VSS的一集極、以及一P觸發端連接到該PMOS晶體管的一漏極，其中該P觸發型低電壓觸發雙極性晶體管在該I/O墊與該低電壓端VSS之間具有一靜電時，該第二靜電放電檢測電路輸出一低能階觸發信號予該P觸發型低電壓觸發雙極性晶體管的該P觸發端，以觸發并導通該P觸發型低電壓觸發雙極性晶體管。
11.一種適用于集成電路的靜電放電防護單元，其中至少部分電路包括一高電壓端VDD及一接地端VSS，其特征在于該適用于集成電路的靜電放電防護單元包括一觸發電路及一低電壓觸發雙極性晶體管；其中該觸發電路連接到該高電壓端VDD和該接地端VSS之間以偵測一電源電壓，其具有一輸出端，在該高電壓端VDD與該接地端VSS之間具有一靜電時，相對輸出一觸發信號；以及該低電壓觸發雙極性晶體管連接于該高電壓端VDD和該接地端VSS之間，其具有一觸發端連接到前述觸發電路的該輸出端，以根據該觸發信號，將一靜電放電電流從該高電壓端VDD釋放到該接地端VSS。
12.如權利要求11所述的靜電放電防護單元，其特征在.于該低電壓觸發雙極性晶體管包括的一射極，連接到該高電壓端VDD，以及一集極，連接到該接地端VSS。
13.如權利要求12所述的靜電放電防護單元，其特征在于具有至少一個二極管連接于該低電壓觸發雙極性晶體管的該集極與該接地端VSS之間。
14.如權利要求12所述的靜電放電防護單元，其特征在于具有至少一個二極管連接于該低電壓觸發雙極性晶體管的該射極與高電壓端VDD之間。
15.如權利要求12所述的靜電放電防護單元，其特征在于具有至少一個二極管連接于該低電壓觸發雙極性晶體管的該射極與該高電壓端VDD之間，以及具有至少一個二極管連接于該低電壓觸發雙極性晶體管的一P型基底與該接地端VSS之間。
16.如權利要求11所述的靜電放電防護單元，其特征在于該觸發電路為一電源檢測電路。
17.如權利要求11所述的靜電放電防護單元，其特征在于該觸發電路包括一RC延時電路和一反向器，其中該RC延時電路具有連接到該高電壓端VDD的一電阻和連接到該接地端VSS的一電容，以及該反向器接收該RC延時電路的一輸出信號，并相對輸出一觸發信號予該低電壓觸發雙極性晶體管，且該低電壓觸發雙極性晶體管為P觸發型。
18.如權利要求11所述的靜電放電防護單元，其特征在于該觸發電路包括一RC延時電路和一對串聯的反向器，其中該RC延時電路具有連接到該高電壓端VDD的一電阻和連接到該接地端VSS的一電容，以及該對反向器接收該RC延時電路的一輸出信號，并相對輸出一觸發信號予該低電壓觸發雙極性晶體管，且此該低電壓觸發雙極性晶體管為N觸發型。
全文摘要
一種具低電壓觸發雙極性晶體管(LVTBJT)的靜電放電(ESD)防護單元，以有效防護集成電路的內部回路免于靜電電壓的沖擊。該靜電放電防護單元利用一檢測電路，在該電源之高電壓端、接地端或針腳輸入/輸出(I/O)端之間，有效率地觸發該低電壓觸發雙極性晶體管(LVTBJT)的觸發端如一高摻雜區。當該檢測電路的一觸發信號觸發前述低電壓觸發雙極性晶體管(LVTBJT)的觸發端時，即可降低該低電壓觸發雙極性晶體管(LVTBJT)的閾值電壓，使該低電壓觸發雙極性晶體管的觸發速度加快，以迅速釋放該靜電電流。
文檔編號H01L23/60GK1808716SQ20051012529
公開日2006年7月26日 申請日期2005年11月23日 優先權日2005年1月12日
發明者柯明道, 李健銘 申請人:矽統科技股份有限公司