專利名稱：集成電路的制造方法
技術領域：
本發明涉及一種集成電路(IC)的制造方法，特別是涉及一種可提高金屬氧化物半導體晶體管(Metal Oxide Semiconductor Transistor；MOS)元件的性能的集成電路的制造方法。
背景技術：
在集成電路元件的微型化趨勢下，如何提高集成電路元件的性能是現今半導體界致力研究的重要課題之一。在集成電路元件中，互補式金屬氧化物半導體晶體管(Complementary MOS；CMOS)的應用相當廣泛。隨著互補式金屬氧化物半導體晶體管尺寸的持續縮減，以獲得較佳的操作性能及較低的運轉漏電流(Leakage Current)時，極易引發短通道效應。而短通道效應的產生將會嚴重影響元件的可靠性，并降低元件的性能。因此，在元件尺寸下降的同時，短通道效應的控制已成為互補式金屬氧化物半導體晶體管發展的重要挑戰之一。
此外，由于源極/漏極與基板的結電容(Junction Capacitance；Cj)的增加會導致元件的性能下降，因此如何有效降低結電容，也是提升互補式金屬氧化物半導體晶體管元件的性能的重要關鍵之一。
另外，在進行基板的口袋摻雜與延伸摻雜時，極易因溫度的變化，而使基板內部的摻質產生擴散，而無法有效掌控源極/漏極(Source/Drain；S/D)的范圍。如此一來，不僅會導致元件的電可靠性下降，更會嚴重影響元件的操作性能。
發明內容
本發明的主要目的之一是提供一種集成電路的制造方法，其在口袋摻雜(Pocket Implant)與延伸摻雜(Extension Implant)后，以極低溫沉積間隙壁材料并形成間隙壁(Spacer)后，再進行熱回火。如此一來，可省略回火步驟，并避免快速暫態擴散(Transient Enhanced Diffusion；TED)的產生。
本發明的另一目的是提供一種集成電路的制造方法，其在斜向口袋摻雜后，在柵極側壁上形成偏移間隙壁(Offset Spacer)，再進行延伸摻雜或以高斜角方式進行延伸摻雜。過程中，不須額外再進行熱回火，可省略回火步驟，避免快速暫態擴散產生，并可順利形成超暈圈(Super-halo)，更可獲得超淺結(Ultra-shallow Junction)。
本發明的另一目的是提供一種集成電路的制造方法，其在延伸摻雜后，先進行固相外延(Solid Phase Epitaxy；SPE)步驟，再進行低溫的熱處理。或者，在延伸摻雜前，先進行口袋摻雜及回火，再進行延伸摻雜與后續的固相外延步驟，然后進行低溫的熱處理。因此，可降低摻質的擴散，提升元件的電特性。
本發明的另一目的是提供一種集成電路的制造方法，其先進行高能量且低劑量的傾斜源極/漏極摻雜，再進行高劑量的源極/漏極摻雜。因此，可形成傾斜源極/漏極，進而有效降低結電容。
根據以上所述的目的，本發明提供一種集成電路的制造方法，至少包括如下步驟提供一基板，其中此基板上至少已形成一柵極結構，且此柵極結構至少包括依序堆迭的一介電層以及一導電層；對上述基板進行一口袋摻雜步驟；對上述基板進行一延伸摻雜步驟；以及在上述柵極結構的側壁上形成一間隙壁，其中形成此間隙壁的步驟更至少包括進行一低溫沉積步驟。
由于上述沉積間隙壁材料時的溫度相當低，介于350℃至750℃之間，因此不需在延伸摻雜步驟后對基板進行回火，也不會在沉積間隙壁材料時引發摻質的快速暫態擴散。
根據以上所述的目的，本發明提供另一種集成電路的制造方法，至少包括如下步驟提供一基板，其中此基板上至少已形成一柵極結構，且此柵極結構至少包括依序堆迭的一介電層以及一導電層；對上述基板進行斜角的口袋摻雜步驟；在上述柵極結構的側壁上形成一偏移間隙壁，其中形成此偏移間隙壁的步驟至少包括進行一低溫沉積步驟；以及對上述基板進行高斜角的延伸摻雜步驟。
由于口袋摻雜具有高斜角，同時于口袋摻雜后不須額外回火，而偏移間隙壁再加上具有高斜角的延伸摻雜，可兼顧通道長度，可形成超淺結，并順利形成超暈圈。
根據以上所述的目的，本發明提供另一種集成電路的制造方法，至少包括如下步驟提供一基板，其中此基板上至少已形成一柵極結構，且此柵極結構至少包括依序堆迭的一介電層以及一導電層；對上述基板進行一延伸摻雜步驟；對上述基板進行一固相外延步驟；以及進行一低溫熱處理步驟，其中此低溫熱處理步驟的溫度低于800℃。此外，更可在延伸摻雜步驟前，先對基板進行口袋摻雜形成超暈圈，再進行回火，以活化超暈圈。
由于固相外延后摻質較不易擴散，且后續的熱處理步驟的溫度較低，因此對摻雜區域的范圍具有較佳的控制能力。
根據以上所述的目的，本發明提供另一種集成電路的制造方法，至少包括如下步驟提供一基板，其中此基板上至少已形成一柵極結構，且此柵極結構至少包括依序堆迭的一介電層以及一導電層；對上述基板進行高能量且低劑量的一傾斜源極/漏極摻雜步驟；以及對上述基板進行高劑量的一源極/漏極摻雜步驟。
由于具有高能量且低劑量的傾斜源極/漏極摻雜步驟在高劑量的源極/漏極摻雜步驟前進行，因此可順利形成傾斜的源極/漏極，而達到降低結電容的目的。
將參照附圖詳細說明本發明的優選實施例，其中圖1至圖3示出本發明的第一優選實施例的集成電路的制造方法剖面圖；圖4與圖5示出本發明的第二優選實施例的集成電路的制造方法剖面圖；圖6與圖7示出本發明的第三優選實施例的集成電路的制造方法剖面圖；圖8至圖10示出本發明的第四優選實施例的集成電路的制造方法剖面圖；圖11至圖13示出本發明的第五優選實施例的集成電路的制造方法剖面圖；以及圖14與圖15示出本發明的第六優選實施例的集成電路的制造方法剖面圖。
其中，附圖標記說明如下100 基板 102 介電層104 導電層106 離子108 摻雜區110 摻雜區112 離子 114 摻雜區116 摻雜區122 間隙壁200 基板 202 介電層204 導電層206 離子208 摻雜區210 摻雜區212 摻雜區214 間隙壁216 離子 218 摻雜區220 摻雜區300 基板302 介電層304 導電層306 離子 308 摻雜區310 摻雜區312 固相外延區314 固相外延區400 基板402 介電層404 導電層406 離子 408 摻雜區410 摻雜區412 離子414 摻雜區415 非晶半導體層416 摻雜區417 非晶半導體層418 固相外延區420 固相外延區500 基板 502 介電層504 導電層506 間隙壁508 離子 510 摻雜區512 摻雜區514 離子516 摻雜區517 非晶半導體層518 摻雜區519 非晶半導體層
520 固相外延區522 固相外延區600 基板 602 介電層604 導電層606 間隙壁608 離子 610 摻雜區612 摻雜區614 離子具體實施方式
本發明公開一種集成電路的制造方法，可避免晶體管元件的短通道效應，降低結電容，進而可提升元件的性能。
請參照圖1至圖3，圖1至圖3示出本發明的第一優選實施例的集成電路的制造方法剖面圖。首先提供半導體材料所構成的基板100，其中基板100上至少已形成有由依序堆迭的介電層102與導電層104所構成的柵極結構。而上述導電層104的材料可例如為多晶硅(Poly-Si)、多晶硅鍺(Poly-SiGe)、金屬、金屬氧化物、金屬氮化物、以及金屬硅化物等。接著，以介電層102與導電層104所構成的柵極結構作為掩模，對基板100進行口袋摻雜步驟，以將離子106植入基板100中，而在柵極結構的兩側形成摻雜區108與摻雜區110，如圖1所示的結構。
完成基板100的口袋摻雜步驟后，對基板100進行延伸摻雜步驟，以將離子112注入基板100中，而在部分柵極結構下方的基板100中形成摻雜區114與摻雜區116，如圖2所示。其中，摻雜區114與摻雜區116一般又稱為輕摻雜漏極(Lightly Doped Drain；LDD)。
然后，在極低溫的環境下沉積間隙壁122的材料，覆蓋在柵極結構與基板100上，其中沉積間隙壁122材料的反應溫度優選控制在介于350℃至750℃之間，且沉積的反應時間優選介于5秒至600分鐘之間，且間隙壁122可為單層或多層結構。接著，以例如回蝕刻的方式移除所沉積之間隙壁122材料的一部分，并暴露出部分的基板100與部分的導電層104，而在柵極結構的側壁上形成間隙壁122，如同圖3所示的結構。
由于沉積間隙壁122材料時，溫度相當低，不會引發基板100中的摻質產生快速暫態擴散，因此不需在延伸摻雜步驟與間隙壁122材料沉積步驟之間，額外加入回火步驟。因此，可減少制造方法的熱預算，降低制造方法的成本。
請參照圖4與圖5，圖4與圖5示出本發明的第二優選實施例的集成電路的制造方法剖面圖。首先提供由半導體材料所構成的基板200，其中此基板200上至少已形成依序堆迭的介電層202以及導電層204，此介電層202與導電層204構成柵極結構。而導電層204的材料可為例如多晶硅、多晶硅鍺、金屬、金屬氧化物、金屬氮化物、以及金屬硅化物等。接著，利用柵極結構作為掩模，并以高斜角的方式對基板200進行口袋摻雜，以將離子206斜向注入基板200中，而在柵極結構的兩側的基板200中形成摻雜區208與摻雜區210，且在柵極結構下方略低于摻雜區208與摻雜區210的基板200中形成摻雜濃度較高的摻雜區212，如圖4所示。而位于摻雜區208與摻雜區210間的柵極結構正下方區域的摻雜濃度、摻雜區208、及摻雜區210的摻雜濃度均小于摻雜區212，因而構成超暈圈。
接著，請參照圖5，先以例如沉積方式形成間隙壁214的材料，覆蓋在基板200與柵極結構上，此間隙壁214可為單層或多層結構，再利用例如回蝕刻的方式移除部分之間隙壁214材料，并暴露出部分基板200與部分導電層204，而在柵極結構的側壁上形成間隙壁214。其中，此間隙壁214也可稱為偏移間隙壁，可將摻雜區218與摻雜區220的位置朝柵極結構的兩側偏移。在上述沉積間隙壁214的材料時，沉積的反應溫度優選是控制在介于350℃至750℃之間，且沉積的反應時間優選則介于5秒至600分鐘之間。然后，利用柵極結構作為掩模，再次以高斜角的方式對基板200進行延伸摻雜，以將離子216斜向注入基板200中，而在柵極結構邊緣下的基板200中形成摻雜區218與摻雜區220。由于延伸摻雜同樣以高斜角的方式進行，因此可提高摻雜區212的摻雜濃度。
值得注意的一點是，本發明也可在尚未進行基板200的口袋摻雜前，先于柵極結構的側壁上形成另一偏移間隙壁，再以高斜角的方式對基板200進行口袋摻雜。或者，在基板200的口袋摻雜前，先形成偏移間隙壁，再依序對基板200進行口袋摻雜與延伸摻雜。也就是說，在進行高斜角的口袋摻雜與延伸摻雜時，柵極結構的側壁上已先形成有偏移間隙壁。
由于高斜角的摻雜方式除了可在柵極結構下方較摻雜區208與摻雜區210低的區域形成摻雜濃度較濃的摻雜區212，同時過程中不須額外的回火步驟，而形成超暈圈，更可大幅縮減結的深度，而獲得超淺結。
請參照圖6與圖7，圖6與圖7示出本發明的第三優選實施例的集成電路的制造方法剖面圖。同樣地，提供半導體材料所構成的基板300，其中此基板300上至少已形成依序堆迭的介電層302與導電層304。介電層302與導電層304構成柵極結構，且導電層304的材料可例如為多晶硅、多晶硅鍺、金屬、金屬氧化物、金屬氮化物、以及金屬硅化物等。接著，以上述的柵極結構為掩模，對基板300進行延伸摻雜，以將離子306注入基板300中，而在柵極結構兩側的基板300中形成摻雜區308與摻雜區310，如圖6所示。其中，半導體的基板300經離子注入后，摻雜區308與摻雜區310的晶體半導體轉變成非晶(Amorphous)半導體。
然后，以熱處理方式進行固相外延步驟，由于基板300中的摻雜區308與摻雜區310經離子注入后已轉變成非晶半導體，因此摻雜區308與摻雜區310可為固相外延步驟所活化，而分別形成固相外延區312與固相外延區314，如同圖7所示。其中，上述固相外延步驟的反應溫度優選是控制在介于450℃至700℃之間，而固相外延步驟的反應時間優選則是控制在介于1分鐘至10小時之間。
完成固相外延步驟后，進行后續的熱處理，以完成互補式金屬氧化物半導體晶體管元件等集成電路的源極與漏極(僅示出其中的固相外延區312與固相外延區314)的制作。其中，此熱處理為低溫熱處理，且此熱處理的反應溫度優選是低于800℃。由于，固相外延區312與固相外延區314在低溫時，其內的摻質不易產生擴散。因此，可提升對集成電路的源極與漏極區域的控制能力，而增加元件的可靠性。
請參照圖8至圖10示出本發明的第四優選實施例的集成電路的制造方法剖面圖。本發明的第四優選實施例為第三優選實施例的修改，首先提供半導體材料所構成的基板400，其中此基板400上至少已形成依序堆迭的介電層402與導電層404。介電層402與導電層404構成柵極結構，且導電層404的材料可例如為多晶硅、多晶硅鍺、金屬、金屬氧化物、金屬氮化物、以及金屬硅化物等。接著，可利用柵極結構作為掩模，先對基板400進行口袋摻雜步驟，以將離子406注入基板400中，而在柵極結構兩側的基板400中形成摻雜區408與摻雜區410，如圖8所示。再進行熱回火步驟，以活化摻雜區408與摻雜區410，并修補經離子注入后的基板400。其中，此熱回火步驟的反應溫度優選是控制在介于700℃至1050℃之間，且反應時間優選是控制在大于0秒且小于60秒之間。
然后，如同本發明的第三實施例，以上述的柵極結構為掩模，對基板400進行延伸摻雜，以將離子412注入基板400中，而在柵極結構兩側的基板400中形成摻雜區414與摻雜區416，如圖9所示。其中，半導體的基板400經離子注入后，摻雜區408的表面與摻雜區414、及摻雜區410的表面與摻雜區416的晶體半導體分別轉變成非晶半導體層415及非晶半導體層417。
然后，以熱處理方式進行固相外延步驟，由于基板400中的摻雜區408的表面與摻雜區414、及摻雜區410的表面與摻雜區416經離子注入后已分別轉變成非晶半導體層415及非晶半導體層417，因此非晶半導體層415及非晶半導體層417可為固相外延步驟所活化，而分別形成固相外延區418與固相外延區420，如同圖10所示。其中，上述固相外延步驟的反應溫度優選是控制在介于450℃至700℃間，而固相外延步驟的反應時間優選則是控制在介于1分鐘至10小時間。
完成固相外延步驟后，進行后續的制造方法，以完成互補式金屬氧化物半導體晶體管元件等集成電路的源極與漏極(僅示出其中的固相外延區418與固相外延區420)的制作。其中，此熱處理為低溫熱處理，且此熱處理的反應溫度優選是低于800℃。由于，固相外延區418與固相外延區420在低溫時，其內的摻質不易產生擴散，且基板400經口袋摻雜后，已運用回火步驟修補基板400。因此，不僅可有效地提升對集成電路的源極與漏極區域的控制能力，更可大幅改善元件的電特性。
請參照圖11至圖13，圖11至圖13示出本發明的第五優選實施例的集成電路的制造方法剖面圖。此第五優選實施例運用上述第三優選實施例與第四優選實施例的技術特征所得的一實施例。首先，同樣提供由半導體材料所構成的基板500。其中，此基板500上至少已形成依序堆迭的介電層502以及導電層504，此介電層502與導電層504構成柵極結構，且柵極結構的側壁上已形成有可去除間隙壁(Spacer)506。而導電層504的材料可例如為多晶硅、多晶硅鍺、金屬、金屬氧化物、金屬氮化物、以及金屬硅化物等。接著，利用上述的柵極結構及其側壁上之間隙壁506作為掩模，對基板500進行口袋摻雜步驟，以將離子508注入基板500中，而在間隙壁506兩側的基板500中分別形成摻雜區510與摻雜區512，如同圖11所示。完成基板500的口袋摻雜步驟后，進行熱回火步驟，以修補基板500的材料結構缺陷，并活化摻雜區510與摻雜區512。其中，此熱回火步驟的反應溫度優選是控制在介于700℃至1050℃之間，且反應時間優選是控制在大于0秒且小于60秒之間。
然后，移除間隙壁506，再以柵極結構作為掩模，對基板500進行延伸摻雜步驟，以將離子514注入基板500中，而在柵極結構兩側的基板500中分別形成摻雜區516與摻雜區518，如同圖12所示。其中，半導體的基板500經離子注入后，摻雜區510的表面與摻雜區516、及摻雜區512的表面與摻雜區518的晶體半導體分別轉變成非晶半導體層517及非晶半導體層519。
完成基板500的延伸摻雜后，以熱處理方式進行固相外延步驟，由于基板500中的摻雜區510的表面與摻雜區516、及摻雜區512的表面與摻雜區518經離子注入后已分別轉變成非晶半導體層517及非晶半導體層519，因此非晶半導體層517及非晶半導體層519可為固相外延步驟所活化，而分別形成固相外延區520與固相外延區522，如同圖13所示。其中，上述固相外延步驟的反應溫度優選是控制在介于450℃至700℃之間，而固相外延步驟的反應時間優選則是控制在介于1分鐘至10小時之間。
由于間隙壁506的形成與口袋摻雜步驟后的回火步驟皆在固相外延步驟前進行，因此可避免固相外延區520與固相外延區522內的摻質產生擴散。如此一來，有利于源極與漏極的范圍的控制，而提升制造方法的可靠性。
請參照圖14與圖15，圖14與圖15示出本發明的第六優選實施例的集成電路的制造方法剖面圖。首先，同樣提供由半導體材料所構成的基板600，且此基板600上至少已形成依序堆迭的介電層602以及導電層604。其中，介電層602與導電層604構成柵極結構，且柵極結構的側壁上已形成有間隙壁(Spacer)606。而導電層604的材料可例如為多晶硅、多晶硅鍺、金屬、金屬氧化物、金屬氮化物、以及金屬硅化物等。接著，利用柵極結構與其側壁上之間隙壁606作為掩模，對基板600進行高能量且低劑量的源極/漏極摻雜步驟，以將離子608注入基板600中，而在間隙壁606兩側的基板600中分別形成傾斜的摻雜區610與傾斜的摻雜區612，如同圖14所示的結構。其中，上述的源極/漏極摻雜步驟的摻雜能量優選是控制在介于5keV與60keV之間，且源極/漏極摻雜步驟的摻雜劑量優選是控制在介于1e12cm-2與9e13cm-2之間。
然后，同樣利用柵極結構與其側壁上之間隙壁606作為掩模，對基板600進行高劑量的源極/漏極摻雜步驟，以將離子614注入基板600的摻雜區610與摻雜區612中，如同圖15所示。其中，此高劑量的源極/漏極摻雜步驟的摻雜能量優選是控制在介于1keV與40keV之間，且此高劑量的源極/漏極摻雜步驟的摻雜劑量優選則是控制在介于1e15cm-2與8e15cm-2之間。
由于，先進行高能量且低劑量的源極/漏極摻雜步驟，再進行高劑量的源極/漏極摻雜步驟，可使低劑量的源極/漏極摻雜步驟的離子608注入基板600時如同注入晶體上，而具有通道效應。如此一來，可順利地使摻雜區610與摻雜區612具有傾斜面。因此，可達到降低結電容的目的，進而提升元件性能。
如本領域的技術的人員所了解的，以上所述僅為本發明的優選實施例，并非用以限定本發明的權利要求；凡其它未脫離本發明所揭示的精神下所完成的等效改變或修飾，均應包含在下述的權利要求內。
權利要求
1.一種集成電路的制造方法，至少包括如下步驟提供一基板，其中該基板上至少已形成一柵極結構，且該柵極結構至少包括依序堆迭的一介電層以及一導電層；對該基板進行高斜角的一口袋摻雜步驟；在該柵極結構的側壁上形成一偏移間隙壁；以及對該基板進行一延伸摻雜步驟。
2.如權利要求1所述的集成電路的制造方法，其中形成該偏移間隙壁的步驟還至少包括進行一沉積步驟，且該沉積步驟的反應溫度介于350℃至750℃之間，而該沉積步驟的反應時間介于5秒至600分鐘之間。
3.如權利要求1所述的集成電路的制造方法，其中該延伸摻雜步驟為高斜角的延伸摻雜步驟。
4.一種集成電路的制造方法，至少包括如下步驟提供一基板，其中該基板上至少已形成一柵極結構，且該柵極結構至少包括依序堆迭的一介電層以及一導電層；對該基板進行一延伸摻雜步驟；對該基板進行一固相外延步驟；以及進行一低溫熱處理步驟。
5.如權利要求4所述的集成電路的制造方法，其中該固相外延步驟的反應溫度介于450℃至700℃之間，且該固相外延步驟的反應時間介于1分鐘至10小時之間，而該低溫熱處理步驟的反應溫度低于800℃。
6.如權利要求4所述的集成電路的制造方法，其中于該延伸摻雜步驟前，還至少包括對該基板進行一口袋摻雜步驟。
7.如權利要求6所述的集成電路的制造方法，其中于該口袋摻雜步驟與該延伸摻雜步驟之間，還至少包括進行一熱處理步驟，且該熱處理步驟的反應溫度介于700℃至1050℃之間，而該熱處理步驟的反應時間大于0秒而小于60秒。
8.一種集成電路的制造方法，至少包括提供一基板，其中該基板上至少已形成一柵極結構，且該柵極結構至少包括依序堆迭的一介電層以及一導電層；對該基板進行高能量且低劑量的一傾斜源極/漏極摻雜步驟；以及對該基板進行高劑量的一源極/漏極摻雜步驟。
9.如權利要求8所述的集成電路的制造方法，其中該傾斜源極/漏極摻雜步驟的摻雜能量介于5keV與60keV之間，且該傾斜源極/漏極摻雜步驟的摻雜劑量介于1e12cm-2與9e13cm-2之間。
10.如權利要求8所述的集成電路的制造方法，其中該源極/漏極摻雜步驟的摻雜能量介于1keV與40keV之間，且該源極/漏極摻雜步驟的摻雜劑量介于1e15cm-2與8e15cm-2之間。
全文摘要
本發明提供一種集成電路(IC)的制造方法，可在口袋摻雜與延伸摻雜完成后，于柵極側壁形成超低溫間隙壁；也可在超暈圈形成后，進行高斜角的延伸摻雜；或可在延伸摻雜后，進行固相外延，再進行低溫制程，或者也可在進行口袋摻雜后，先進行熱回火，然后再進行上述的延伸摻雜步驟；或者可先進行高能量低劑量的傾斜源極/漏極摻雜，再進行高劑量的源極/漏極摻雜。
文檔編號H01L21/82GK1801468SQ20051012516
公開日2006年7月12日 申請日期2005年11月21日 優先權日2004年11月30日
發明者王志豪, 王大維, 胡正明 申請人:臺灣積體電路制造股份有限公司