專利名稱：半導體器件及其制造方法
技術領域：
本發明涉及一種半導體器件及其制造方法，更特別涉及一種包括非易失性存儲器的半導體器件及其制造方法。
背景技術：
在包括非易失性存儲器的半導體器件中，除了閃存單元之外，用于控制閃存的高壓晶體管和用于高性能邏輯電路的低壓晶體管被集成在一個半導體芯片上。閃存單元具有層疊結構(stacked structure)的柵極，該層疊結構的柵極由疊置的控制柵極和浮動柵極構成，其不同于高壓晶體管和低壓晶體管的單層結構的柵極。因此，包括非易失性存儲器的半導體器件具有專門的制造工藝，其中通過同一個工藝分別形成單層結構的柵極和層疊結構的柵極。
例如，在制造半導體器件的過程中，其中該半導體器件包括符合90nm技術的微小層疊結構的閃存單元，通過STI(淺溝槽隔離)在器件隔離過程中形成的溝槽的深度在外圍電路區與閃存單元區之間必須不同。也就是說，在外圍電路區中，通過STI形成的溝槽深到某種程度，以保證被施加高電壓的晶體管之間的絕緣。另一方面，在閃存單元區中，通過STI形成的溝槽必須比外圍電路區中的那些溝槽淺，以防止如器件隔離區未完全填充等缺陷。
通過STI形成溝槽并且溝槽的深度在外圍電路區與閃存區之間不同的技術在于在外圍電路區和閃存單元區中獨立進行基于STI的器件隔離。
然而，對于符合例如90nm技術的微小器件圖案，需要高覆蓋(overlay)精確度。因此，在外圍電路區和閃存單元區中獨立進行的基于STI的器件隔離需要不太可行的步驟管理。這不能滿足減小器件圖案尺寸的需要，即減少(mitigate)外圍電路等的設計規則，以使用于形成圖案的回旋余地更大，從而滿足覆蓋精確度的需要。
此外，對于將在半導體襯底中形成的雜質擴散區，需要具有高覆蓋精確度。通過熱處理使這些雜質擴散層中的雜質擴散。當在某些情況下增加熱處理的次數時，例如在外圍電路區和閃存單元區中獨立進行基于STI的器件隔離，則難以滿足雜質擴散區所需的覆蓋精確度。而且在這種情況下增加了用于形成圖案的回旋余地，但不能滿足減小器件圖案的尺寸的需要。
在參考文獻1(日本特開平No.Hei 7-66276(1995))中說明了用于在基于STI的器件隔離中形成不同深度的溝槽的技術。
然而，在專利文獻1中描述的技術具有以下的缺點。
首先，在通過STI形成的不同深度的溝槽中埋置電介質，例如多晶硅等。因此，難以通過器件隔離來保證絕緣，而這是包括閃存單元的半導體器件所需的。如果將專利文獻1中描述的技術應用于包括閃存單元的半導體器件的器件隔離，則不能獲得所需的器件特性。
在參考文獻1描述的一項技術中，屢次進行用于形成不同深度的溝槽的熱處理，并且阱中雜質的擴散是不可避免的。雜質的這種擴散是減小半導體器件器件尺寸的障礙。
在參考文獻1描述的另一項技術中，在用作蝕刻掩模的NSG(無摻雜硅酸鹽玻璃)膜下面形成多晶硅膜圖案。在掩模薄膜中設置由于存在和不存在多晶硅膜而形成的臺階(step)。利用掩模薄膜中的臺階在硅襯底中形成不同深度的溝槽。然而，在上上下下的臺階上，非常難以形成微小圖案。
例如，在日本特開平No.2002-76148和日本特開平No.2003-289114中公開了本發明的背景技術。
發明內容
本發明的目的是提供一種包括非易失性存儲器的半導體器件及其制造方法，從而允許在不會使步驟變得復雜的條件下形成不同深度的溝槽，以及以高精確度形成微小的存儲單元。
根據本發明的一個方案，提供一種半導體器件，其包括半導體襯底，其在表面中形成一個臺階，該臺階使得第一區的表面比第二區的表面低；第一器件隔離區，其形成在該第一區中的半導體襯底中形成的第一溝槽中；第二器件隔離區，其形成在該第二區中的半導體襯底中形成的第二溝槽中，該第二溝槽比第一溝槽深；存儲單元，其包括浮動柵極，其形成在該第一器件隔離區限定的第一器件區上，且在該浮動柵極與該第一器件區之間形成第一絕緣膜；以及控制柵極，其形成在該浮動柵極上，且在該控制柵極與該浮動柵極之間形成第二絕緣膜；以及晶體管，其形成在該第二器件隔離區限定的第二器件區上。
根據本發明的另一個方案，提供一種半導體器件的制造方法，其包括如下步驟在第一區的半導體襯底上形成將成為浮動柵極的第一導電膜，且在該第一導電膜與該半導體襯底之間形成第一絕緣膜，該第一絕緣膜具有不同于該半導體襯底的蝕刻特性；在該第一導電膜和第二區中的半導體襯底上形成掩模，該掩模具有形成在第一區中的第一開口和形成在該第二區中的第二開口；蝕刻在該第一開口中暴露的第一導電膜、第一絕緣膜及半導體襯底，同時蝕刻在該第二開口中暴露的半導體襯底，以在該第一區的半導體襯底中形成第一溝槽，同時在該第二區的半導體襯底中形成比該第一溝槽深的第二溝槽，該第一導電膜被圖案化成該浮動柵極；在限定第一器件區的第一溝槽中形成第一器件隔離區，同時在限定第二器件區的第二溝槽中形成第二器件隔離區；以及在該浮動柵極上形成控制柵極，且在該控制柵極與該浮動柵極之間形成第二絕緣膜，同時在該第二器件區上形成晶體管的柵極。
根據本發明，在第一區的半導體襯底上形成將成為浮動柵極的第一導電膜，且在該第一導電膜與該半導體襯底之間形成第一絕緣膜，該第一絕緣膜的蝕刻特性不同于該半導體襯底的蝕刻特性；在第一導電膜和第二區的半導體襯底上形成掩模，該掩模具有形成在第一區中的第一開口和形成在該第二區中的第二開口；蝕刻在該第一開口中暴露的第一導電膜、第一絕緣膜及半導體襯底，同時蝕刻在該第二開口中暴露的半導體襯底；由此在該第一區中的半導體襯底中形成相對較淺的第一溝槽，在該第一溝槽中形成用于限定第一器件區的第一器件隔離區，同時在第二區中的半導體襯底中形成相對較深的第二溝槽，在該第二溝槽中形成用于限定第二器件區的第二器件隔離區。
根據本發明，在該半導體襯底的表面中形成一個臺階，從而該第一區中的表面比該第二區中的表面低，由此能夠使形成浮動柵極的第一導電膜的上表面高度基本上等于該第二區中的半導體襯底的上表面高度。因此，能夠以高精確度圖案化第二區中的半導體襯底和第一導電膜，這使得可以提供包括微小的存儲單元的半導體器件。
根據本發明，在該半導體襯底的表面中形成的臺階確保將要形成導電膜的襯底表面的平坦度，該導電膜用于形成第一區中的控制柵極和第二區中的柵極。因此，能夠在第一區中以高精確度形成微小的控制柵極，同時在第二區中以高精確度形成微小的柵極。
根據本發明，當形成浮動柵極的第一導電膜被圖案化時，通過自對準形成在其中形成第一區中的第一器件隔離區的第一溝槽，由此，能夠不通過高精確度對準圖案而形成第一溝槽。因此，本發明能夠有助于減小存儲單元的尺寸。
根據本發明，在浮動柵極的側壁上形成第二導電膜的側壁部分，這使得可以增加浮動柵極與控制柵極之間的電容。根據本發明，即使在進一步減小存儲單元的尺寸時，也能夠充分確保浮動柵極與控制柵極之間的電容。因此，根據本發明，即使在減小存儲單元的尺寸時，存儲單元也能夠具有所需的耦合率和良好的電特性。
圖1A和1B為根據本發明第一實施例的半導體器件的簡圖，其示出了該半導體器件的結構；圖2A-2B、3A-3B、4A-4B、5A-5B、6A-6B、7A-7B、8A-8B、9A-9B、10A-10B、11A-11B、12A-12B、13A-13B、14A-14B、15A-15B、16A-16B、17A-17B、18A-18B、19A-19B、20A-20B、21A-21B、22A-22B、23A-23B、24A-24B、25A-25B、26A-26B、27A-27B、28A-28B、29A-29B、30A-30B、31A-31B、32A-32B、33A-33B、34A-34B、35A-35B、36A-36B、37A-37B、38A-38B、39A-39B、40A-40B及41A-41B為根據本發明第一實施例的半導體器件在其制造方法的步驟中的簡圖，其示出了該方法；圖42A-42B、43A-43B、44A-44B、45A-45B、46、47及48為半導體器件在其制造方法的步驟中的剖視圖，其示出在硅襯底表面上沒有形成臺階時引起的不便；圖49A-49B、50A-50B及51A-51B為根據本發明第一實施例的改型的半導體器件在其制造方法的步驟中的剖視圖，其示出該方法；圖52A和52B為根據本發明第二實施例的半導體器件的簡圖，其示出該半導體器件的結構；以及圖53A-53B、54A-54B、55A-55B、56A-56B、57A-57B、58A-58B及59A-59B為根據本發明第二實施例的半導體器件在其制造方法的步驟中的剖視圖，其示出該方法。
具體實施例方式下面參照圖1A至48說明根據本發明第一實施例的半導體器件及其制造方法。圖1A和1B為根據本實施例的半導體器件的簡圖，其示出了該半導體器件的結構。圖2A至41B為根據本實施例的半導體器件在其制造方法的步驟中的簡圖，其示出了該方法。圖42A至48為半導體器件在其制造方法的步驟中的剖視圖，其示出在硅襯底表面中沒有形成臺階時引起的不便。
首先，參照圖1A和1B說明根據本實施例的半導體器件的結構。圖1A為半導體器件的俯視圖，其示出了該半導體器件的結構。圖1B為沿圖1A中的A-A’線和B-B’線的剖視圖。
根據本實施例的半導體器件包括形成閃存單元46的閃存單元區10和形成外圍電路的外圍電路區12。外圍電路區12包括形成NMOS晶體管62的NMOS晶體管區12n和形成PMOS晶體管66的PMOS晶體管區12p。
在硅襯底14的表面中，在閃存單元區10與外圍電路區12之間形成一個臺階。也就是說，閃存單元區10中的硅襯底14的表面低于外圍電路區12中的硅襯底14的表面。外圍電路區12中的硅襯底14的上表面高度基本上等于下文中將要描述的摻雜的非晶硅膜34的上表面高度。
在位于閃存單元區10與外圍電路12之間的邊界附近的硅襯底14表面的臺階16上，如下文中將描述的，殘留二氧化硅膜30和摻雜的非晶硅膜34，其分別已被用于形成閃存單元46的隧道氧化膜(tunnel oxide film)和浮動柵極。
在閃存單元區10中的硅襯底14中，形成用于器件隔離的溝槽18。在圖案化摻雜的非晶硅膜34以形成浮動柵極32的過程中，還通過蝕刻硅襯底14形成溝槽18。也就是說，在圖案化摻雜的非晶硅膜34以形成浮動柵極32時，通過自對準方式形成溝槽18。在溝槽18中形成二氧化硅膜構成的器件隔離區20a。在位于閃存單元區10與外圍電區12之間的邊界附近的閃存單元區10中的硅襯底14中，形成用于器件隔離的溝槽22，其比溝槽18深。在溝槽22中，形成由二氧化硅膜構成的器件隔離區20b。
在外圍電路區12中的硅襯底14中形成用于器件隔離的溝槽24。溝槽24的深度比閃存單元區10中的溝槽18的深度深，并且基本上等于位于閃存單元區10與外圍電區12之間的邊界附近的溝槽22的深度。在溝槽24中形成二氧化硅膜構成的器件隔離區20c。
在閃存單元區10中的硅襯底14中，形成n型深阱26。在n型深阱26中，形成比n型深阱26淺的p型阱28。
在閃存單元區10中，在通過形成于溝槽18中的器件隔離區20a限定的器件區中的硅襯底14上，形成浮動柵極32且隧道氧化膜30形成在浮動柵極32與該硅襯底之間。每個浮動柵極32包括主體部分34和側壁部分36，該主體部分34由形成在隧道氧化膜30上的摻雜的非晶硅膜形成，而該側壁部分36由形成在器件隔離區20a側的主體部分34的側壁上的摻雜的非晶硅膜形成。多個浮動柵極32排列在埋入溝槽18中的器件隔離區20a之間的硅襯底14上。
在浮動柵極32上，形成多晶硅膜構成的柵極(控制柵極)40且由二氧化硅/氮化硅/二氧化硅構成的ONO膜38位于柵極40與浮動柵極32之間。在溝槽18中的器件隔離區20a上方，將控制柵極40形成為在多個浮動柵極32上延伸的條形。
在控制柵極40兩側的硅襯底14中形成LDD結構的源極/漏極區42。
在控制柵極40的側壁和浮動柵極32的側壁上形成側壁絕緣膜44。
因此，在閃存單元區10中形成層疊柵極結構的閃存單元46，每個閃存單元36包括浮動柵極32、控制柵極40及源極/漏極區42。
在外圍電路區12的NMOS晶體管區12n的形成規定NMOS晶體管區域中的硅襯底14中，形成n型深阱48。在NMOS晶體管區12n中的包含形成n型深阱48的區域的硅襯底14中，形成比n型深阱48淺的p型阱50。
在外圍電路區12的PMOS晶體管區12p中的硅襯底14中，形成比n型深阱48淺的n型阱54。
在NMOS晶體管區12n中，在通過形成于溝槽24中的器件隔離區20c限定的器件區中的硅襯底14上，形成柵極56且柵極絕緣膜54形成在柵極54與該硅襯底14之間。在柵極56兩側的硅襯底14中，形成LDD結構的源極/漏極區58。在柵極56的側壁上形成側壁絕緣膜60。因此，在NMOS晶體管區12n中，形成包括柵極56和源極/漏極區58的NMOS晶體管62。
在PMOS晶體管區12p中，在通過形成于溝槽24中的器件隔離區20c限定的器件區中的硅襯底14上，形成柵極56且柵極絕緣膜54形成在柵極56與該硅襯底14之間。在柵極56兩側的硅襯底14中，形成LDD結構的源極/漏極區64。在柵極56的側壁上形成側壁絕緣膜60。因此，在PMOS晶體管區12p中，形成包括柵極56和源極/漏極區64的PMOS晶體管66。
在閃存單元區10中的控制柵極40和源極/漏極區42上形成硅化物膜68。在外圍電路區12中的柵極56和源極/漏極區58、64上形成硅化物膜68。
在外圍電路區12側的閃存單元區10的區域中(在該區域中不形成閃存單元46)以及在閃存單元區10側的外圍電路區12的區域中(在該區域中不形成晶體管)，在硅襯底14、器件隔離區20b和20c及臺階16處的摻雜的非晶硅膜34上形成ONO膜38。
層間絕緣膜70形成在硅襯底14上，且閃存單元46形成在閃存單元區10中，而NMOS晶體管62和PMOS晶體管66形成在外圍電路區12中。
在閃存單元區10中，在層間絕緣膜70中形成下至控制柵極40上的硅化物膜68的接觸孔72和下至源極/漏極區42上的硅化物膜68的接觸孔74。在接觸孔72中埋置與控制柵極40電連接的電極塞76。在接觸孔74中埋置與源極/漏極區42電連接的電極塞78。
在外圍電路區12中，在層間絕緣膜70中形成下至柵極56上的硅化物膜68的接觸孔80和下至源極/漏極區58、64上的硅化物膜68的接觸孔82、84。在接觸孔80中埋置與柵極56電連接的電極塞86。在接觸孔82、84中埋置與源極/漏極區58、64電連接的電極塞88、90。
由此，構成根據本實施例的半導體器件。
根據本實施例的半導體器件的一個主要特點在于在硅襯底14的表面中形成一個臺階，從而閃存單元區10中的硅襯底14的表面低于外圍電路區12中的硅襯底14的表面；以及在閃存單元區10中的硅襯底14中形成用于器件隔離的淺溝槽18，而在外圍電路區12中的硅襯底14中形成比溝槽18深的用于器件隔離的溝槽24。
根據本實施例，因為在硅襯底14的表面中形成的臺階使得閃存單元區10中的硅襯底14的表面低于外圍電路區12中的硅襯底14的表面，因此形成浮動柵極32的摻雜的非晶硅膜34的上表面高度可以基本上等于外圍電路區12中的硅襯底的上表面高度。如下文中將說明的，這允許以非常高的精確度使光致抗蝕膜104(參見圖13A和13B)曝光，該光致抗蝕膜104用于圖案化外圍電路區12中的硅襯底14和閃存單元區10中的摻雜的非晶硅膜34。因此，根據本實施例，能夠以高精確度圖案化外圍電路區12中的硅襯底14和形成浮動柵極32的摻雜的非晶硅膜34，從而能夠提供包括微小的存儲單元的半導體器件。
此外，根據本實施例，因為具有低蝕刻速率的隧道氧化膜30形成在摻雜的非晶硅膜34下面，如下文將描述的，所以閃存單元區10中的蝕刻速率比較低。因此，外圍電路區12中的溝槽24可形成得相對較深，而閃存單元區10中的溝槽18可形成得相對較淺。
如下文將描述的，根據本實施例的半導體器件的一個主要特點在于在形成浮動柵極32的摻雜的非晶硅膜34被圖案化時也形成溝槽18，也就是說，在形成浮動柵極32的摻雜的非晶硅膜34被圖案化時自對準地形成溝槽18。
根據本實施例，當形成浮動柵極32的摻雜的非晶硅膜34被圖案化時也形成溝槽18，由此能夠不通過高精確度對準而形成溝槽18。因此本實施例可容易地滿足減小存儲單元的尺寸的需要。
此外，根據本實施例的半導體器件的一個主要特點在于浮動柵極32均包括主體部分34，通過與其自對準形成溝槽18；以及側壁部分36，其形成在主體部分34的側壁上。
由于浮動柵極32的側壁部分36，因此能夠使浮動柵極32與控制柵極40之間的電容大于僅由主體部分34形成的浮動柵極32與控制柵極40之間的電容。因此，根據本實施例，即使當進一步減小存儲單元的尺寸時，也能夠充分地確保浮動柵極32與控制柵極40之間的電容。因此，即使減小存儲單元的尺寸時，本實施例也能夠提供具有所需的耦合率和良好的電特性的存儲單元。
接下來，將參照圖2A至41B說明根據本實施例的半導體器件的制造方法。圖2至41的圖A為俯視圖。圖2至37的圖B分別為沿圖2至37的圖A中的A-A’線的剖視圖。圖38至41的圖B分別為圖38至41的圖A中的A-A’線和B-B’線的剖視圖。
首先，通過例如熱氧化在硅襯底14上生長例如10nm厚的二氧化硅膜92作為犧牲氧化膜(參見圖2A和2B)。
然后，通過光刻在二氧化硅膜92上形成覆蓋外圍電路區12并暴露閃存單元區10的光致抗蝕膜84(參見圖3A和3B)。
然后，使用光致抗蝕膜94作為掩模進行離子注入，以在閃存單元區10中的硅襯底14中形成n型深阱26(參見圖4A和4B)。
然后，使用光致抗蝕膜94作為掩模進行離子注入，以在n型深阱26中形成p型阱28(參見圖5A和5B)。
接下來，使用光致抗蝕膜94作為掩模，通過例如濕蝕刻，蝕刻二氧化硅膜92，以去除閃存單元區10中的二氧化硅膜92(參見圖6A和6B)。
接下來，通過例如灰化處理去除光致抗蝕膜94。
然后，使用二氧化硅膜92作為掩模，通過例如化學干蝕刻，蝕刻硅襯底14的表面，以使閃存單元區10中的硅襯底14的表面低于外圍電路區12中的硅襯底14的表面(參見圖7A和7B)。此時，在硅襯底14的表面中形成臺階，從而使外圍電路區12中的硅襯底14的上表面高度基本上等于下文將描述的摻雜的非晶硅膜34的上表面高度。具體地，閃存單元區10中的硅襯底14的表面與外圍電路區12中的硅襯底14中的表面之間的臺階例如為70nm。
在已經去除光致抗蝕膜94之后僅使用二氧化硅膜92作為掩模，從而光致抗蝕膜94中含有的有機物質不會污染硅襯底14的表面。
在閃存單元區10中的硅襯底14的表面與外圍電路區12中的硅襯底14的表面之間已經由此形成臺階之后，通過例如濕蝕刻去除二氧化硅膜92(參見圖8A和8B)。
然后，通過例如熱氧化在硅襯底14上生長例如5-200nm厚的二氧化硅膜作為犧牲氧化膜。從而修復硅襯底14的表面受到的損壞。隨后，通過例如濕蝕刻去除二氧化硅膜。
接下來，通過例如熱氧化，在硅襯底14上生長例如10nm厚的二氧化硅膜30。二氧化硅膜30將用作下文將描述的閃存單元46的隧道氧化膜。
然后，通過CVD(化學氣相沉積)，在二氧化硅膜30上形成例如70nm厚的摻雜的非晶硅膜34(參見圖9A和9B)。摻雜的非晶硅膜34將用作閃存單元46的浮動柵極32的主體部分。
優選將摻雜的非晶硅膜34的厚度設置為使得閃存單元區10中的摻雜的非晶硅膜34的上表面高度基本上等于外圍電路區12中的硅襯底14的上表面高度。這是因為如果外圍電路區12中的硅襯底14的上表面高度和閃存單元區10中的摻雜的非晶硅膜34的上表面高度基本上相等，由此當用于圖案化外圍電路區12中的硅襯底14和閃存單元區10中的摻雜的非晶硅膜34的光致抗蝕膜104(參見圖13A和13B)被曝光時，曝光的精確度會非常高。因此，能夠以高精確度圖案化外圍電路區12中的硅襯底14和形成浮動柵極32的摻雜的非晶硅膜34，從而能夠提供包括微小的存儲單元的半導體器件。
然后，在閃存單元區10中，通過光刻在摻雜的非晶硅膜34上形成光致抗蝕膜96，該光致抗蝕膜96覆蓋用于形成閃存單元46的區域并暴露其余的區域(參見圖10A和10B)。
接下來，使用光致抗蝕膜96作為掩模，通過例如干蝕刻，蝕刻摻雜的非晶硅膜34，以將除了將形成閃存單元48的區域之外的區域中的摻雜的非晶硅膜34去除(參見圖11A和11B)。在硅襯底14表面中的臺階16上，保留摻雜的非晶硅膜34。
然后，使用光致抗蝕膜96作為掩模，蝕刻二氧化硅膜30。
接下來，通過例如灰化處理去除光致抗蝕膜96。
然后，進行與例如10nm相對應的熱氧化，以在硅襯底14和摻雜的非晶硅膜34上生長作為犧牲氧化膜的二氧化硅膜98。
然后，通過例如CVD，在二氧化硅膜98上形成例如100nm厚的氮化硅膜100(參見圖12A和12B)。
然后，在氮化硅膜100上形成光致抗蝕膜104，其具有開口102a、102b、102c，這些開口暴露將形成用于器件隔離的溝槽18、22、24的區域(參見圖13A和13B)。如上所述，外圍電路區12中的硅襯底14的上表面高度與閃存單元區10中的摻雜的非晶硅膜34的上表面高度設置為基本上相等，由此當通過光刻使光致抗蝕膜104曝光時，能夠以非常高的精確度進行曝光。因此，能夠以高精確度圖案化外圍電路區12中的硅襯底14和形成浮動柵極32的摻雜的非晶硅膜34，從而能夠提供包括微小的存儲單元的半導體器件。
然后，使用光致抗蝕膜104作為掩模，通過例如干蝕刻，蝕刻氮化硅膜100，以形成開口106a、106b、106c，這些開口暴露將形成用于器件隔離的溝槽18、22、24的區域(參見圖14A和14B)。
然后，通過例如灰化處理去除光致抗蝕膜104(參見圖14A和14B)。
然后，使用氮化硅膜100作為掩模，通過例如干蝕刻，蝕刻開口106a中暴露的二氧化硅膜98、摻雜的非晶硅膜34、二氧化硅膜30以及硅襯底14，同時蝕刻開口106b、106c中暴露的二氧化硅膜98和硅襯底14(參見圖15A-15B、16A-16B及17A-17B)。由此，在閃存單元區10中形成用于器件隔離的溝槽18、22，同時在外圍電路區12中形成用于器件隔離的溝槽24(參見圖17A和17B)。此時，將蝕刻條件設置為使得硅層(摻雜的非晶硅膜34和硅襯底14)與二氧化硅膜的選擇比例如為10。硅層與二氧化硅膜的選擇比不一定為10，并且相應于將形成的溝槽18、22、24的深度可以作適當的改變。
這里，在已經蝕刻掉二氧化硅膜98之后，在暴露將形成溝槽22、24的區域的開口106b、106c中僅蝕刻硅層(硅襯底14)。然而，在暴露將形成溝槽18的區域的開口106a中，在摻雜的非晶硅膜34下面存在二氧化硅膜30。因為二氧化硅膜30的蝕刻特性與硅層不同，從而開口106a中的蝕刻進行得比開口106b、106c中的慢。因此溝槽18形成得比溝槽22、24淺。
具體來說，首先，在開口106a中摻雜的非晶硅膜34被蝕刻的同時在開口106b、106c中硅襯底14被蝕刻掉與摻雜的非晶硅膜34被蝕刻的膜厚相等的深度，并且在硅襯底14中形成溝槽22、24(參見圖15A和15B)。例如，在開口106a中摻雜的非晶硅膜34被蝕刻掉60nm厚，同時在開口106b、106c中硅襯底14被蝕刻掉60nm厚，并且在硅襯底14中形成60nm深的溝槽22、24。
圖15A和15B示出通過蝕刻在開口106a中暴露二氧化硅膜30的狀態。
然后，進一步進行蝕刻，在開口106a中以相對較低的速率蝕刻二氧化硅膜30，同時在開口106b、106c中以相對較高的速率蝕刻硅襯底14(參見圖16A和16B)。例如，當使用使硅層與二氧化硅膜的選擇比為10的蝕刻條件時，在開口106a中蝕刻掉10nm厚的二氧化硅膜30，同時在開口106b、106c中蝕刻掉100nm深的硅襯底14，并且溝槽22、24的深度總共為160nm。
圖16A和16B示出通過蝕刻在開口106a中暴露硅襯底14的狀態。
然后，進一步進行蝕刻，具體地，在開口106a和開口106b、106c中以基本上相同的速率進一步進行蝕刻(參見圖17A和17B)。例如，當在開口106a中蝕刻掉140nm深的硅襯底14時，在開口106b、106c中也進一步蝕刻掉140nm深的硅襯底14，并且溝槽22、24的深度總共為300nm。因此，在開口106a中的硅襯底14中形成140nm深的溝槽18，同時在開口106b、106c中的硅襯底14中形成比溝槽18深的300nm深的溝槽22、24。
如上所述在形成用于器件隔離的溝槽18、22、24的同時，在閃存單元區10中用于形成浮動柵極32的摻雜的非晶硅膜34以及二氧化硅膜30被圖案化。也就是說，在根據本實施例的半導體器件的制造方法中，當用于形成浮動柵極32的摻雜的非晶硅膜34被圖案化時，通過自對準形成溝槽18。當用于形成浮動柵極32的摻雜的非晶硅膜34被圖案化時形成溝槽18，由此能夠不通過高精確度的圖案對準而形成溝槽18。因此，本實施例可容易地降低存儲單元的尺寸。
接下來，進行熱氧化等以在溝槽18、22、24的內表面上形成用作襯墊(liner)的二氧化硅膜(未示出)，然后通過例如高密度等離子體CVD在整個表面上沉積例如500-900nm厚的二氧化硅膜20(參見圖18A和18B)。
然后，通過例如CMP(化學機械拋光)拋光二氧化硅膜20，直到暴露氮化硅膜100的表面，以去除氮化硅膜100上的二氧化硅膜20。因此，在形成于硅襯底14中的溝槽18、22、24中埋入二氧化硅膜20。
由此，通過STI形成器件隔離區20a、20b、20c，其由埋入不同深度的溝槽18、22、24中的二氧化硅膜構成(參見圖19A和19B)。
在硅襯底14的表面中沒有形成臺階的情況下，即與本實施例不同，則經常會發生以下不便。參照圖42A至48說明在硅襯底14的表面中沒有形成臺階的情況。
首先，在以與如上所述相同的方式形成有n型深阱26和D型阱28的硅襯底14上，通過例如熱氧化生長例如9.5nm厚的二氧化硅膜30，而不在硅襯底14的表面中形成臺階。
接下來，在二氧化硅膜30上，通過例如CVD沉積例如70nm厚的摻雜的非晶硅膜34(參見圖42A)。
然后，在閃存單元區10中，通過光刻在摻雜的非晶硅膜34上形成光致抗蝕膜96，該光致抗蝕膜96覆蓋用于形成閃存單元46的區域并暴露其他的區域(參見圖42B)。
接下來，使用光致抗蝕膜96作為掩模，通過例如干蝕刻，蝕刻摻雜的非晶硅膜34，以將除了用于形成閃存單元46的區域之外的區域中的摻雜的非晶硅膜34去除(參見圖43A)。
接下來，使用光致抗蝕膜96作為掩模，蝕刻二氧化硅膜30。
接下來，通過例如灰化處理去除光致抗蝕膜96。
然后，進行與例如10nm相對應的熱氧化，以在硅襯底14和摻雜的非晶硅膜34上生長作為犧牲氧化膜的二氧化硅膜98。
接下來，通過例如CVD在二氧化硅膜98上沉積例如100nm厚的氮化硅膜100(參見圖43B)。
接下來，通過光刻在氮化硅膜100上形成具有開口102a、102c的光致抗蝕膜104，這些開口暴露將形成用于器件隔離的溝槽18、24的區域(參見圖44A)。
然后，使用光致抗蝕膜104作為掩模，通過例如干蝕刻，蝕刻氮化硅膜100以形成開口106a、106c，這些開口暴露將形成用于器件隔離的溝槽18、24的區域(參見圖44B)，接下來，通過例如灰化處理去除光致抗蝕膜104(參見圖44B)。
然后，使用氮化硅膜100作為掩模，通過例如干蝕刻，蝕刻在開口106a中暴露的二氧化硅膜98、摻雜的非晶硅膜34、二氧化硅膜30及硅襯底14，同時蝕刻在開口106c中暴露的二氧化硅膜98和硅襯底14(參見圖45A、45B及46)。因此，在閃存單元區10中形成用于器件隔離的溝槽18，同時在外圍電路區12中形成用于器件隔離的溝槽24(參見圖46)。
在已經蝕刻掉二氧化硅膜98之后，在暴露將形成溝槽24的區域的開口106c中僅蝕刻硅層(硅襯底14)；同時，在暴露將形成溝槽18的區域的開口106a中，在摻雜的非晶硅膜34下面存在二氧化硅膜30。因為二氧化硅膜30的蝕刻特性與硅層不同，從而開口106a中的蝕刻進行得比開口106c中的慢。因此溝槽18形成得比溝槽24淺。
具體來說，首先，在開口106a中摻雜的非晶硅膜34被蝕刻的同時在開口106c中硅襯底14被蝕刻掉與摻雜的非晶硅膜34被蝕刻的膜厚相等的深度，并且在硅襯底14中形成溝槽24(參見圖45A)。例如，在開口106a中摻雜的非晶硅膜34被蝕刻掉60nm厚，同時在開口106c中硅襯底14被蝕刻掉60nm厚，并且在硅襯底14中形成60nm深的溝槽24。
圖45A示出通過蝕刻在開口106a中暴露二氧化硅膜30的狀態。
然后，進一步進行蝕刻，具體地，在開口106a中以相對較低的速率蝕刻二氧化硅膜30，同時在開口106c中以相對較高的速率蝕刻硅襯底14(參見圖45B)。例如，當使用使硅層與二氧化硅膜的選擇比為10的蝕刻條件時，在開口106a中蝕刻掉9.5nm厚的二氧化硅膜30，同時在開口106c中進一步蝕刻掉95nm厚的硅襯底14，并且溝槽24的深度總共為155nm。
圖45B示出通過蝕刻在開口106a中暴露硅襯底14的狀態。
然后，進一步進行蝕刻，具體地，在開口106a和開口106c中以基本上相同的速率進一步進行蝕刻(參見圖46)。例如，當在開口106a中蝕刻掉125nm深的硅襯底14時，在開口106c中也進一步蝕刻掉125nm深的硅襯底14，并且溝槽24的深度總共為280nm。因此，在開口106a中的硅襯底14中形成125nm深的溝槽18，而在開口106c中的硅襯底14中形成280nm深的溝槽24。
如上所述在形成用于器件隔離的溝槽18、24的同時，在閃存單元區10中將用于形成浮動柵極32的摻雜的非晶硅膜34以及二氧化硅膜30圖案化。也就是說，當用于形成浮動柵極32的摻雜的非晶硅膜34被圖案化時，通過自對準形成溝槽18。
接下來，進行熱氧化等以在溝槽18、24的內表面上形成用作襯墊的二氧化硅膜(未示出)，然后通過例如高密度等離子體CVD在整個表面上沉積例如500-900nm厚的二氧化硅膜20(參見圖47)。
接下來，通過例如CMP拋光二氧化硅膜20，直到暴露氮化硅膜100的表面，從而去除氮化硅膜100上的二氧化硅膜20。因此，在形成于硅襯底14中的溝槽18、24中埋入二氧化硅膜20。
因此，通過STI形成器件隔離區20a、20c，其由埋入不同深度的溝槽18、24中的二氧化硅膜構成(參見圖48)。
然而，在硅襯底14的表面中沒有形成臺階的情況下，當拋光二氧化硅膜20直到暴露外圍電路區12中的氮化硅膜100時，在閃存單元區100中常常去除掉所有的氮化硅膜100。在這種情況下，浮動柵極(摻雜的非晶硅膜34)上的二氧化硅膜98，甚至是摻雜的非晶硅膜34都由于通過CMP進行的拋光而損壞。在閃存單元區10中，當去除氮化硅膜100時，會暴露二氧化硅膜98甚至是摻雜的非晶硅膜34，從而不能進行隨后的步驟。
與在硅襯底14的表面中沒有形成臺階并且這種不便出現的情況相比，在本實施例中在硅襯底14的表面中形成臺階，從而閃存單元區10中的硅襯底14的表面比外圍電路區12中的硅襯底14的表面低。這能夠防止摻雜的非晶硅膜上的氮化硅膜100被通過CMP進行的拋光去除，以形成器件隔離區20a、20b、20c。為了確保能夠防止摻雜的非晶硅膜34上的氮化硅膜100被去除，在硅襯底14的表面中形成臺階，從而外圍電路區12中的硅襯底14的上表面高度基本上等于或大于在閃存單元區10中形成的摻雜的非晶硅膜34的上表面高度。
因此，根據本實施例的半導體器件的制造方法不會產生以下的不便，即，摻雜的非晶硅膜34上的二氧化硅膜98和摻雜的非晶硅膜34被通過CMP進行的拋光損壞，并且不能進行器件隔離區20a、20b、20c形成之后的步驟。
在通過在硅襯底14的表面中形成臺階而避免上述不便的情況下形成器件隔離區20a、20b、20c之后，通過光刻形成光致抗蝕膜108，該光致抗蝕膜108覆蓋外圍電路區12和在外圍電路區12側的閃存單元區10的邊界區，并暴露將形成閃存單元46的區域。
然后，使用光致抗蝕膜108作為掩模，通過例如干蝕刻，將用于形成閃存單元的區域中的器件隔離區20a的上部蝕刻掉例如140nm厚(參見圖20A和20B)。此時，器件隔離區20a的上部被蝕刻為使器件隔離區20a的上表面比隧道氧化膜30略高，或者與之處于基本上相同的高度。
接下來，通過例如CVD在整個表面上沉積摻雜的非晶硅膜36(參見圖21A和21B)。因此，摻雜的非晶硅膜36被埋入相鄰的浮動柵極32的主體部分34之間的、位于器件隔離區20a之上的開口中。
接下來，回蝕刻摻雜的非晶硅膜36，以使其僅留在器件隔離區20a上并從其他區域中去除。此時，摻雜的非晶硅膜36被回蝕刻為使得器件隔離區20a上的摻雜的非晶硅膜36的上表面處于與浮動柵極32的主體部分34上的二氧化硅膜98的上表面相同的高度。
然后，通過例如熱氧化在摻雜的非晶硅膜36上生長例如10nm厚的二氧化硅膜110(參見圖22A和22B)。
接下來，通過例如CVD在整個表面上沉積例如5nm厚的氮化硅膜112，作為隔離膜(參見圖23A和23B)。
然后，回蝕刻氮化硅膜112，以使其僅留在浮動柵極32的主體部分34上的氮化硅膜100的側壁上，并且從其他區域中去除。
接下來，使用氮化硅膜112作為掩模，通過例如干蝕刻，蝕刻摻雜的非晶硅膜36，使其留在浮動柵極32的主體部分34的側壁上(參見圖24A和24B)。
因此，在浮動柵極32的主體部分34的側壁上通過自對準方式形成摻雜的非晶硅膜的浮動柵極32的側壁部分36。與僅由主體部分34形成而不具有側壁部分36的浮動柵極32相比，由主體部分34和側壁部分36形成的浮動柵極32由于側壁部分36而與相鄰的浮動柵極具有較小的間隙(gap)。這能夠增加浮動柵極32與控制柵極40之間的電容。因此，即使存儲單元的尺寸進一步減小，本實施例也能夠確保浮動柵極32與控制柵極40之間的足夠的電容。即使存儲單元的尺寸進一步減小時，本實施例也能夠提供具有所需的耦合率以及良好的電特性的存儲單元。
然后，通過例如使用TEOS作為原材料氣體的CVD，在整個表面上沉積例如100nm厚的氧化硅膜114(參見圖25A和25B)。
接下來，通過例如濕蝕刻，回蝕刻二氧化硅膜114。因此，二氧化硅膜114被埋在浮動柵極32之間，并且從其他區域去除。此時，甚至是二氧化硅膜構成的器件隔離區20b、20c也被回蝕刻(參見圖26A和26B)。器件隔離區20c被回蝕刻，直到器件隔離區20c的上表面與由器件隔離區20c限定的器件區的上表面之間的臺階變得足夠小以在外圍電路區12中形成器件為止。具體來說，二氧化硅膜114被回蝕刻，直到埋在浮動柵極32之間的二氧化硅膜114的上表面比氮化硅膜100的上表面低例如70nm為止。此時，器件隔離區20b、20c也被回蝕刻，并且器件隔離區20b、20c的上表面比氮化硅膜100的上表面低例如70nm。
然后，通過例如使用磷酸進行濕蝕刻，去除氮化硅膜100、112(參見圖27A和27B)。此時，形成浮動柵極32的摻雜的非晶硅膜34、36被二氧化硅膜98、110、114包圍，以保護其免受蝕刻。通過這種濕蝕刻處理去除未用作浮動柵極32的摻雜的非晶硅膜部分。
然后，通過光刻形成覆蓋外圍電路區12并暴露閃存單元區10的光致抗蝕膜116。
然后，使用光致抗蝕膜116作為掩模，通過例如濕蝕刻，去除器件隔離區20a上的二氧化硅膜114和浮動柵極32(摻雜的非晶硅膜34、36)上的二氧化硅膜98、100(參見圖28A和28B)。此時，在外圍電路區12側的閃存單元區10的邊界區中的器件隔離區20b的上部也被蝕刻。由此，器件隔離區20b的上表面被降低至器件隔離區20a的上表面的位置處。
接下來，通過例如灰化處理去除光致抗蝕膜116。
然后，通過例如CVD在整個表面上沉積例如6nm厚的二氧化硅膜和例如10nm厚的氮化硅膜，然后熱氧化該氮化硅膜的表面，以生長約5nm厚的二氧化硅膜。因此，在整個表面上形成具有二氧化硅/氮化硅/二氧化硅結構的ONO膜38(參見圖29A和29B)。
接下來，通過光刻形成光致抗蝕膜118，其暴露外圍電路區12中的多個NMOS晶體管區12n中將形成規定的NMOS晶體管62的NMOS晶體管區12n，并覆蓋其他的區域。
然后，使用光致抗蝕膜118作為掩模進行離子注入，以在外圍電路區12中的多個NMOS晶體管區12n中將形成規定的NMOS晶體管62的NMOS晶體管區12n中的硅襯底14中形成n型深阱48。(參見圖30A和30B)。
然后，通過例如灰化處理去除光致抗蝕膜118。
然后，通過光刻形成光致抗蝕膜120，其暴露形成n型深阱48的NMOS晶體管區12n和未形成n型深阱48的NMOS晶體管區12n，并覆蓋其他區域。
然后，使用光致抗蝕膜120作為掩模進行離子注入，以在外圍電路區12的NMOS晶體管區12n的硅襯底14中形成p型阱50(參見圖31A和31B)。
接下來，通過例如灰化處理去除光致抗蝕膜120。
然后，通過光刻形成暴露PMOS晶體管區12p并覆蓋其他區域的光致抗蝕膜122。
接下來，使用光致抗蝕膜122作為掩模進行離子注入，以在外圍電路區12的PMOS晶體管區12p的硅襯底14中形成n型阱52(參見圖32A和32B)。
然后，通過例如灰化處理去除光致抗蝕膜122。
然后，通過光刻形成暴露外圍電路區12中的NMOS晶體管區12n和PMOS晶體管區12p并覆蓋其他區域的光致抗蝕膜124。
接下來，使用光致抗蝕膜124作為掩模，通過例如干蝕刻，蝕刻ONO膜38，以去除外圍電路區12中的NMOS晶體管區12n和PMOS晶體管區12p中的ONO膜38(參見圖33A和33B)。
接下來，通過例如灰化處理去除光致抗蝕膜124。
然后，通過例如熱氧化，在外圍電路區12中的NMOS晶體管區12n和PMOS晶體管區12p中的硅襯底14上形成例如1-2nm厚的二氧化硅膜構成的柵極絕緣膜54。
接下來，通過例如CVD在整個表面上沉積例如120nm厚的多晶硅膜126(參見圖34A和34B)。
然后，通過光刻和干蝕刻，圖案化閃存單元區10和外圍電路區12中的多晶硅膜126。由此，在閃存單元區10中形成由多晶硅膜126構成的柵極(控制柵極)40，以及在外圍電路區12中形成由多晶硅膜126構成的柵極56。此外，在閃存單元區10中，通過光刻和干蝕刻來圖案化ONO膜38和浮動柵極32(參見圖35A和35B)。
在硅襯底14的表面中形成的臺階減緩了由于隧道氧化膜30和浮動柵極32在襯底表面產生的臺階，并且確保了將其上待形成多晶硅膜126的襯底表面平坦化。因此，能夠形成平坦的多晶硅膜126。從而能夠以非常高的精確度進行將用于圖案化多晶硅膜126的光致抗蝕膜(未示出)曝光的曝光處理。因此，能夠以高精確度形成微小的控制柵極40和微小的柵極56。
然后，通過光刻形成暴露閃存單元區10并覆蓋其他區域的光致抗蝕膜(未示出)。接下來，使用該光致抗蝕膜作為掩模進行離子注入，以形成閃存單元46的源極/漏極區的LDD區42a。在已經形成LDD區42a之后，通過例如灰化處理去除用作掩模的光致抗蝕膜。
接下來，通過光刻形成暴露NMOS晶體管區12n并覆蓋其他區域的光致抗蝕膜(未示出)。接下來，使用光致抗蝕膜作為掩模進行離子注入，以形成NMOS晶體管62的源極/漏極區58的LDD區58a。在已經形成LDD區58a之后，通過例如灰化處理去除用作掩模的光致抗蝕膜。
接下來，通過光刻形成暴露PMOS晶體管區12p并覆蓋其他區域的光致抗蝕膜(未示出)。接下來，使用光致抗蝕膜作為掩模進行離子注入，以形成PMOS晶體管66的源極/漏極區64的LDD區64a。在已經形成LDD區64a之后，通過例如灰化處理去除用作掩模的光致抗蝕膜。
因此，形成閃存單元46的源極/漏極區42的LDD區42a、NMOS晶體管62的源極/漏極區58的LDD區58a及PMOS晶體管66的源極/漏極區64的LDD區64a(參見圖36A和36B)。
接下來，通過例如CVD在整個表面上形成例如1-100nm厚的二氧化硅膜或氮化硅膜。然后，回蝕刻該二氧化硅膜或氮化硅膜，以在柵極(控制柵極)40和浮動柵極32的側壁上形成二氧化硅膜或氮化硅膜構成的側壁絕緣膜44，以及在柵極56的側壁上形成二氧化硅膜或者氮化硅膜構成的側壁絕緣膜60(參見圖37A和37B)。
然后，通過光刻形成暴露閃存單元區10并覆蓋其他區域的光致抗蝕膜(未示出)。接下來，使用光致抗蝕膜作為掩模進行離子注入，以形成閃存單元46的源極/漏極區42。在已經形成源極/漏極區42之后，通過例如灰化處理去除用作掩模的光致抗蝕膜。
然后，通過光刻形成暴露NMOS晶體管區12n并覆蓋其他區域的光致抗蝕膜(未示出)。接下來，使用光致抗蝕膜作為掩模進行離子注入，以形成NMOS晶體管區62的源極/漏極區58。在已經形成源極/漏極區58之后，通過例如灰化處理去除用作掩模的光致抗蝕膜。
接下來，通過光刻形成暴露PMOS晶體管區12p并覆蓋其他區域的光致抗蝕膜(未示出)。接下來，使用光致抗蝕膜作為掩模進行離子注入，以形成PMOS晶體管區66的源極/漏極區64。在已經形成源極/漏極區64之后，通過例如灰化處理去除用作掩模的光致抗蝕膜。
因此，形成閃存單元46的源極/漏極區42、NMOS晶體管62的源極/漏極區58及PMOS晶體管66的源極/漏極區64(參見圖38A和38B)。
然后，通過公知的硅化工藝選擇性硅化控制柵極40、柵極56及源極/漏極區42、58、64的上部，以在控制柵極40、柵極56及源極/漏極區42、58、64上形成硅化物膜68(參見圖39A和39B)。
因此，在硅襯底14上形成閃存單元46、NMOS晶體管62及PMOS晶體管66。
接下來，在上面形成有閃存單元46等的硅襯底14上，通過例如CVD形成二氧化硅膜，并且通過例如CMP將該二氧化硅膜的表面平坦化。因此，形成由例如250-500nm厚的二氧化硅膜構成的層間絕緣膜70(參見圖40A和40B)。
然而，在層間絕緣膜70中形成接觸孔72、74、80、82、84，并形成電極塞76、78、86、88、90，其埋入接觸孔72、74、80、82、84中(參見圖41A和41B)。
由此，制成根據圖1A和1B所示的本實施例的半導體器件。
如上所述，根據本實施例，在硅襯底14的表面中形成臺階，從而閃存單元區10中的硅襯底14的表面比外圍電路區12中的硅襯底14的表面低，由此能夠使用于形成浮動柵極32的摻雜的非晶硅膜34的上表面高度和外圍電路區12中的硅襯底14的上表面高度基本上相等。這使得能夠以非常高的精確度使用于圖案化外圍電路區12中的硅襯底14和閃存單元區10中的摻雜的非晶硅膜34的光致抗蝕膜104曝光。因此，根據本實施例，能夠以高精確度圖案化外圍電路區12中的硅襯底14和形成浮動柵極32的摻雜的非晶硅膜34，從而可以提供包括微小的存儲單元的半導體器件。
此外，根據本實施例，因為在摻雜的非晶硅膜34下方存在蝕刻速率低的隧道氧化膜30，所以閃存單元區10中的蝕刻速率比較低。因此，能夠在外圍電路區12中形成相對較深的溝槽24，同時能夠在閃存單元區10中形成相對較淺的溝槽18。
根據本實施例，在硅襯底14的表面中形成的臺階確保硅襯底14表面的平坦度，在該硅襯底表面上形成多晶硅膜126以形成控制柵極40和柵極56，從而能夠形成平坦的多晶硅膜126。因此，能夠以非常高的精確度使用于圖案化多晶硅膜126的光致抗蝕膜曝光。因此，能夠以高精確度形成微小的控制柵極40和微小的柵極56。
根據本實施例，當形成浮動柵極32的摻雜的非晶硅膜34被圖案化時，通過自對準形成溝槽18，這允許不通過高精確度地對準圖案而形成溝槽18。因此，本實施例有助于降低存儲單元的尺寸。
此外，根據本實施例，浮動柵極32均包括主體部分34，通過與其自對準形成溝槽18；以及側壁部分36，其形成在主體部分34的側壁上，這能夠使浮動柵極32與控制柵極40之間的電容大于僅由主體部分34形成的浮動柵極32與控制柵極40之間的電容。因此，根據本實施例，即使進一步減小存儲單元的尺寸時，也能夠充分地保證浮動柵極32與控制柵極40之間的電容。根據本實施例，即使減小存儲單元的尺寸時，存儲單元也能夠具有所需的耦合率和良好的電特性。
(改型)接下來，參照圖49A至51B說明根據本實施例的改型的半導體器件的制造方法。圖49A至51B為根據本改型的半導體器件在其制造方法的步驟中的剖視圖，其示出該方法。
根據本改型的半導體器件的制造方法的特點在于閃存單元區10中的硅襯底14的表面被選擇性地氧化以形成二氧化硅膜，然后去除該二氧化硅膜，由此在硅襯底14的表面中形成臺階，從而閃存單元區10中的硅襯底14的表面低于外圍電路區12中的硅襯底14的表面。
一直到在閃存單元區10中的硅襯底14中形成n型深阱26和p型阱28的步驟的這些步驟都與圖2A至5B所示的相同，這里不再重復他們的說明。
然后，在通過例如灰化處理去除用于形成n型深阱26和p型阱28的光致抗蝕膜94之后，通過例如CVD在二氧化硅膜92上沉積例如110nm厚的氮化硅膜128(參見圖49A)。
接下來，通過光刻形成暴露閃存單元區10并覆蓋外圍電路區12的光致抗蝕膜130。
然后，使用光致抗蝕膜130作為掩模，通過例如濕蝕刻，蝕刻氮化硅膜128，以去除閃存單元區10中的氮化硅膜128(參見圖49B)。
接下來，通過例如灰化處理去除光致抗蝕膜130。
然后，通過例如熱氧化并使用氮化硅膜128作為掩模，使硅襯底14的表面氧化，以在閃存單元區10中的硅襯底14的表面上生長例如160nm厚的二氧化硅膜132(參見圖50A)。
接下來，通過例如濕蝕刻，蝕刻氮化硅膜128，以去除外圍電路區12中的氮化硅膜128(參見圖50B)。
然后，通過例如濕蝕刻，蝕刻二氧化硅膜92和二氧化硅膜132，以去除外圍電路區12中的二氧化硅膜92和閃存單元區10中的二氧化硅膜132(參見圖51A)。閃存單元區10中的二氧化硅膜132被去除，由此在硅襯底14的表面中形成臺階，從而閃存單元區10中的硅襯底14的表面低于外圍電路區12中的硅襯底14的表面。
然后，通過例如熱氧化在整個表面上形成例如10nm厚的二氧化硅膜30。二氧化硅膜30將被用作閃存單元46的隧道氧化膜。
接下來，通過例如CVD在二氧化硅膜30上沉積例如70nm厚的摻雜的非晶硅膜34(參見圖51B)。摻雜的非晶硅膜34將被用作閃存單元46的浮動柵極32的主體部分。
形成摻雜的非晶硅膜34之后的步驟與上文參照圖10A至41B所述的相同，這里不再重復他們的說明。
如本改型中所述，閃存單元區10中的硅襯底14的表面被選擇性地氧化，以形成二氧化硅膜132，然后去除該二氧化硅膜132，由此在硅襯底14的表面中形成臺階，從而閃存單元區10中的硅襯底14的表面低于外圍電路區12中的硅襯底14的表面。
參照圖52A至59B說明根據本發明第二實施例的半導體器件及其制造方法。圖52A和52B為根據本實施例的半導體器件的簡圖，其示出該半導體器件的結構。圖53A-59B為根據本實施例的半導體器件在其制造方法的步驟中的剖視圖，其示出該方法。本實施例中與根據第一實施例的半導體器件及其制造方法中的那些部件相同的部件由相同的附圖標記表示，并不再重復或簡化其說明。
首先，參照圖52A和52B說明根據本實施例的半導體器件的結構。圖52A為根據本實施例的半導體器件的俯視圖，其示出了該半導體器件的結構。圖52B為沿圖52A中的A-A’線和B-B’線的剖視圖。
根據本實施例的半導體器件的基本結構與根據第一實施例的半導體器件基本上相同。根據本實施例的半導體器件的特點主要在于在外圍電路區12中的硅襯底14的表面上外延生長硅層134，并且閃存單元區10中的硅襯底14的表面比外圍電路區12中的硅層134的表面低相應于硅層134的厚度。換句話說，閃存單元區10中的硅襯底14的表面比外圍電路區12中的硅襯底14的表面低相應于硅層134的厚度。
如圖52B所示，在外圍電路區12中的硅襯底的表面上形成外延生長的硅層134。硅層134在閃存單元區10與外圍電路區12之間的硅襯底14的表面中形成一個臺階。也就是說，閃存單元區10中的硅襯底14的表面比外圍電路區12中的硅襯底134的表面低相應于硅層134的厚度。換句話說，閃存單元區10中的硅襯底14的表面比外圍電路區12中的硅襯底14的表面低相應于硅層134的厚度。外圍電路區12中的硅層134的表面高度基本上等于在閃存單元區10中形成的摻雜的非晶硅膜34的上表面高度。
如同在根據第一實施例的半導體器件中一樣，在閃存單元區10中，在硅襯底14上形成閃存單元46，該硅襯底14具有形成于溝槽18中的器件隔離區20a。
如同在根據第一實施例的半導體器件中一樣，在外圍電路區12中，在硅襯底14上形成NMOS晶體管62和PMOS晶體管66，在該硅襯底14上形成有硅層134。
由于在根據本實施例的半導體器件中，通過在外圍電路區12中的硅襯底14的表面上外延生長硅層134而在硅襯底14的表面中形成臺階，從而閃存單元區10中的硅襯底14的表面低于外圍電路區12中的硅襯底14的表面。
接下來，將參照圖53A至59B說明根據本實施例的半導體器件的制造方法。
首先，通過例如CVD在其中形成有n型深阱26和p型阱28的硅襯底14上沉積例如80nm厚的二氧化硅136(參見圖53A)。
然后，通過光刻形成暴露外圍電路區12并覆蓋閃存單元區10的光致抗蝕膜138(參見圖53B)。
然后，通過例如濕蝕刻，并使用光致抗蝕膜138作為掩模，蝕刻二氧化硅膜136，以去除外圍電路區12中的二氧化硅膜136。
接下來，通過例如灰化處理去除光致抗蝕膜138(參見圖54A)。
然后，在硅襯底14上進行規定的表面處理，以清洗硅襯底14的表面。
接下來，通過例如CVD，并使用二氧化硅膜136作為掩模，在外圍電路區12中的硅襯底14的表面上選擇性地外延生長例如70nm厚的硅層134(參見圖54B)。
接下來，通過例如濕蝕刻去除二氧化硅膜136，以去除閃存單元區10中的二氧化硅膜136(參見圖55A)。
然后，通過例如熱氧化，在硅襯底14上生長例如10nm厚的二氧化硅膜30，其中在外圍電路區12中的該硅襯底14的表面上外延生長有硅層134(參見圖55B)。二氧化硅膜30將被用作閃存單元46的隧道氧化膜。
接下來，通過例如CVD在二氧化硅膜30上沉積例如70nm厚的摻雜的非晶硅膜34(參見圖56A)。摻雜的非晶硅膜34將被用作閃存單元46的浮動柵極32的主體部分。
接下來，通過光刻在摻雜的非晶硅膜34上形成覆蓋閃存單元區10并暴露外圍電路區12的光致抗蝕膜96。
接下來，使用光致抗蝕膜96作為掩模，通過例如干蝕刻，蝕刻摻雜的非晶硅膜34，以將除了閃存單元區10之外的區域中的摻雜的非晶硅膜34去除(參見圖56B)。
然后，使用光致抗蝕膜96作為掩模，蝕刻二氧化硅膜30。
接下來，通過例如灰化處理去除光致抗蝕膜96。
然后，進行與例如10nm相對應的熱氧化，以在硅層134和摻雜的非晶硅膜34上生長作為犧牲氧化膜的二氧化硅膜98。
接下來，在二氧化硅膜98上，通過例如CVD沉積例如100nm厚的氮化硅膜100(參見圖57A)接下來，通過光刻在氮化硅膜100上形成光致抗蝕膜104，其具有開口102a、102b、102c，這些開口暴露將形成用于器件隔離的溝槽18、22、24的區域(參見圖57B)。外圍電路區12中的其上形成有硅層134的硅襯底14的上表面高度與閃存單元區10中的摻雜的非晶硅膜34的上表面高度設置為基本上相等，由此能夠以非常高的精確度通過光刻對光致抗蝕膜104進行曝光。因此，能夠以高精確度來圖案化外圍電路區12中的硅襯底14和用于形成浮動柵極32的摻雜的非晶硅膜34，從而能夠提供包括微小的存儲單元的半導體器件。
然后，使用光致抗蝕膜104作為掩模，通過例如干蝕刻，蝕刻氮化硅膜100，以在氮化硅膜100中形成開口106a、106b、106c，這些開口暴露將形成溝槽18、22、24的區域(參見圖58A)。
接下來，使用光致抗蝕膜104和氮化硅膜100作為掩模，蝕刻在開口106a、106b中暴露的二氧化硅膜98、摻雜的非晶硅膜34、二氧化硅膜30以及硅襯底14，同時蝕刻開口106c中暴露的二氧化硅膜98和其表面上外延生長有硅層134的硅襯底14(參見圖58B、59A及59B)。因此，在閃存單元區10中形成用于器件隔離的溝槽18、22，同時在外圍電路區12中形成用于器件隔離的溝槽24(參見圖59B)。此時，蝕刻條件設置為使得硅層(摻雜的非晶硅膜34、硅襯底14及硅層134)與二氧化硅膜的選擇比例如為10。
這里，在已經蝕刻掉二氧化硅膜98之后，在暴露將形成溝槽24的區域的開口106c中僅蝕刻硅層(外延生長有硅層134的硅襯底14)。然而，在暴露將形成溝槽18、22的區域的開口106a、106b中，在摻雜的非晶硅膜34下面存在二氧化硅膜30。因為二氧化硅膜30的蝕刻特性與硅層不同，從而開口106a、106b中的蝕刻進行得比開口106c中的慢。因此溝槽18、22形成得比溝槽24淺。
具體來說，首先，在開口106a、106b中摻雜的非晶硅膜34被蝕刻，同時在開口106c中硅襯底14表面上的硅層134被蝕刻掉與摻雜的非晶硅膜34被蝕刻的膜厚相等的深度，并且在硅層134中形成溝槽24(參見圖58B)。例如，在開口106a、106b中摻雜的非晶硅膜34被蝕刻掉60nm厚，同時在開口106c中硅層134被蝕刻掉60nm深，并且在硅層134中形成60nm深的溝槽24。
圖58B示出通過蝕刻在開口106中暴露二氧化硅膜30的狀態。
然后，進一步進行蝕刻，具體地，在開口106a、106b中以相對較低的速率蝕刻二氧化硅膜30，同時在開口106c中以相對較高的速率蝕刻外延生長有硅層134的硅襯底14(參見圖59A)。例如，當使用使硅層與二氧化硅膜的選擇比為10的蝕刻條件時，在開口106a、106b中蝕刻掉10nm厚的二氧化硅膜30，而在開口106c中進一步蝕刻掉100nm深的外延生長有硅層134的硅襯底14，并且溝槽24的深度總共為160nm。
圖59A示出通過蝕刻在開口106a中暴露硅襯底14的狀態。
然后，進一步進行蝕刻，具體地，在開口106a、106b和開口106c中以基本上相同的速率進一步進行蝕刻(參見圖59B)。例如，當在開口106a、106b中蝕刻掉140nm深的硅襯底14時，在106c中也進一步蝕刻掉140nm深的外延生長有硅層134的硅襯底14，并且溝槽24的深度總共為300nm。因此，在開口106a、106b中的硅襯底14中形成140nm深的溝槽18，而在開口106c中的外延生長有硅層134的硅襯底14中形成比溝槽18深的300nm深的溝槽24。
如上所述在形成用于器件隔離的溝槽18、22、24的同時，在閃存單元區10中將用于形成浮動柵極32的摻雜的非晶硅膜34和二氧化硅膜30圖案化。也就是說，在根據本實施例的半導體器件的制造方法中，當用于形成浮動柵極32的摻雜的非晶硅膜34被圖案化時，通過自對準形成溝槽18，如同在根據第一實施例的半導體器件的制造方法中一樣。當用于形成浮動柵極32的摻雜的非晶硅膜34被圖案化時形成溝槽18，由此能夠不通過高精確度的圖案對準而形成溝槽18。因此，本實施例可容易地降低存儲單元的尺寸。
接下來，通過例如灰化處理去除光致抗蝕膜104。
以后的步驟與圖18A至41B所示的根據第一實施例的半導體器件的制造方法中的那些步驟相同，這里不再重復他們的說明。
本發明不限于上述實施例，并且能夠覆蓋其他各種修改。
例如，在上述實施例中，通過化學干蝕刻來蝕刻硅襯底14或者去除通過使硅襯底14表面氧化形成的二氧化硅膜132，在硅襯底14的表面中形成臺階。然而，去除硅襯底14的表面以在表面中形成臺階的技術不限于上述技術。例如，通過濕蝕刻來蝕刻硅襯底14也可在硅襯底14的表面中形成臺階。
在上述實施例中，在硅襯底14中形成臺階，從而閃存單元區10中的硅襯底14的表面低于外圍電路區12中的硅襯底14的表面。然而，依據器件圖案的尺寸，工藝容差等，可以不在硅襯底14的表面中形成臺階。
在上述實施例中，浮動柵極32包括主體部分34和側壁部分36。然而，浮動柵極32可僅包括主體部分34而不具有側壁部分36。
權利要求
1.一種半導體器件，包括半導體襯底，其在表面中形成一個臺階，該臺階使得第一區的表面比第二區的表面低；第一器件隔離區，其形成在該第一區中的半導體襯底中形成的第一溝槽中；第二器件隔離區，其形成在該第二區中的半導體襯底中形成的第二溝槽中，該第二溝槽比第一溝槽深；存儲單元，其包括浮動柵極，其形成在該第一器件隔離區限定的第一器件區上，且在該浮動柵極與該第一器件區之間形成第一絕緣膜；以及控制柵極，其形成在該浮動柵極上，且在該控制柵極與該浮動柵極之間形成第二絕緣膜；以及晶體管，其形成在該第二器件隔離區限定的第二器件區上。
2.如權利要求1所述的半導體器件，其中該第一區中的半導體襯底的表面被去除。
3.如權利要求1所述的半導體器件，還包括半導體層，其形成在該第二區中的半導體襯底上，且形成該半導體襯底的表面中的臺階。
4.如權利要求1所述的半導體器件，其中該浮動柵極的上表面高度與該第二區中的半導體襯底的上表面高度基本上相等。
5.如權利要求2所述的半導體器件，其中該浮動柵極的上表面高度與該第二區中的半導體襯底的上表面高度基本上相等。
6.如權利要求3所述的半導體器件，其中該浮動柵極的上表面高度與該第二區中的半導體襯底的上表面高度基本上相等。
7.如權利要求1所述的半導體器件，其中該浮動柵極包括主體部分，其形成在該半導體襯底上，且該第一絕緣膜形成在該主體部分與該半導體襯底之間；以及側壁部分，其形成在該主體部分的側壁上。
8.如權利要求2所述的半導體器件，其中該浮動柵極包括主體部分，其形成在該半導體襯底上，且該第一絕緣膜形成在該主體部分與該半導體襯底之間；以及側壁部分，其形成在該主體部分的側壁上。
9.如權利要求3所述的半導體器件，其中該浮動柵極包括主體部分，其形成在該半導體襯底上，且該第一絕緣膜形成在該主體部分與該半導體襯底之間；以及側壁部分，其形成在該主體部分的側壁上。
10.一種半導體器件的制造方法，包括如下步驟在第一區的半導體襯底上形成將成為浮動柵極的第一導電膜，且在該第一導電膜與該半導體襯底之間形成第一絕緣膜，該第一絕緣膜具有不同于該半導體襯底的蝕刻特性；在該第一導電膜和該第二區中的半導體襯底上形成掩模，該掩模具有形成在該第一區中的第一開口和形成在第二區中的第二開口；蝕刻在該第一開口中暴露的第一導電膜、第一絕緣膜及半導體襯底，同時蝕刻在該第二開口中暴露的半導體襯底，以在該第一區的半導體襯底中形成第一溝槽，同時在在該第二區的半導體襯底中形成比該第一溝槽深的第二溝槽，該第一導電膜被圖案化成該浮動柵極；在限定第一器件區的第一溝槽中形成第一器件隔離區，同時在限定第二器件區的第二溝槽中形成第二器件隔離區；以及在該浮動柵極上形成控制柵極，且在該控制柵極與該浮動柵極之間形成第二絕緣膜，同時在該第二器件區上形成晶體管的柵極。
11.如權利要求10所述的半導體器件的制造方法，在形成該第一導電膜的步驟之前，還包括如下步驟在該半導體襯底的表面中形成一個臺階，使得該第一區中的表面比該第二區中的表面低。
12.如權利要求11所述的半導體器件的制造方法，其中在該半導體襯底的表面中形成該臺階的所述步驟中，選擇性地蝕刻該第一區中的半導體襯底的表面，以在該半導體襯底的表面中形成該臺階。
13.如權利要求11所述的半導體器件的制造方法，其中在該半導體襯底的表面中形成該臺階的所述步驟中，選擇性地氧化該第一區中的半導體襯底的表面以形成氧化膜，然后去除該氧化膜以在該半導體襯底的表面中形成該臺階。
14.如權利要求11所述的半導體器件的制造方法，其中在該半導體襯底的表面中形成該臺階的所述步驟中，在該第二區中的半導體襯底的表面上選擇性地生長半導體層，以在該半導體襯底的表面中形成該臺階。
15.如權利要求11所述的半導體器件的制造方法，其中在形成該第一導電膜的所述步驟中，將該第一導電膜形成為使得該第二區中的半導體襯底的上表面高度基本上等于該第一區中的第一導電膜的上表面高度。
16.如權利要求12所述的半導體器件的制造方法，其中在形成該第一導電膜的所述步驟中，將該第一導電膜形成為使得該第二區中的半導體襯底的上表面高度基本上等于該第一區中的第一導電膜的上表面高度。
17.如權利要求13所述的半導體器件的制造方法，其中在形成該第一導電膜的所述步驟中，將該第一導電膜形成為使得該第二區中的半導體襯底的上表面高度基本上等于該第一區中的第一導電膜的上表面高度。
18.如權利要求10所述的半導體器件的制造方法，在形成該第一器件隔離區和該第二器件隔離區的所述步驟之后且在形成該控制柵極的所述步驟之前，還包括如下步驟在該浮動柵極的側壁上形成第二導電膜的側壁部分。
19.如權利要求11所述的半導體器件的制造方法，在形成該第一器件隔離區和該第二器件隔離區的所述步驟之后且在形成該控制柵極的所述步驟之前，還包括如下步驟在該浮動柵極的側壁上形成第二導電膜的側壁部分。
20.如權利要求18所述的半導體器件的制造方法，其中在形成該側壁部分的所述步驟中，將該第二導電膜埋置在多個浮動柵極中相鄰的浮動柵極之間，并且將該第二導電膜蝕刻為選擇性留在所述浮動柵極的側壁上。
全文摘要
本發明提供一種半導體器件及其制造方法，該半導體器件包括硅襯底(14)，其在表面中形成一個臺階，該臺階使得閃存單元區(10)的表面比外圍電路區(12)的表面低；器件隔離區(20a)，其形成在閃存單元區(10)中的溝槽(18)中；器件隔離區(20c)，其形成在外圍電路區(12)中的比溝槽(18)深的溝槽24中；閃存單元(46)，其包括形成在器件隔離區(20a)限定的器件區上的浮動柵極(32)和控制柵極(40)；以及晶體管(62、66)，其形成在器件隔離區(20c)限定的器件區上。本發明允許在不會使步驟變得復雜的條件下形成不同深度的溝槽，以及以高精確度形成微小的存儲單元。
文檔編號H01L21/70GK1841747SQ20051012509
公開日2006年10月4日 申請日期2005年11月18日 優先權日2005年3月31日
發明者小倉壽典 申請人:富士通株式會社