專利名稱：在半導體襯底上濺射保護涂層的方法
背景技術：
半導體器件由在半導體晶片上制造的多層結構制成。該多層結構可以包括金屬互連線之間的介質材料。在大規模集成電路(VLSI)和超大規模集成(ULSI)電路中，在半導體器件中金屬互連線和通孔提供集成電路的互連。在雙鑲嵌工序中，介質層可以被構圖有用于導電線和通孔的開口。開口填充有金屬和提供用于集成電路的互連。該雙鑲嵌工序還用來在多層襯底的絕緣層中形成金屬的多層導電線路，在該多層襯底上安裝半導體器件。
隨著更快的器件速度的需求繼續增加，具有低介電常數的介質材料，即，″低-k″介質材料，正被使用。按照RC(電阻/電容)延遲可以表示互連結構的速度。低k材料減少金屬間電容和因此可以減小延遲和被提供用于更快的器件。
發明內容
提供在雙鑲嵌工序中在半導體襯底上淀積保護涂層的方法。該方法在半導體處理設備的電容地耦合的等離子處理室中執行。等離子處理室包括由濺射材料制成的電極，以至在等離子處理室中在半導體襯底上形成保護涂層。
按照第一優選實施例，淀積保護涂層的方法包括在等離子處理室中提供包括低k介質層和掩模的半導體襯底，該掩模包括低k介質層上的構圖的頂部成像層。在等離子處理室中制造等離子。依靠電極的成分，等離子濺射來自電極的含硅材料或金屬材料，以致在成像層上形成濺射的材料的保護涂層，最好沒有充分地刻蝕半導體襯底。
按照第二優選實施例，淀積保護涂層的方法包括在等離子處理室中提供低k介質層和覆蓋掩模的半導體襯底。在等離子處理室中制造等離子，等離子濺射來自電極的含硅材料或金屬材料，以致在低k介質層的側壁上形成濺射材料的保護涂層，最好沒有充分地刻蝕半導體襯底。當從半導體襯底剝離掩模時，該保護涂層可以保護低k介質層的側壁。
按照第三優選實施例，淀積保護涂層的方法包括在等離子處理室中提供包括構圖的低k介質層的半導體襯底。在等離子處理室中制造等離子，等離子濺射來自第一電極的含硅材料或金屬材料，以致在低k介質層的側壁上形成濺射材料的保護涂層，最好為沒有充分地刻蝕半導體襯底。
按照第四優選實施例，淀積保護涂層的方法包括在等離子處理室中提供半導體襯底，該半導體襯底包括低k介質層和包括低k介質層上構圖的頂部成像層的可選光掩模。在等離子處理室中制造等離子并等離子濺射來自第一電極的含硅材料或金屬材料，以致(i)在低k介質材料或(ii)任選的成像層上形成濺射材料的保護涂層，最好為沒有充分地刻蝕半導體襯底。
圖1說明電容地耦合的等離子處理室的示例性實施例，該處理室可以用于在半導體襯底上淀積保護涂層的方法的實際實施例。
圖2A-2C說明在半導體襯底的掩模的成像層上淀積保護涂層的方法的第一實施例。
圖3A-3B說明在剝離覆蓋掩模之前在半導體襯底的低k介質層的側壁上淀積保護涂層的方法的第二實施例。
圖4A-4B說明在剝離覆蓋掩模之后在半導體襯底的低k介質層的側壁上淀積保護涂層的方法的第三實施例。
具體實施例方式
通過減小器件尺寸已經改善了半導體器件的性能。由等式給出可以解出最小臨界尺寸R即R＝kλ/NA，其中k是工藝常數，λ是曝光波長，NA是曝光工具的數值孔徑。為了獲得更精細的圖形分辨率和更小的器件尺寸，將較短曝光波長λ用于光刻法。已經配制了不同的光致抗蝕劑材料用于不同的曝光波長。
較薄的光致抗蝕劑薄膜可以有助于減少k，并因此減少R。可是，例如，較薄的光致抗蝕劑薄膜相對于平面化和薄膜厚度不均勻性帶來困難。
在雙鑲嵌工序中，可以使用多層刻蝕劑結構用于在下面的低k材料中構圖部件。多層刻蝕劑結構可以包括，比如頂部成像層和一個或多個底下的掩模層。該成像層暴露于光，成像層的暴露部分被顯影，然后被除去，以構圖成像層。
在多層光致抗蝕劑結構中，相對于下面的掩模層最好其頂端部成像層具有高刻蝕選擇率，以致在刻蝕期間成像層中圖形可以被轉移到下面的層。較厚的下掩模層比成像層更堅固和更有抗蝕性并可以是非感光的。
可以通過不同的方法增加成像層相對于下面的掩模層的刻蝕選擇率。例如，多層層疊的成像層可以包括小百分比的硅以在氧等離子中形成抗刻蝕氧化物。可是，增加成像層的硅含量來提高它的刻蝕選擇率可能降低圖像性能。
用于增加成像層相對于下面的掩模層的刻蝕選擇率的另一個方法是淀積碳氟或含氫碳烴聚合材料以保護掩模層。可是，在等離子刻蝕和/或剝離工序期間，聚合體可以與下面的薄膜反應并導致圖案側壁的刻蝕。此外，聚合體可以被淀積在等離子處理室的露出表面上。這種聚合體淀積可能污染和/或不利地改變在等離子處理室中執行的干法刻蝕工序。
利用構圖的光致抗蝕劑刻蝕低k介電材料后，同樣已經決定在除去過程期間在雙鑲嵌工序中從下面的低k介電材料中除去光致抗蝕劑，從剝離工藝氣體產生的等離子(比如含氧的刻蝕氣體混合物)可以刻蝕低k介電材料的側壁和耗盡所刻蝕側壁區中碳水平。因此，介電材料的K值在碳耗盡區中變化。
同樣已經決定，已經從下面的低k介電材料中除去光致抗蝕劑后，低k介電材料可以吸收水氣和不利地受老化影響。
根據在多層光致抗蝕劑結構中希望成像層相對于下面的掩模層具有高刻蝕選擇率，以及在抗蝕劑剝離過程期間和在剝離工序之后的水氣(水)吸附過程中更好地保護下面的低k材料免于碳耗盡，提供在多層光致抗蝕劑上和在低k介電材料上淀積保護涂層的方法。保護涂層具有一種成分和有效的厚度以保護覆蓋等離子刻蝕的材料。
按照第一優選實施例的方法包括在等離子處理室中在多層光致抗蝕劑疊層的構圖成像層上形成包含硅材料的保護涂層或金屬材料的保護涂層。該保護涂層優選增加成像層相對于疊層中其他層的刻蝕選擇率。
按照第二優選實施例的方法包括在等離子處理室中構圖的低k介電材料的側壁上形成包含硅材料的保護涂層或金屬材料的保護涂層。保護涂層優選減小和更優選使從半導體襯底中剝離覆蓋掩模期間對低k介電材料造成的損害減到最小。
按照第三優選實施例的方法，包括從該半導體襯底中剝離掩模后在低k介電材料上形成包含硅材料的保護涂層或金屬材料的保護涂層。當介電材料暴露于包含水氣的大氣時，通過低k介電材料保護涂層更好地減少和更好地減到最少所吸收水氣。因此，保護涂層可以更好地使低k介電材料的老化減到最少。
在另一個最優方案中，在雙鑲嵌加工期間可以執行第一、第二和第三最優方案的兩個或全部方案以在等離子處理期間在光致抗蝕劑和低k介電材料上形成保護涂層。
在多層掩模上和/或在低k介電材料上形成包含硅材料或金屬材料的保護涂層的方法的優選實施例包括從電極中和在半導體襯底的光致抗蝕劑和/或低k介電材料上濺射含硅材料或金屬材料。在電容地耦合的(capacitively-coupled)等離子處理設備中在雙鑲嵌工序中執行該方法。基本上沒有、優選地沒有任何半導體襯底的刻蝕較好實現濺射。
圖1說明示例性的等離子處理設備100，可以使用該裝置來在半導體襯底上實踐淀積含硅材料或金屬材料的保護涂層的方法的最優方案。等離子處理設備100包括電容地耦合的等離子處理室102，該室可以產生濃度平均的等離子。等離子處理室102包括室壁103。為了提供接地的電通路，室壁103可以由鋁等組成和導電接地。等離子處理室102包括室壁103中提供的晶片傳遞槽118以將半導體襯底傳送進和傳送出等離子處理室102。
等離子處理室102包括具有底表面108的上電極104。上電極104可以是包括用于將工藝氣體散布到等離子處理室中的氣體通道的噴頭電極。在這種實施例中，設備100包括用于將工藝氣體供給到上電極104的氣體源(未示出)。最好通過RF電源106經過匹配網絡為上電極104供電。在另一個實施例中，上電極104可以接地，用于為由等離子處理室102的下電極所供給的電力提供返回通路，如下所述。
在圖1示出的設備100的實施例中，在上電極104和諸如在襯底支架111上支撐的例如半導體晶片的半導體襯底10之間的RF感應的等離子區中把工藝氣體供給到等離子處理室102。襯底支架111最好包括靜電卡盤114，該卡盤通過靜電夾持力在襯底支架上固定半導體襯底10。靜電卡盤114用做下電極和通過RF電源116(一般經過匹配網絡)更好地偏置。靜電卡盤114的上表面115最好具有與半導體襯底10近似同樣的直徑。
采用泵(未示出)保持等離子處理室102內部要求的真空度。泵通常在箭110表示的方向上抽取氣體。
圖2A描述了示例性的半導體襯底10，可以通過淀積包含硅材料或金屬材料的保護涂層的方法的最優方案可以處理該襯底。半導體襯底10包括基底材料12，基底材料12上的低k介質層14和低k介質層14上的多層掩模15。半導體襯底10可以隨意地包括一個或多個附加層，比如低k介質層14和掩模層15之間的頂層，和/或低k介質層14和基底材料12之間的一個或多個層比如SiC、SiN或TEOS/SiC的阻擋層或停止層。
基底材料12可以是比如單晶硅晶片。
低k介質層14可以是任何適當的有機或無機低k介電材料。可以用來形成低k介質層14的示例性低k介質材料包括來自Novellus系統公司的“Coral”、來自Applied材料公司的″黑金剛石″、來自Dow化學公司的“Silk”，來自ASM國際的“Aurora”；多孔材料包括比如氣凝膠和干凝膠、納米玻璃等等。低k介電材料最好具有約3.5以下k值、最好為約3以下。
掩模15可以包括各種多層疊層。圖2A示出的掩模的實施例包括頂部成像層20、最好為防反射涂層(BARC)的中間層18和底層16。這些層可以具有適當的成分和厚度。例如，成像層20可以具有適于193nm(即ArF激光)曝光照射的成分，底層16可以是具有248nm(即KrF激光)或365nm(即i-line)曝光照射的成分的光致抗蝕劑。比如，成像層20可以具有最多大約100nm的厚度。比如，底層16可以具有最多大約200nm的厚度。可以用于掩模15的其他示例性疊層如下ArF成像層/薄的氧化物/KrF光致抗蝕劑、ArF成像層/無定形碳、ArF成像層/薄的氧化物/無定形碳、和ArF成像層/i-line光致抗蝕劑。
圖2B示出了被構圖之后的成像層20，包括被側壁24限定的開口22(僅僅示出了一個開口22)。構圖的成像層20用作掩模，用于刻蝕穿過多層掩模15的中間層18和底層16。
如圖2C所示，根據第一優選實施例的方法包括，在構圖的成像層20上淀積含硅材料或金屬材料的保護涂層26。保護涂層26優選有效地增加成像層20相對于掩模15下面材料的刻蝕選擇率。結果，在穿過中間層18和底層16的開口28的等離子刻蝕過程中和穿過低k介質層14的開口30的等離子刻蝕過程中，優選保持成像層20中形成的開口22的圖形。
在該實施例中，從電容地耦合的等離子處理室的上電極，在成像層20上濺射含硅材料或金屬材料的保護涂層26，如圖1所示的等離子處理室102的上電極104。濺射的保護涂層26的成分由上電極104的成分決定。例如，上電極104可以由未摻雜硅(例如，單晶硅)、摻雜的硅(例如，硼-或磷-摻雜的硅)或碳化硅構成。在其他實施例中，上電極104可以由金屬材料如TiN、TaN等構成。典型地，保護涂層26可以具有至少約50nm的厚度，如高達約200nm，以提供對被涂層覆蓋的表面的保護。
對于在此稱為“底部饋送”實施例的實施例，優選在第一低頻和第二高頻下將電源施加到下電極(例如，靜電卡盤114)，同時上電極104優選接地或提供用于下電極的返回通路。在包括約小于10MHz的第一低頻(更優選約小于5MHz)和約大于12MHz的第二高頻(更優選超過約20MHz)的兩種不同頻率下，將最多約1000W，更優選高達約500W的功率級別施加到靜電卡盤114。通過在這些功率和頻率條件下為靜電卡盤114供電，在上電極104處產生比靜電卡盤114更高的電位。結果，從上電極104濺射含硅材料或金屬材料，而半導體襯底10優選基本上不被等離子刻蝕，更優選根本不被刻蝕。
在此稱作“頂部饋送”實施例的實施例中，可以在選擇的頻率下將至少約100W功率施加到上電極104，同時在不同的頻率下將功率施加到ESC 114。對于施加到上電極104的功率的頻率范圍沒有特別限制。
在共同轉讓的美國專利號6,391,787中描述了雙頻率等離子反應器的細節，在此將其全部引入作為參考。
如圖1所示，上電極104的底表面108面對支撐在靜電卡盤114的上表面115上的半導體襯底10的上表面113。如圖所示，半導體襯底10可以典型地具有一直徑(例如，200mm或300mm)，該直徑基本上對應于靜電卡盤114的上表面115的直徑。
對于在兩個不同頻率下將功率施加到靜電卡盤114，同時上電極104被接地或提供用于下電極的返回通路的底部饋送實施例，電接地表面的面積與半導體襯底10的上表面113(或當它具有基本上等于半導體襯底10的上表面113的面積的面積時，靜電卡盤114的上表面115)的面積比優選約小于5。(i)當等離子被限制在上電極104和底電極之間時，電接地表面是上電極104的底表面108，或(ii)當等離子延伸至室壁103時，電接地表面是上電極104的底表面108以及也是室壁103的表面面積。例如，當等離子被限制在上電極104和底電極之間時，上電極104的底表面108優選具有大于半導體襯底12的上表面113面積高達五倍的面積。
對于為上電極104供電的頂部饋送實施例，電接地面積(即，室壁103的面積)與上電極104底表面108的面積比優選約小于5。
通過在頂部饋送和底部饋送實施例中使用上述面積比，可以實現來自上電極104的含硅或金屬材料的濺射，基本上不刻蝕、或更優選根本不刻蝕半導體襯底12。
產生用于濺射來自上電極104的含硅或金屬材料的等離子的工藝氣體包括H2和惰性氣體的混合物。惰性氣體可以是Ar、He、Ne、Xe等的一種或多種。H2和惰性氣體的每個的流速取決于如室的尺寸和半導體襯底直徑的因數，以及優選在約50sccm至約1000sccm的范圍內。優選，H2的流速不大于，以及更優選小于隋性氣體的流速，如H2惰性氣體比率約0.5∶1至小于1∶1。否則，可能不發生保護涂層材料(例如來自上電極104的硅)的濺射。在濺射工序過程中，等離子處理室優選在約10mT至約300mT的壓力下。根據底部饋送實施例的用于濺射保護材料如來自硅上電極的硅的示例性工藝條件如下約200mT的室壓力/約2MHz至約12MHz低頻功率/約12MHz至約27MHz高頻功率/約200W施加到底電極/約150至約300sccmH2/約300sccm氬氣。
在成像層20上淀積了含硅材料或金屬材料的保護涂層26之后，如圖2C所示，可以使用由含氧的等離子如O2/N2、O2/H2O、O2/N2/CF4或O2/N2/H2O氣體混合物產生的等離子穿過中間層18和底層16刻蝕開口28。在使用這種氣體混合物刻蝕開口28的過程中，Si的保護涂層26可以變為SiO2，SiO2相對于中間層18和底層16可以提供更高的刻蝕速率選擇率。
可以使用由任意適合的刻蝕氣體混合物刻蝕穿過低k介質層14(和任選的頂層)的開口30，如含碳氟化合物(由CxFy表示，其中x＞0和y＞0)和含氫氟烴(由CxHyFz表示，其中x＞0，y＞0和z＞0)，例如，CF4、CHF3、C4F6和C4F8的氣體混合物及包括隋性載體氣體的其他氣體。
圖3A和3B中圖示了根據第二優選實施例的工序。圖3A示出了在低k介質層14中刻蝕開口30之后的半導體襯底10。如圖3B所示，在低k介質層14的側壁32上從上電極濺射含硅材料或金屬材料的保護涂層26。如圖所示，也可以在成像層20的上表面上和在中間層18和底層16的側壁上淀積濺射的含硅或金屬材料。在形成保護涂層26之后，然后從半導體襯底10剝離多層抗蝕劑，優選使用氧等離子，以產生圖4A所示的結構。在抗蝕劑剝離工序過程中，保護涂層26有利地減小，以及優選使低k介質層14的側壁32的刻蝕和對低k介質層14的側壁32造成的損壞最小。抗蝕劑剝離工序可以在等離子處理室102中執行。或者，可以從等離子處理室102除去半導體襯底10，以及可以在不同的等離子處理室中，如專用的剝離室中執行抗蝕劑剝離工序。
在圖4A和4B中圖示了根據第三優選實施例的工序。如圖4B所示，在從半導體襯底10剝離多層掩模之后，在低k介質層14的上表面34和側壁32上淀積含硅材料或金屬材料的保護涂層26。保護涂層26使通過低k介質層14的潮氣吸收減小，優選使其最小化。
如上所述，根據優選實施例的雙鑲嵌工序可以包括上述圖2A-2C、3A-3B和4A-4B描述的上述方法的任意一個或兩個或三個。在優選實施例中，雙鑲嵌工序包括這些優選實施例的每一個，以在等離子處理過程中保護光致抗蝕劑和低k介質材料。
除在半導體襯底的表面提供含硅材料或金屬材料的保護涂層之外，根據另一優選實施例，在電容地耦合的等離子處理室可以使用頂部饋送或底部饋送功率和頻率條件，如圖1所示的等離子處理室102，以從上電極濺射材料，由此清洗該電極和提供穩定的刻蝕處理。用于產生清洗上電極的等離子的清洗氣體與用于產生濺射來自電極的材料以在半導體襯底上產生保護涂層的等離子的氣體混合物相比可以是相同的氣體混合物或不同的氣體混合物。在這種實施例中，可以在處理室中在半導體襯底上淀積保護涂層之前清洗上電極。可以在等離子處理室中有或者沒有存在半導體襯底的條件下執行清洗工序。
上文描述了原理、優選實施例和工作方式。但是，本發明不應該被解釋為局限于所述的特定實施例。因此，上述實施例應該被認為是說明性的而不是限制性的，應該理解在不脫離由下列權利要求限定的本發明范圍的條件下可以由所屬領域的技術人員在那些實施例中進行改變。
權利要求
1.一種用雙鑲嵌工藝在半導體襯底上淀積含硅材料或金屬材料的保護涂層的方法，該方法包括在電容地耦合的等離子處理室中提供半導體襯底，該等離子處理室包括含硅材料或金屬材料的第一電極，還包括第二電極，該半導體襯底包括低k介質層和多層掩模，該多層掩模包括在該低k介質層上的構圖的頂部成像層；將第一工藝氣體提供到等離子處理室中；以及將第一工藝氣體激勵為等離子態并濺射來自第一電極的含硅材料或金屬材料，以及在成像層上形成濺射材料的保護涂層，基本上不刻蝕半導體襯底。
2.根據權利要求1的方法，其中含硅的材料是摻雜的硅、未摻雜硅或碳化硅。
3.根據權利要求1的方法，其中金屬材料是TiN或TaN。
4.根據權利要求1的方法，其中通過以下任意一種方法，將第一工藝氣體激勵為等離子態(i)使第一電極接地，和在兩個不同的頻率下施加高達約1000W功率到第二電極，兩個不同的頻率包括約小于10MHz的第一頻率和約大于12MHz的第二頻率；或(ii)在第一頻率下施加至少約100W功率到第一電極和在第二頻率下施加功率到第二電極。
5.根據權利要求4的方法，其中當半導體襯底被支撐在等離子處理室中時，第一電極是上電極，具有面對半導體襯底上表面的底表面，以及第二電極是其上支撐半導體襯底的靜電卡盤；對于(i)，等離子處理室的第一電接地表面的面積與半導體襯底上表面的面積比約小于5；以及對于(ii)，等離子處理室的第二電接地表面的面積與第一電極底表面的面積比約小于5。
6.根據權利要求1的方法，其中第一工藝氣體包括H2和惰性氣體；H2以比惰性氣體更低的流速被提供到等離子處理室中；以及等離子處理室處于約10mT至約300mT的壓力下。
7.根據權利要求1的方法，其中成像層由具有193nm曝光波長的光致抗蝕劑材料構成，掩模包括低k介質層上的由具有248nm或365nm曝光波長的材料構成的底層和在底層和成像層之間抗反射涂層材料的中間層。
8.根據權利要求1的方法，還包括，在成像層上形成保護涂層之后將第二工藝氣體提供到等離子處理室中；以及將第二工藝氣體激勵為等離子態并通過掩模刻蝕開口，其中保護涂層增加成像層相對于成像層下面的至少一個掩模層的刻蝕選擇率。
9.根據權利要求1的方法，還包括，在等離子處理室中提供半導體襯底之前或之后將清洗氣體提供到等離子處理室中；以及將清洗氣體激勵為等離子態并從第一電極濺射雜質。
10.一種用雙鑲嵌工藝在半導體襯底上淀積含硅材料或金屬材料的保護涂層的方法，該方法包括在電容地耦合的等離子處理室中提供半導體襯底，該等離子處理室包括含硅材料或金屬材料的第一電極，還包括第二電極，該半導體襯底包括構圖的低k介質層和低k介質層上構圖的多層掩模；將第一工藝氣體提供到等離子處理室中；以及將第一工藝氣體激勵為等離子態并濺射來自第一電極的含硅材料或金屬材料，以及在低-k介質層中的部件的側壁上形成濺射材料的保護涂層，基本上不刻蝕半導體襯底。
11.根據權利要求10的方法，其中含硅的材料是未摻雜硅、摻雜的硅或碳化硅。
12.根據權利要求10的方法，其中金屬材料是TiN或TaN。
13.根據權利要求10的方法，其中通過下面任意一種方法，將第一工藝氣體激勵為等離子態(i)使第一電極接地，和在兩個不同的頻率下施加高達約1000W功率到第二電極，兩個不同的頻率包括約小于10MHz的第一頻率和約大于12MHz的第二頻率；或(ii)在第一頻率下施加至少約100W功率到第一電極和在第二頻率下施加功率到第二電極。
14.根據權利要求13的方法，其中當半導體襯底被支撐在等離子處理室中時，第一電極是上電極，具有面對半導體襯底上表面的底表面，以及第二電極是其上支撐半導體襯底的靜電卡盤；對于(i)，等離子處理室的第一電接地表面的面積與半導體襯底的上表面的面積比約小于5；以及對于(ii)，等離子處理室的第二電接地表面的面積與第一電極的底表面的面積比約小于5。
15.根據權利要求10的方法，其中第一工藝氣體包括H2和惰性氣體；H2以比惰性氣體更低的流速被提供到等離子處理室中；以及等離子處理室處于約10mT至約300mT的壓力下。
16.根據權利要求10的方法，還包括，在低k材料上形成保護涂層之后將第二工藝氣體提供到等離子處理室中或不同的等離子處理室中；以及將第二工藝氣體激勵為等離子態并從半導體襯底剝離多層掩模，其中低k介質材料包含碳，在從半導體襯底剝離多層掩模的過程中保護涂層減小低k介質層的碳耗盡。
17.根據權利要求16的方法，其中第二工藝氣體包含氧氣，含硅材料被淀積在半導體襯底上，且在掩模的剝離過程中變為氧化硅。
18.根據權利要求10的方法，還包括，在等離子處理室提供半導體襯底之前或之后將清洗氣體提供到等離子處理室中；以及將清洗氣體激勵為等離子態并從第一電極濺射雜質。
19.一種用雙鑲嵌工藝在半導體襯底上淀積含硅材料或金屬材料的保護涂層的方法，該方法包括在電容地耦合的等離子處理室中提供半導體襯底，該等離子處理室包括含硅材料或金屬材料的第一電極，還包括第二電極，該半導體襯底包括構圖的低k介質層；將工藝氣體提供到等離子處理室中；以及將工藝氣體激勵為等離子態并從第一電極濺射含硅材料或金屬材料，在低-k介質層上形成濺射材料的保護涂層，基本上不刻蝕半導體襯底。
20.根據權利要求19的方法，其中含硅的材料是未摻雜硅、摻雜的硅或碳化硅。
21.根據權利要求19的方法，其中通過以下任意一種方法，將工藝氣體激勵為等離子態(i)使第一電極接地，和在兩個不同的頻率下施加高達約1000W功率到第二電極，兩個不同的頻率包括約小于10MHz的第一頻率和約大于12MHz的第二頻率；或(ii)在第一頻率下施加至少約100W功率到第一電極和在第二頻率下施加功率到第二電極。
22.根據權利要求21的方法，其中當半導體襯底被支撐在等離子處理室中時，第一電極是上電極，具有面對半導體襯底上表面的底表面，以及第二電極是其上支撐半導體襯底的靜電卡盤；對于(i)，等離子處理室的第一電接地表面的面積與半導體襯底的上表面的面積比約小于5；以及對于(ii)，等離子處理室的第二電接地表面的面積與第一電極的底表面的面積比約小于5。
23.根據權利要求19的方法，其中工藝氣體包括H2和惰性氣體；H2以比惰性氣體更低的流速被提供到等離子處理室中；以及等離子處理室處于約10mT至約300mT的壓力下。
24.根據權利要求19的方法，還包括，在等離子處理室中提供半導體襯底之前或之后將清洗氣體提供到等離子處理室中；以及將清洗氣體激勵為等離子態并從第一電極濺射雜質并由此清洗第一電極。
25.一種用雙鑲嵌工藝在半導體襯底上淀積含硅材料或金屬材料的保護涂層的方法，該方法包括在電容地耦合的等離子處理室中提供半導體襯底，該等離子處理室包括含硅材料或金屬材料的第一電極，還包括第二電極，該半導體襯底包括低k介質層和任選的多層掩模，任選的多層掩模包括在低k介質層上的構圖的頂部成像層；將工藝氣體提供到等離子處理室中；以及將工藝氣體激勵為等離子態并從第一電極濺射含硅材料或金屬材料，(i)在低-k介質層中的部件的側壁上或(ii)在任選的成像層上形成濺射材料的保護涂層，基本上不刻蝕半導體襯底。
26.根據權利要求25的方法，其中在成像層上形成保護涂層。
27.根據權利要求25的方法，其中在低k材料的部件的側壁上形成保護涂層。
28.根據權利要求25的方法，其中半導體襯底不包括多層掩模，在低k材料上形成保護涂層。
29.根據權利要求25的方法，其中通過以下任意一種方法，將工藝氣體激勵為等離子態(i)使第一電極接地，和在兩個不同的頻率下施加高達約1000W功率到第二電極，兩個不同的頻率包括約小于10MHz的第一頻率和約大于12MHz的第二頻率；或(ii)在第一頻率下施加至少約100W功率到第一電極和在第二頻率下施加功率到第二電極，第二頻率不同于第一頻率。
30.根據權利要求29的方法，其中當半導體襯底被支撐在等離子處理室中時，第一電極是上電極，具有面對半導體襯底上表面的底表面，以及第二電極是其上支撐半導體襯底的靜電卡盤；對于(i)，等離子處理室的第一電接地表面的面積與半導體襯底的上表面的面積比約小于5；以及對于(ii)，等離子處理室的第二電接地表面的面積與第一電極的底表面的面積比約小于5。
31.根據權利要求25的方法，還包括在等離子處理室中提供半導體襯底之前或之后將清洗氣體提供到等離子處理室中；以及將清洗氣體激勵為等離子態并從第一電極濺射雜質。
全文摘要
在半導體襯底上淀積含硅或金屬材料的保護涂層的方法包括在等離子處理室中在半導體襯底上濺射來自電極的這種材料。可以被淀積在涂覆低k材料的多層掩模上和/或低k材料上。可以在雙鑲嵌工序中使用該方法，以保護掩模和提高刻蝕選擇率，以在刻蝕劑剝離工序過程中保護低k材料受碳耗盡影響，和/或防止低k材料吸收濕汽。
文檔編號H01L21/02GK1814857SQ200510121628
公開日2006年8月9日 申請日期2005年9月29日 優先權日2004年9月29日
發明者金智洙, 宋政, 嚴必明, 彼得·勒文哈德 申請人:蘭姆研究公司