專利名稱：改善芯片面積和封裝引線端子數量及寄生電感的ic器件的制作方法
技術領域：
本發明涉及一種包含例如像高頻通信裝置的發送系統電路及接收系統電路那樣的、僅彼此任何一方工作的這種電路的半導體集成電路器件，特別地涉及一種通過焊接線進行集成電路芯片和半導體組件的電連接的半導體集成電路器件。
背景技術：
通常，半導體集成電路器件的集成電路芯片(以下簡稱芯片)，在其上表面具有多個鍵合焊盤，該多個鍵合焊盤排列在形成于芯片上的電路的周邊區域上。并且，通過焊接線電連接此鍵合焊盤和容納集成電路芯片的半導體組件(以下簡稱組件)的引線端子，執行與外部間的信號接收或電路工作中所需電壓的施加等。
另一方面，公知了電連接在鍵合焊盤和半導體組件的引線端子之間的焊接線所具有的寄生電感對集成電路芯片的電路特性具有較大的影響，并成為重要的課題。
作為一個例子，在發射極接地放大電路中，存在所謂的因所謂發射極負反饋、連接于供給接地電壓GND的鍵合焊盤的焊接線所具有的寄生電感使電路特性顯著劣化的問題。再有，所謂發射極負反饋是在晶體管的發射極和地之間存在阻抗成分時，因阻抗引起的負反饋而使發射極接地放大電路的互感劣化，產生功率劣化的現象。
關于此點，在特開2002-43869號公報中，公開了一種避免所謂隨電感等接地阻抗增大而使放大電路的功率劣化的問題的結構。具體而言，公開了這樣的結構，其中除設置了向信號放大電路提供接地電壓GND的第一端子，還設置了經電容耦合電路與接地電壓GND連接的第二接地端子，設定電容耦合電路的電容值以使焊接線和電容耦合電路的阻抗關系成為按使用頻率串聯諧振，將接地阻抗設定為最小值，由此就不會產生功率劣化。
但是，根據上述公報的結構，確定用于減少阻抗的最佳電容值是非常困難的，且也存在所謂結構復雜化的問題。
特別地，在高頻電路中，焊接線所具有的寄生電感對電路特性的影響巨大，在輸入信號的使用頻率的范圍內即頻帶寬度的情況下，上述結構就會存在所謂難以獲得充分效果的問題。
作為其它方式，通過并聯連接多個焊接線，也能夠伴隨焊接線的連接而減少寄生電感。
但是，從小型化、低成本化的觀點來看，常規的半導體集成電路器件會優選縮小芯片面積并減少封裝的引線端子數量，上述方式存在所謂伴隨鍵合焊盤的增加而導致芯片面積增大及封裝引線端子數量增多的問題。
技術方案為了解決上述這樣的問題點而進行本發明，本發明的目的在于，提供一種通過簡單的結構就能夠抑制芯片面積增大、抑制封裝的引線端子數量增多、并且能夠減少寄生電感的半導體集成電路器件。
本發明的半導體集成電路器件包括在半導體襯底上設置的多個電路。多個電路包括彼此不并行工作的第一電路和第二電路。還包括一個共用的第一電源線，該第一電源線將電源電壓及接地電壓之一供給到半導體襯底上設置的第一電路和第二電路。
優選地，還包括至少與第一電源線電連接的一個鍵合焊盤。
特別地，還包括引線和焊接線，該引線設置在容納半導體襯底的封裝中并接收來自外部電壓的供給、該焊接線電連接引線和各個至少一個鍵合焊盤。將電連接引線和各個至少一個鍵合焊盤的焊接線的條數設定為多條。
優選地，第一及第二電路中的至少一個電路中包括發射極接地放大電路。
優選地，第一電路對應于高頻通信電路的接收系統電路，第二電路對應于與高頻通信電路的接收系統電路的不并行工作的發送系統電路。
特別地，還包括引線和焊接線，該引線設置在容納半導體襯底的封裝中并接收來自外部電壓的供給、該焊接線電連接引線和各個至少一個鍵合焊盤。半導體襯底包括多個鍵合焊盤，該多個鍵合焊盤包含至少一個鍵合焊盤。引線電連接到至少一個鍵合焊盤，至少一個鍵合焊盤比多個鍵合焊盤中的另一鍵合焊盤的焊接線長度短。
特別地，靠近至少一個鍵合焊盤配置第一電路和第二電路，以便縮短第一電源線的長度。
優選地，還包括一個共用的第二電源線，該第二電源線將電源電壓及接地電壓的另一個供給到第一電路及第二電路。
本發明的半導體集成電路器件包括一個共用的第一電源線，該第一電源線將電源電壓及接地電壓之一供給到彼此不并行工作的第一電路和第二電路。因此，能夠減少電源線的條數、減少與電源線連接的端子數量，并且能夠縮小芯片面積。
基于結合附圖而進行理解的有關本發明的以下詳細說明，本發明的上述和其它目的、特征、方面及優點就會變得更加明顯。
圖1是根據本發明的實施例1的集成電路芯片的示意性框圖。
圖2是根據本發明的實施例2的集成電路芯片的示意性框圖。
圖3是說明根據本發明的實施例3的集成電路芯片和引線端子的關系圖。
圖4是根據本發明的實施例4的發射極接地放大電路的電路結構圖。
圖5是根據本發明的實施例5的高頻通信電路的示意性框圖。
圖6是說明根據本發明的實施例6的集成電路芯片和引線端子的連接關系圖。
圖7是根據本發明的實施例7的集成電路芯片的示意性框圖。
優選實施例的說明實施例1下面，將在實施例中描述本發明的實施方式。
參照圖1，根據本發明的實施例1的集成電路芯片TP包括第一～第四電路模塊1～4；在其周邊區域配置的多個鍵合焊盤PD；VDD線V1～V4；GND線G1、G3、G4。第一～第四電路模塊1～4分別與VDD線V1～V4對應連接，接收電源電壓VDD的供給。此外，第一及第二電路模塊1、2共同連接到GND線G1、接收從GND線G1供給接地電壓GND。此外，第三及第四電路模塊3、4分別從GND線G3、G4接收接地電壓GND的供給。再有，在本實施例中，省略各電路模塊1～4的輸入輸出線。再有，VDD線及GND線是分別供給電源電壓VDD及接地電壓GND的電壓的電源線。
在此，第一電路模塊及第二電路模塊彼此不是并行工作狀態。第三電路模塊及第四電路模塊是任意工作狀態。
通常，作為半導體集成電路器件的引線端子，被劃分為三類與輸入輸出線電連接的輸入輸出端子、與VDD線電連接的電源端子、與GND線電連接的GND端子。并且，考慮噪音等的影響，通常是在每一個電路模塊中獨立設置VDD線及GND線的結構。因此，假如增加集成電路芯片上的電路模塊的數量，那么為了增加那些必要的VDD及GND線，在增大半導體集成電路器件的電路規模的同時，就還需要增加用于與線連接的鍵合焊盤的數量。即，必須增加與鍵合焊盤連接的半導體封裝的引線端子數量。
但是，在包含例如像高頻通信裝置的發送系統電路及接收系統電路那樣且僅彼此任何一方工作的這種電路的半導體集成電路器件的情況下，不工作的一方的電路就不會產生噪音。也就是說，即使共用兩電路的GND線，由于僅一方工作，因而來自另一方的噪音就不會成為問題。
因此，本發明的半導體集成電路器件是這樣的一種結構，即在半導體襯底上設置的多個電路模塊中，對于彼此不是并行工作狀態的第一電路模塊和第二電路模塊而言，共用第一電路模塊1和第二電路模塊2的GND線G1。
在本實施例中，單一的鍵合焊盤與GND線連接。因此，由于將兩個電路模塊的GND端子設為一個GND端子，因此就能夠減少引線端子數量。
再有，在本實施例中，作為一個例子，雖然說明了不是彼此并行工作狀態的第一電路模塊和第二電路模塊組，但在半導體芯片上存在多個這樣相同的組的情況下，按照相同的方式，通過共用GND線，也能夠相對于電路模塊數量而減少GND端子數量。由此，就能夠減小半導體集成電路器件的電路規模，還能夠減少此部分封裝的引線端子數量。
實施例2參照圖2，根據本發明的實施例2的集成電路芯片TPa與根據本發明實施例1的集成電路芯片TP相比較，不同之處在于，GND線G1與三個鍵合焊盤PD0～PD2連接。就其它方面而言，由于與用圖1所說明的集成電路芯片TP相同，因此不重復其詳細說明。再有，在各個附圖中，用相同符號表示相同的部分。
按照本發明的實施例2的芯片結構，為了在多個電路模塊中共用上述GND線G1，而將上述GND線G1連接到多個未使用的鍵合焊盤PD上，由此，在整體上不僅能夠抑制GND端子數量的增加，而且能夠減少因焊接線的多個連接而引起的寄生電感。
再有，在本實施例中，雖然說明了將GND線G1與三個鍵合焊盤PD0～PD2連接的結構，但不限定于此，可通過與更多的鍵合焊盤連接，以進一步減少寄生電感。
實施例3使用圖3來說明根據本發明的實施例3的集成電路芯片TPa和引線端子的關系。
參照圖3，在本實施例中，示出了半導體封裝的引線端子RD0～RD2。通過焊接線，半導體封裝的引線端子RD0～RD2分別與鍵合焊盤PD0～PD2連接。并且，在本實施例中，存在多條用于電連接引線端子和相對應的鍵合焊盤的焊接線。在本實施例中，雖然示出了每兩條焊接線與各個鍵合焊盤連接的例子，但不限定于兩條，也可以是兩條以上。
利用按照本實施例3的結構，通過增加并聯連接的焊接線的條數，就能夠進一步減小寄生電感。
實施例4參照圖4，根據本發明的實施例4的發射極接地放大電路10包括雙極性晶體管11、負載電感12、發射極接地放大電路10的輸入端子13、發射極接地放大電路10的輸出端子14、與VDD線連接的電源端子15、與GND線連接的GND端子16。
發射極接地放大電路10根據負載電感12及雙極晶體管11、以規定的放大倍數放大來自輸入端子13的輸入信號，并輸出到輸出端子14。
當這種發射極接地放大電路10被設置成例如圖1～圖3的第一電路模塊時，若將GND端子16連接到圖1～圖3的GND線上，就能夠降低發射極接地放大電路的發射極和地之間的阻抗。因此，就能夠抑制上述的發射極負反饋引起的互感的劣化，并能夠以所希望的放大倍數來放大信號。
在本實施例中，彼此不是并行工作狀態的第一電路模塊和第二電路模塊中，至少使其任意一方包括發射極接地放大電路。按照已經說明的結構，由于發射極接地放大電路對寄生電感非常敏感，作為對策，通常就需要多個GND端子，但根據本發明，就能夠抑制GND端子的增加。并且，像發射極接地放大電路這樣的、在必須減少寄生電感這樣的電路的GND端子上并聯連接由實施例3說明的多個焊接線時，就能夠進一步抑制GND端子數量的增加。
實施例5本發明的實施例5作為上述說明的半導體集成電路器件的具體結構例，適用于高頻通信電路100，并對此情況進行說明。
參照圖5，根據本發明的實施例5的高頻通信電路100包括低噪聲放大器(LNA)20；混頻器21、31；帶通濾波器22、32；解調器23；功率放大器(PA)30；調制器33；PLL 40和局部振蕩器(VCO)41、42。LNA 20、混頻器21、帶通濾波器22和解調器23構成接收系統電路模塊24(以下稱為接收系統電路模塊24)。此外，PA30、混頻器31、帶通濾波器32和調制器33構成發送系統電路模塊34(以下稱為發送系統電路34)。發送及接收系統電路模塊24、34不是并行工作狀態。局部振蕩器41、42及PLL40在接收和發送狀態的任何狀態下都處于工作狀態。
此外，高頻通信電路100設置有接收系統電路模塊24的輸入端子50；接收系統電路模塊24的輸出端子56；發送系統電路模塊34的輸出端子52；發送系統電路模塊34的輸入端子54；共用LNA和PA的GND端子51；在接收及發送系統電路模塊24、34中共用兩個混頻器21、31的GND端子53；以及共用解調器23和調制器33的GND端子55。
接著，說明高頻通信電路100的工作。
高頻通信電路100處于接收狀態時，發送系統電路模塊34處于非工作狀態，接收系統電路模塊24和其它電路處于工作狀態。利用LNA 20放大從接收系統電路的輸入端子50輸入的接收信號后，通過混頻器21與局部振蕩器42的輸出信號進行混合，朝著期望的頻率進行降頻變頻。降頻變頻后的信號由帶通濾波器22去除不需要的頻率成分之后，根據局部振蕩器41的輸出信號，由解調器23進行解調，并從發送系統電路模塊24的輸出端子56輸出。
另一方面，高頻通信電路100處于發送狀態時，接收系統電路模塊24處于非工作狀態，發送系統電路模塊34和其它電路處于工作狀態。根據局部振蕩器41的輸出信號，利用解調器33解調從發送系統電路模塊的輸入端子54輸入的發送信號后，由帶通濾波器32去除不需要的頻率成分，輸入到混頻器31。利用混頻器31將此發送信號和局部振蕩器42的輸出信號混合，降頻變頻為期望的頻率，由PA30放大后，從發送系統電路的輸出端子52輸出。再有，PLL40將局部振蕩器41、42的輸出信號的振蕩頻率設定為期望的頻率。
在本實施例中，示出了LNA 20和PA 30的組、接收系統電路模塊的混頻器21和發送系統電路模塊的混頻器31的組、解調器23和調制器33的組這三個組共用GND線的例子。具體而言，對LNA20和PA30通過GND端子51供給接地電壓GND。對接收混頻器21和混頻器31通過GND端子53供給接地電壓GND。對解調器23和調制器33通過GND端子55供給接地電壓GND。在此，對于這樣的三個組，雖然說明了共用GND線的結構，但不限定于此，也可為由構成不是并行工作狀態的接收系統電路模塊24的電路和構成發送系統電路模塊34的電路的任意組共用GND線的結構。
通常，將高頻通信電路集成在同一半導體襯底上時，由于存在很多電路模塊，因而就需要很多的引線端子。但是，高頻通信電路如上述那樣，在發送狀態和接收狀態下電路工作有差異，由于存在上述接收系統電路模塊和發送系統電路模塊的組，通過共用GND線，就能夠減少鍵合焊盤的數量，由此，作為結果，能夠減少引線端子數量。
實施例6使用圖6說明根據本發明的實施例6的集成電路芯片TPb和引線端子的連接關系。
參照圖6，在本實施例中，示出了引線端子RD3～RD6。而且，還示出了第一電路模塊1和第二電路模塊2共用的GND線G1。
如圖6所示，由于焊接線的長度是由連接導線的鍵合焊盤和引線端子的位置來決定的，因而各條導線的長度不同。例如，連接在半導體芯片的四個角附近焊盤的導線，與其它導線相比較，有變長的趨勢。為了減少寄生電感，希望盡可能地縮短焊接線。
通過連接焊接線長度為最短的位置的焊盤和共用GND線，來減少寄生電感。具體而言，使用焊接線WR連接比鄰接于引線端子RD的多個焊盤中的其它焊盤的長度更短的位置的焊盤和相應的引線端子RD。
此外，半導體芯片上的GND線，由于按眾所周知的情況，若長度增長時，就會增加寄生電阻、寄生電容和寄生電感，所以希望盡可能地縮短GND線的長度。
因此，靠近和引線端子RD連接的鍵合焊盤以縮短GND線，通過配置與GND線連接的第一及第二電路模塊1、2，就能夠進一步地減少寄生阻抗。
實施例7在上述實施例中，雖然說明了通過共用GND線結構來防止GND端子數量的增加和減少寄生電感的結構，但不僅僅是GND線，也是完全適用于VDD線。
參照圖7，根據本發明的實施例7的集成電路芯片TPc是將第一電路模塊和第二電路模塊的VDD線V1#與GND線G1同時共用的集成電路芯片。
本發明的半導體集成電路器件，共用第一電路模塊和第二電路模塊的VDD線。因此，通過共用VDD線就能夠縮小芯片的面積和減少封裝的引線端子數量。再有，該結構同樣可以適用于上述實施例1～6。
如上述所說明的那樣，本發明的半導體集成電路器件能夠抑制芯片面積的增大和封裝的引線端子數量的增多，并且能夠減少寄生電感成分。
雖然詳細地明示了本發明，但僅僅是示例性的，并不是限定性的，可明確理解為僅根據所附的權利要求來限定上述精神和范圍。
權利要求
1.一種半導體集成電路器件，包括在半導體襯底上設置的多個電路，其特征在于上述多個電路包括彼此不并行工作的第一電路(1)和第二電路(2)；并且該半導體集成電路器件還包括一條共用的第一電源線(G1)，該第一電源線(G1)將電源電壓及接地電壓之一供給到在上述半導體襯底上設置的上述第一電路和上述第二電路。
2.根據權利要求1的半導體集成電路器件，還包括與上述第一電源線電連接的至少一個鍵合焊盤(PD)。
3.根據權利要求2的半導體集成電路器件，還包括引線(RD)和多條焊接線(WR)，該引線設置于容納上述半導體襯底的封裝中并接收來自外部電壓的供給，該焊接線電連接上述引線和各個上述至少一個鍵合焊盤；并且該多條焊接線用于電連接上述引線和各個上述至少一個鍵合焊盤。
4.根據權利要求2的半導體集成電路器件，還包括引線(RD)和焊接線(WR)，該引線設置于容納上述半導體襯底的封裝中并接收來自外部電壓的供給，該焊接線電連接上述引線和各個上述至少一個鍵合焊盤；上述半導體襯底包括多個鍵合焊盤(PD)，該多個鍵合焊盤(PD)包含上述至少一個鍵合焊盤；并且上述引線電連接到上述至少一個鍵合焊盤，上述至少一個鍵合焊盤可使上述焊接線的長度短于所述多個鍵合焊盤中的其它鍵合焊盤的焊接線的長度。
5.根據權利要求2的半導體集成電路器件，靠近上述至少一個鍵合焊盤配置上述第一電路和上述第二電路，以便縮短上述第一電源線的長度。
6.根據權利要求1的半導體集成電路器件，上述第一及第二電路中的至少一個電路包括發射極接地放大電路(10)。
7.根據權利要求1的半導體集成電路器件，上述第一電路對應于高頻通信電路的接收系統電路(24)，上述第二電路對應于與高頻通信電路的上述接收系統電路的不并行工作的發送系統電路(34)。
8.根據權利要求1的半導體集成電路器件，還包括共用的第二電源線(V1#)，該第二電源線(V1#)將上述電源電壓及上述接地電壓的另一個供給到上述第一電路及第二電路。
全文摘要
本發明的半導體集成電路器件具有以下結構在半導體襯底上設置的多個電路塊中，對于按照彼此不是并行工作狀態的第一電路塊(1)和第二電路塊(2)而言，共用第一電路塊(1)和第二電路塊(2)的GND線(G1)。而且，還電連接一個鍵合焊盤(PD)和GND線(G1)。因此，由于將兩個電路塊的GND端子設置為一個GND端子，所以就能夠減少引線端子的數量。
文檔編號H01L23/48GK1770451SQ20051011323
公開日2006年5月10日 申請日期2005年9月2日 優先權日2004年9月2日
發明者櫻井祥嗣 申請人:夏普株式會社