用于提高匹配的防護環的制作方法

專利名稱：用于提高匹配的防護環的制作方法
技術領域：
本發明一般涉及半導體制造領域。尤其，本發明涉及在半導體晶片表面上設計提供本地和全局匹配的部件的方法和系統。
背景技術：
光刻法是一種用于制造集成電路(IC)的最頻繁使用的半導體晶片制造技術。光刻法包括在用于構圖的半導體晶片表面上形成復雜電路結構圖案(即通過照相轉移)的過程。在連續的曝光和處理步驟后這些圖案形成在晶片上以形成多個疊加層。IC器件的制造工藝依賴于在晶片表面上極其精確的再現這些圖案以制備相同的部件。為實現確定部件在本地和全局(即芯片)水平上適當的性能匹配，通過光刻法形成部件需要一定的正確性和精確性。隨著部件尺寸的減小(工業正趨向于此)，正確性和精確性的重要性也隨之提高了。
在各光刻步驟中，通常會引入一些使被轉移到晶片表面的芯片區的光掩模圖像變形的非故意偏差。這些偏差依賴于被轉移圖案的特征、芯片區的形貌高度和多種其它的加工參數。加工偏差對半導體器件的性能施加不利影響。特定地，當一層光致抗蝕劑借助于例如旋涂被淀積到晶片表面上時，可以知道，光致抗蝕劑層厚度的一致性被對芯片區的形貌高度有貢獻的部件的密度和排列所改變。例如，在一個區域的本地部件相對較稠密且在鄰近區域的部件相對較稀疏時，光致抗蝕劑層的頂面通常從前者向后者向下傾斜。進一步，光致抗蝕劑厚度可以根據部件的不同的密度和排列形式不規則地變化。這樣，在傾斜的或不規則的光致抗蝕劑厚度區中多個相同部件(如電阻器)的圖案可以導致這些部件的不均等的密度和性能。例如，由于“上游”部件的不同的密度、形狀和/或高度的影響(即朝向光致抗蝕劑源)，對于兩個據稱匹配的電阻器中的每一個來說，光致抗蝕劑厚度會變化。然后，一個電阻器可以有較寬的導線線寬，盡管另一個據稱匹配的電阻器有較窄的線寬。這就導致兩個據稱匹配的電阻器(即器件的本地不匹配)的性能不均等。
考慮到此種情況和更一般的情況，在晶片上形成圖案和部件的光刻工藝對晶片形貌高度敏感。淀積光致抗蝕劑之前，形貌高度上已存的差別可能帶來光致抗蝕劑厚度在相當長(但仍然在本地)距離上的變化。對于給定的圖案，這種光致抗蝕劑厚度變化誘導線寬或其它的不同于規范的改變。這種背離規范的改變導致性能與規范的差別，并且當在包括光致抗蝕劑厚度改變的區域中正在形成多個器件時，這種差別就體現出來。這就帶來器件的本地不匹配。除這種與形貌有關的現象之外，下面的出版物還描述了多種不匹配之源，這里該出版物作為參考文獻被引用。該出版物選自IEEE微電子試驗結構的1994國際會議的會議錄(Proc.IEEE 1994 Int’l.Conference on MicroelectronicTest Structures)，名稱為《匹配試驗結構的設計》(Design of MatchingTest Structures)，編者為H.P.Tuinhout，1994年3月出版的第7卷第21-23頁。
本領域的技術人員已經關注到在不規則芯片形貌上的流動帶來的光致抗蝕劑厚度的變化。在相對小的空間范圍內減小或消除光致抗蝕劑厚度漸變和其它因素的影響的一個通用的方法是，以同質心排列方式排列器件，尤其對于具有虛擬單元的交叉指狀物(interdigitatedfingers with dummies)。質心通常被定義為質量中心。舉例來說，當各器件的部件這樣排列，即兩個器件具有相同的質心時，就形成了同質心排列的兩個器件。常常在芯片設計中多個相同片段(即指狀物)的陣列包括一個器件，并且該器件和同樣包括在內的第二個器件以一特定的形式排列，即兩個器件具有相同的質心(即共質心)。
同質心排列可以是一維的或二維的。一維的同質心排列提供了相同的匹配器件，它們被安排形成各自片段的對稱形式，這樣所安排的器件分享共同的對稱軸。例如，圖1a顯示了以ABBA片段排列的匹配器件A和B，其中在兩個B片段之間有共同的對稱軸10。這些器件分享中間的共同質心，該共同質心在共同的對稱軸10的中心標以“X”。典型地，由于兩個A片段位于外部，添加調平片段以使各片段鄰近相同的圖形排列(從而提出了同巢偏置)。另一種一維同質心形式為ABABAB。這里，一個A片段和一個B片段構成端部片段。二維的同質心排列源自兩個交叉形的軸。例子參見圖1b和1c。
然而，同質心排列的器件仍然經受光致抗蝕劑厚度變化引起的線寬變化。這種厚度變化可以由不均勻的流動變化和來自位于光致抗蝕劑層下面的本地部件(即底層部件)的其它影響引起。進一步，當如在兩個被設計具有匹配性能的相對遠的器件(或器件陣列)附近的本地形貌高度存在差別時，可能導致全局(即整體)匹配的問題，即在集成電路上彼此間隔一定距離的器件(或器件陣列)性能等同的問題。為提供可接受的性能，已經認識到匹配器件的對稱性和精度對許多器件類型的重要性，這些器件類型包括，例如電阻器、電容器和晶體管，但不僅限于此。
至于存在多個相對鄰近的部件，它們可能在后來用于匹配器件的區域影響光致抗蝕劑的厚度，現存的設計帶來這些附近的底層部件的隨機的和復雜的影響。考慮到如何施加光致抗蝕劑會更好理解這個問題。典型地，光致抗蝕劑被施加到旋轉的晶片上，如具有1000～8000轉/分的轉速。基于光致抗蝕劑的特定成分和粘度、旋轉速度、溫度和其它因素的總效果，在晶片表面上的光致抗蝕劑層的厚度趨向特定的固定值。在相對均勻的晶片區，如大塊的厚多晶硅，其中在該區域和施加光致抗蝕劑的點之間沒有鄰近的升高的部件，光致抗蝕劑的厚度趨向該固定值。這可以被當作“平晶片等厚”。
需要指出，施加到IC晶片上的光致抗蝕劑層的標準厚度相當薄，大約1.0μm量級。可以理解，物理/化學效應(如表面張力)、電荷效應與相互作用和如此薄的光致抗蝕劑的常規流變性能可以引起光致抗蝕劑的厚度在相對較厚層的行為基礎上以不希望的方式變化。考慮到此特定環境，本發明提出了本領域的發展。
尤其是，這里所描述和要求保護的調平防護環技術提供了對提高形貌高度和器件排列的需要以更好地保證改進的本地和/或全局匹配。隨對部件的尺寸需求變得越來越小，和其中一個或多個相對鄰近的底層部件會嚴重使光致抗蝕劑層厚度變化易變的規劃排列情況，這變得越來越重要。

發明內容
可以指明，本發明的幾個獨立的和分散的目的是使半導體制造工藝簡化、提高產率、解決對更高準確性和/或精確性的需要和提高過程準確和/或精確性，這些目的的實現通過設計和執行形貌高度，該形貌高度包括圍繞在其中排列有一個或多個器件(如以同質心形式排列的匹配器件)的區域的防護環。
在本發明的一個實施例中，調平防護環形成在其中以同質心形式構建的器件陣列的區域周圍。在另一個實施例中，調平防護環形成在其中構建的一個或多個器件不是以同質心形式安排的區域周圍。
在本發明的又一個實施例中，在半導體芯片上分開的兩個或多個調平防護環各包含以同質心形式排列的器件陣列。在一個如此分開的防護環中的器件與如此分開的又一個防護環中的一個或多個器件功能上匹配。只要防護環為各內部器件陣列提供的光致抗蝕劑厚度的相對均勻性提高，對于這些匹配器件就實現了更高的性能均勻性或匹配性。
更加一般地，本發明涉及確定限定內部區域的防護環結構的適當位置和形成防護環結構。是否形成為一層或多層，本發明的防護環有足夠的高度以向隨后施加的光致抗蝕劑流施加影響，因此隨后被施加的光致抗蝕劑穿過內部區域具有更均勻的高度。施加光致抗蝕劑后，光刻法形成或完成內部區域中具有更均勻厚度光致抗蝕劑的器件的部件。溝槽的線寬和形成在如此均勻厚度的光致抗蝕劑中的其它部件的線寬于是更均勻。而且，在某些實施例中，內部區域中的匹配器件以同質心形式被安排，這樣光致抗蝕劑厚度的任何不均勻性和其它因素，即使會發生，也相當均勻地分配到所有這些匹配器件中。
進一步，在某些實施例中，圍繞各匹配器件陣列的一個或多個排列的防護環穿過芯片表面，彼此分開以相互不位于本地。基于各防護環的均等效應，排列在內部區域的各器件與分開的防護環中的等效器件更均勻地匹配。這樣，通過執行本發明的方法和系統實現了本地和全局匹配。
下面的描述結合附圖提供了本發明的其它方面、優點和目的。


本發明創新的特征在附帶的權利要求書中特別闡明。然而，參照下面的描述和附圖可以更好地理解本發明啊，包括其結構和操作方法。
圖1a、1b和1c顯示了現有技術中同質心設計中部件的排布。
圖2a為本發明的與其上游的部件具有緊密關系的防護環的平面圖。圖2b為具有和沒有防護環的光致抗蝕劑層的相對高度和頂面的對照圖。圖2c為圖2a的橫截面視圖，其具有與其上游部件密切相關的本發明的防護環。圖2d為制造過程中局部晶片的斷面掃描電子圖像，顯示了底層多晶硅對其上面的光致抗蝕劑厚度的影響。
圖3a為調平防護環布置形式的二維視圖，該防護環具有兩個相鄰的調平防護環，各防護環在其邊界內具有兩個沿中心排列的配合器件陣列。圖3b提供了其中包含一個器件的調平防護環布置形式的二維視圖。圖3c提供了其中并排排列兩個器件的調平防護環布置形式的二維視圖。圖3d提供了其中并排排列多個器件的調平防護環布置形式的二維視圖。圖3e提供了具有三個相鄰的調平防護環封裝單元的調平防護環布置形式的二維視圖，各調平防護環在其邊界內具有并排排列的五個器件。
圖4為顯示線寬隨光致抗蝕劑厚度增加是振蕩關系的振動曲線圖。
圖5為顯示多個防護環在晶片表面上的位置的透視圖，其中未示出晶片表面的其它部件。
具體實施例方式
本發明的調平防護環技術提供了圍繞在其中防護環的調平效應提供更均勻的光致抗蝕劑厚度的區域形成防護環。本發明的防護環一般形成在晶片的芯片上形成其它部件的過程中。盡管防護環可以形成為僅僅一層或兩層，它也可以形成為多層。盡管通常在IC制造中使用的任何制造技術可以使用以形成調平防護環，這里只需要普通的技術。即，層化處理后進行刻蝕，從而以基本均勻的高度保留希望的部件，包括芯片表面上的防護環和其它部件。
本發明的防護環可以被稱作“調平防護環”。正如說明書中所用，“調平防護環”也被稱為“防護環”或“本發明的防護環”。
本發明減輕或消除了一些晶片形貌升高對本發明的防護環限定的區域中的光致抗蝕劑層厚度的不利影響。在一些實施例中，本發明的防護環形成在這樣的區域周圍，這些區域隨后以同質心排列形式構建器件的陣列。這樣形成的防護環增強了光致抗蝕劑流的對稱性以便控制防護環內的光致抗蝕劑厚度，并且光致抗蝕劑厚度相比多個本地底層部件的影響變得更均勻，由于在關心的區域(位于防護環內的區域)具有不同的密度和/或形狀，本地底層部件被預測對該區域的光致抗蝕劑厚度產生不希望的變化。
這里所用的更均勻的光致抗蝕劑厚度考慮了在調平防護環的壁附近可能存在一個厚度變化的過渡區。也就是，鄰近和在防護環壁“上游”內(即在旋涂過程中最靠近光致抗蝕劑源的壁)，光致抗蝕劑的厚度被預測較這里定義的“平晶片等效厚度”更厚。進一步在該區域向其內部，光致抗蝕劑厚度可以逐漸朝向“平晶片等效厚度”傾斜。這帶來在某些實施例中這樣的設計規則，在相對于靠近防護環壁的防護環內放置部件。這些相對更近的部件所獲得的光致抗蝕劑厚度更可預測地受到防護環的影響。
例如，圖2a為本發明的防護環200的平面圖，其包圍被設計部件205，在制造過程中與位于半導體晶片表面220上的其上游(參照光致抗蝕劑流的方向)的部件210具有密切關系。圖2b為具有和沒有防護環的光致抗蝕劑層230的相對高度和頂面的對照圖。具有防護環的光致抗蝕劑頂面232以實線表示，當防護環不存在時，希望的光致抗蝕劑頂面232以虛線表示。圖2c為沿圖2a的軸A-A‘剖開的橫截面視圖，顯示了本發明的防護環200和其上游的部件210的橫截面的形狀。需要提示，位于防護環200內的圖2a所示的被設計部件205僅被設計并沒有被制造，因此未在圖2c中示出。
圖2c顯示了位于已有部件210和防護環上游壁214和下游壁216上將被構圖的第二層212。箭頭指示將用來在第二層212上成像部件的光致抗蝕劑流的方向。參照圖2b所示，由于防護環200的存在，位于防護環上游壁214和下游壁216之間的光致抗蝕劑頂面232較頂面234(其為沒有防護環200時的頂面)更高和更均勻。于是這種位于防護環200內的更均勻的光致抗蝕劑厚度(與面234相比)導致提高了將位于防護環200內的制造部件(即第二層212)的一致性，這種部件在光刻工藝中利用圖2c所示的光致抗蝕劑230制造。
這樣，可以理解盡管在該本發明防護環內的限定區內光致抗蝕劑厚度的一些變化仍然存在，但是保護環壁的均勻性效果控制和提高了防護環壁之間的厚度變化，而不是被位于光致抗蝕劑下面的多個不同密度和間距的本地部件所控制。特定地，在一些實施例中，壁的“上游”靠近相對的壁的“下游”，這樣壁間的距離小于松弛長度(即達到光致抗蝕劑平晶片等效厚度的距離)。例如，當松弛長度為大約50微米時，壁與壁的距離可以為大約15微米，或者替代地可以達到大約25微米。進一步，即使在防護環內的光致抗蝕劑厚度確實發生變化，光致抗蝕劑厚度沿距離的形貌是對稱的，并且在一些實施例中通過使用同質心設計方式尤其是連鎖排列方式這種厚度變化施加的偏離被消除。這樣，使用本發明的調平防護環克服了單獨應用同質心排列方式的缺點，這是因為防護環設計對防護環外部的形貌高度基本上不敏感(即防護環的擾動不考慮本地部件的單獨和變化的擾動)。
更特定地，相對于其周圍的部件，本發明的防護環有一高度和一基底面和形狀，這樣防護環的位置減小了或消除了周圍部件高度對防護環內光致抗蝕劑厚度的均勻性的影響。如這里所示，防護環的高度可以通過形成一層、兩層或多層防護環實現。不受限于特定的理論，當隨著光致抗蝕劑流過(如在一個防護環壁處)本地鄰近的不平坦的底層部件的效應被減小或消除時，實現了更均勻的光致抗蝕劑厚度，并且被(如在相對壁處)防護環結構所保持。
如這里所用，從升高的部件來看，本地效應被認為是平均200微米，盡管距離200微米或更遠的防護環被認為不受到彼此的影響，即是非本地的而代之以整體的。
這樣，利用本發明的防護環可以在隨后的光刻法過程中提供更精確和更準確的結果。可以理解，光刻法是半導體制造中所用的多種重要的工藝的一種。當在這些工藝過程中半導體材料被制作時，精確地進行光刻法是基本的，這是由于它確定器件的尺寸、直接影響質量、生產率和制造費用。光刻法也是一種苛刻的工藝方法，因為它在連續的曝光加工步驟中不斷地被重復以形成多個疊加的絕緣體、導體和半導體材料層。
光刻工藝常常用在多個或一份被構造為批的晶片上。有代表性的光刻過程包括下面的步驟各晶片具有施加到其表面的光致抗蝕劑材料，如通過旋涂工藝；具有掩模的晶片暴露在如紫外光的能源下，使光致抗蝕劑曝光以在光致抗蝕劑上制造需要的圖案；通過施加顯影劑溶液顯影光致抗蝕劑；通過適當的光刻或固定方法穩定圖案(即圖像)；刻蝕各晶片；和隨后除去保留的光致抗蝕劑。
光致抗蝕劑材料可以選自正性或負性光致抗蝕劑類化學制品。在PeterVan Zant編寫的第三版的《微芯片制造》(MicrochipFabrication)(McGraw Hill出版社，1997年)描述了這些各種光學型刻蝕劑。關于這里所提到的特別的制造步驟，包括上面總結的光刻步驟，這些教導和其它的教導特別地作為參考文獻被引用。更為普遍地，所有的專利、專利申請、專利出版物和所有這里引用的其它出版物同樣作為參考文獻被引用，就好像各單獨的出版物或專利申請作為整體被特定地且單獨地進行闡述。
如上面所討論，在光刻工藝中可以帶入由于不同原因產生的不希望的偏差，在其被轉移到芯片表面以形成部分構圖電路時這些偏差使光掩模圖像扭曲。即形成構圖電路的圖像偏離了光掩模圖像的原始尺寸和形狀。一些偏離是由于光致抗蝕劑厚度差別所引起的。如討論所示，光致抗蝕劑厚度差別的一個原因就是光致抗蝕劑表面的傾斜，在從較高密度的升高部件的區域流向沒有或較低密度的升高部件的區域時。當有密集的和/或多個升高部件時，尤其在即將構建匹配器件的區域的上游(即應用時在該區域和光致抗蝕劑源之間)，這些部件可以影響光致抗蝕劑流的擾動和沿匹配器件的區域的光致抗蝕劑的最終厚度。光致抗蝕劑厚度的不均勻性帶來不均勻的器件部件，它們可能導致在該區域器件的匹配較差。
圖2d顯示了在晶片表面上光致抗蝕劑厚度偏差的例子。圖2d為制造過程中局部晶片250的橫截面掃描電子圖像。A區中多晶硅(即多晶形態的硅)部件252較鄰近的B區和包含電阻層253的C區更高。當光致抗蝕劑256被施加到部件252上時，光致抗蝕劑256的表面258在部件252上向上擾動。在圖2d的其它地方光致抗蝕劑256的表面258幾乎不高，向圖2d的右側移動，距離部件252上的區域的總高度逐漸減小。非常重要地，對于光致抗蝕劑256的掩蔽和構圖，光致抗蝕劑256的厚度隨離開部件252上的區域的距離變化。
例如，在B區中的一點光致抗蝕劑厚度測得為1.22μm，在C區中的一點光致抗蝕劑厚度測得為1.17μm，在D區中的一點，距離升高的現有部件202的最遠的測量點，光致抗蝕劑的厚度測得為1.15μm。這種厚度變化將在某一區域如C區制造的構圖后的器件中引起如電阻線寬變化和/或其它的偏差。
這里所用的術語，包括權利要求書，防護環是在形成至少一個特定層的過程中形成，為了引起光致抗蝕劑層在防護環圍繞的區域內更均勻地分配而被定位和制造。本發明的防護環的基底面、高度和整體形狀是這樣的，使隨后施加的光致抗蝕劑層在防護環內的區域中獲得更均勻的厚度。即使當防護環的高度顯著低于光致抗蝕劑層的最終厚度，情況也類似。例如，但不限于此，防護環的高度為光致抗蝕劑平均高度的大約30％，在其邊界內提供更均勻的光致抗蝕劑厚度也是有效的。當此高度基本上等于在構圖的電路上的擾動光致抗蝕劑流的部件(即會以單一和變化的方式擾動光致抗蝕劑流的鄰近的底層部件)的高度，此高度也具有所希望的效果。
更一般地，可以理解，在現有工藝步驟中制造的靠近希望具有均勻性的區域的部件可以影響該區域，并且本發明的防護環可以克服不希望的后果。例如，在現有工藝步驟中，在氧化物層上淀積第一多晶硅層。然后構圖此第一多晶硅層，根據電路設計保留部件。這些部件尤其影響隨后施加的光致抗蝕劑層的厚度。在后面的步驟中，當淀積第二多晶硅層時，將在第一多晶硅層的部件上淀積。這導致位于和圍繞第一層多晶硅部件的第二多晶硅層的不規則(即更大的高度)。然后，當構圖第二多晶硅層時，不規則可能對靠近第一層多晶硅部件構圖的部件的精確性和準確性產生不利影響。
圖3a提供了包括兩個具有公共壁303的相鄰防護環301和302的防護環排列形式300的實施例二維視圖。在各防護環301和302的邊界內是內部區304，其中形成有沿中心排列的經構圖的電路匹配器件306和308的列305。匹配器件306和308的各組或列305以同質心布置方式排列。盡管不限于特定尺寸和空間關系，圖3所示的實施例具有5μm寬的防護環301和302的壁310，和10μm的列寬度。
圖3b提供了調平防護環排列形式320的二維視圖，該調平防護環排列形式320包括其中包含有一個器件327的一個調平防護環321。所示器件為單個器件，不是兩個或多個器件的交叉結構。例如，單個器件可以是適當配制以滿足特定預設的電子部件特征的任何電路部件。圖3c提供了調平防護環排列形式340的二維視圖，該調平防護環排列形式340包括其中包含有并排排列的兩個器件347的一個調平防護環341。圖3d提供了調平防護環排列形式360的二維視圖，該調平防護環排列形式360包括其中包含有并排排列的多個器件367的一個調平防護環361。圖3e提供了調平防護環排列形式380的二維視圖，該調平防護環排列形式380具有三個相鄰的調平防護環封裝單元381，它們有共同的壁383，各調平防護環封裝單元單元381在其邊界內具有四個并排排列的器件387。應當認識到，圖中所示的各器件除了為單個器件外，可以替代地為兩個或多個器件的陣列，如(但不限于此)交叉形式的兩個器件，如圖3a所示。可替代地，多個器件的各個陣列，如圖3d和3e所示，可以是以同質心形式排列的器件陣列的構件。
圖3a-e所示的形貌圖是下面描述的幾個基本步驟的結果。這些步驟為本領域的公知常識，在Zant參考文獻第5-13章更詳細地進行了描述，作為顯示本領域的發展水平的操作步驟的細節其作為參考文獻被引用。在半導體晶片上制造集成電路中的操作步驟中，層化操作提供了一層絕緣體、一層半導體(如多晶硅)或一層導體。通過生長(即氧化)、淀積(即化學氣相淀積)、蒸發、濺射或任何隨后發展的技術獲得該層化過程。當基于層化方法和材料進行適當的操作后，構圖操作形成希望數量的防護環，如圖3所示。如上面的討論，通常在此步驟的構圖操作中，其它部件特征也被形成在芯片上。然后，完成構圖(和，通常的刻蝕)步驟后，各防護環的結構圍繞各內部區域形成了更均勻的屏障層或擾動層。
此后，在此過程中的一希望的步驟，開始在防護環中形成器件。在其它情況下，形成這些器件結構部分的在前層面已經被層化處理。在這些情況下，繼續在防護環內構造更均勻的光致抗蝕劑層，其為接下來的構造過程提供了更均勻的線寬厚度。
例如，但不限于此，層化處理后進行構圖以同質心排列方式完成兩個交叉電阻器件的排列。進一步，這些和/或其它的步驟可以被用作制造位于防護環內的電阻和防護環外的其它部件之間的導電連接(如，但不限于，借助于溝槽)。可替代地，對于任何互連結構，防護環可以被穿透(即刻蝕穿透)或，更典型地，溝槽或其它連接可以位于高于防護環頂面的層面上。可替代地，可以使用形成在防護環之下的摻雜結。
更典型地，盡管本發明的防護環最后可以充當導體角色，在本發明的方法中防護環的主要目的是提供阻擋層以為隨后的光致抗蝕劑層(與變動的且不同的鄰近底層結構相比)提供更均勻的擾動，導致在防護環內更均勻的光致抗蝕劑厚度。
在其它實施例中，本發明的防護環可以由圍繞某一區域以預設間隔分開的器件陣列形成，如晶體管、電阻器、電容器和二極管，以在此陣列元件的基底面、間隔和高度的基礎上向光致抗蝕劑厚度施加調平效應。在此實施例中，形成防護環的器件陣列之間的任何間距對光致抗蝕劑厚度具有微不足道的影響。
作為形成上述防護環的替代，通過淀積工藝如蒸發和濺射以導電層(如金屬)形成防護環。而且，盡管矩形和正方形為一般使用的防護環的形狀，可以利用其它的形狀并且落在本發明的保護范圍內。
這樣，本發明的方法一般可以總結為下面的步驟a.圍繞第一指定區形成調平防護環。一般在一特定的制造步驟中在晶片表面的其它器件上形成部件的過程中完成此步驟，并且此步驟可以包括一次形成多個調平防護環。例如，但不限于此，可以通過淀積和本領域使用的相關工藝完成該形成步驟。要注意的是，防護環可以形成為多于一層。
b.在晶片上施加光致抗蝕劑。旋涂是常用的施加光致抗蝕劑的方式，盡管可以使用本領域目前或以后已知的任何方法。
進一步，對某些實施例額外的步驟是利用施加在由一個或多個如此形成的調平防護環的區域中的光致抗蝕劑，在一個或多個相應的陣列區域中形成部件或連接，各陣列包括以同質心形式排列的兩個或多個器件。
而且，要提示的是，在芯片上確定一個或多個防護環的適當位置的初始步驟可以包含在此方法中。即，在某一實施例中一個步驟規劃部件的排列/布置，包括在一個或多個指定區域中的相鄰的匹配部件。對于各指定區域(其指位于計劃的調平防護環內的晶片表面的區域)，排列的規劃可以包括設計充足的空間以同質心形式安排兩個或多個匹配部件。進一步，在某一實施例中基于將要設置防護環之處的部件的高度(已存的或計算的)的分析確定防護環位置。例如，但不限于此，如果某一指定區域處部件的安排被作為傾向于影響多個光致抗蝕劑厚度的擾動，防護環壁的寬度或高度可以被規劃為更好地對此進行掩蔽，和/或防護環和它的包含物可以定位到距離這些部件的更遠處。
圖4是顯示線寬隨光致抗蝕劑厚度增加的振蕩關系的擺動曲線圖。這些數據來自旋涂全部的具有不同的光致抗蝕劑厚度且完全平坦的晶片和隨后印刷具有相同名義線寬的線。提供這些數據以顯示對光致抗蝕劑厚度變化的有害影響。光致抗蝕劑厚度沿x軸繪制，線寬沿y軸(單位為埃)繪制。通常，隨光致抗蝕劑厚度增加，在光刻過程中形成的溝槽線寬也增加。由于在光刻過程中由于復雜的光波現象所示向上溝槽振動，如消退和增長(即支撐)。考慮到此偏差之源，隨光致抗蝕劑厚度增加線寬的最不利的增長是此例中大約100nm線寬變化對應65nm的厚度變化。這樣，可以認識到，厚度的長距離變化(當光致抗蝕劑通過旋涂被施加時，其可以出現在晶片中)，結合本地底層部件對更多的本地光致抗蝕劑厚度輪廓的影響，可以導致線寬厚度的顯著變化。這反過來造成器件不匹配。即使采用抗反射涂層減弱振蕩，這種情況也會發生，因為上升溝槽仍然存在。這關系到更厚的刻蝕劑中曝光劑量的稀釋。
本方法減小了形成在本發明的防護環邊界內的器件的線寬厚度變化和其它的偏差。這種實現部分地通過以防護環的形式在指定區域周圍施加邊界以減小或消除在該區域內的器件陣列中的部件的與光致抗蝕劑厚度有關的偏差。以最小程度，在各防護環內器件的本地范圍內實現。當考慮到多個防護環穿過芯片擴展，位于其中的器件也更均勻，這是由于光致抗蝕劑厚度的變化更小(來自于防護環的所施加的光致抗蝕劑流動均勻化)，在某些實施例中，由于在防護環內的同質心安排方式。這提高了整體/全局匹配性。
圖5顯示了硅芯片600的多個防護環的位置。圖5不是按比例繪制，并且因簡便的原因，芯片的其它部件沒有示出，包括防護環內部的器件。顯示了調平防護環的各種配制，一些具有共同的壁(即位于被防護環包圍的兩個相鄰區域之間的壁)。三個分開的防護環602彼此分開得足夠遠以致于不會被影響這些分開的防護環中的另一個部件的本地部件所影響。三個防護環組件604中的每一個由分享三個公共壁603的四個防護環605組成。相比之下，防護環606都位于本地并沒有任何公共壁。當在芯片的整個表面利用本發明時，對于排列在防護環內的相應器件，由于光致抗蝕劑高度，如由于本地形貌高度的影響帶來的各本地偏差被減小。當這些器件與非本地防護環區域中的其它器件匹配時，在提高的部件均勻性(由于更均勻的光致抗蝕劑厚度)結合同質心排列方式的基礎上，性能不一致減小了。因此，如上面所討論，提高了整體/全局匹配。
需要注明，盡管這里所述的實施例包括防護環內的以同質心排列方式安排的匹配器件，本發明的其它實施例包括這樣的防護環，其中安排了沒有以同質心排列方式安排的一個或多個器件。
本發明增加了準確性、精度和在光刻過程中形成的部件的線寬的預測性。沒有這里所揭示的防護環，由于本地密度和/或升高的底層部件的組合效果，光致抗蝕劑厚度的變化不可預測。
盡管這里顯示并描述了本發明的優選實施例，這些實施例僅通過示例的方式提供，并不限于此。本領域的技術人員會進行多種變化、改動和替代而沒有脫離本發明。例如，本發明不必限于這里所揭示的最優方式，因為其它的應用同樣受益于本發明的教導。因此，本發明意欲僅僅限于附帶的權利要求書的精神和范圍。
權利要求
1.一種在半導體晶片上制造集成電路的過程中，減小光致抗蝕劑在晶片上構圖電路的第一指定區上的厚度變化的方法，包括步驟a.在第一指定區周圍形成第一調平防護環；和b.向晶片上施加光致抗蝕劑。
2.如權利要求1所述的方法，還包括在第一指定區制造一個或多個器件。
3.如權利要求1所述的方法，還包括在第一指定區制備具有同質心形式的兩個或多個器件的陣列。
4.如權利要求1所述的方法，形成第一調平防護環，其高度足以減小其周圍部件的高度對第一指定區內光致抗蝕劑厚度均勻性的影響。
5.如權利要求4所述的方法，其特征在于，第一調平防護環的高度基本上等于構圖電路上的擾動光致抗蝕劑流的部件的高度。
6.如權利要求1所述的方法，還包括添加穿過第一調平防護環的互連部件。
7.如權利要求1所述的方法，還包括在第一調平防護環上添加互連部件。
8.如權利要求1所述的方法，還包括分別在至少一個另外的指定區周圍形成至少一個另外的調平防護環，并且在所述至少一個另外的指定區的每一個中制造兩個或多個器件的陣列。
9.如權利要求3所述的方法，還包括分別在至少一個另外的指定區周圍形成至少一個另外的調平防護環，并且在所述至少一個另外的指定區的每一個中制造具有同質心形式的兩個或多個器件的陣列。
10.一種制造半導體晶片的方法，包括a.設計集成電路部件的排列，該集成電路包括位于第一指定區中的部件；b.圍繞該第一指定區形成第一調平防護環；c.施加光致抗蝕劑層；和d.使光致抗蝕劑層成像以在第一指定區內形成部件。
11.如權利要求10所述的方法，設計位于第一指定區內具有同質心形式的部件。
12.如權利要求10所述的方法，所述設計步驟還包括在分析第一指定區的本地部件的高度的基礎上確定調平防護環的位置，這種分析減弱了所述高度對光致抗蝕劑層的厚度變化的影響。
13.如權利要求10所述的方法，還包括圍繞其中包含部件的另外的指定區周圍形成至少一個另外的調平防護環。
14.如權利要求13所述的方法，還設計位于另外的指定區中的具有同質心形式的部件。
15.一種在半導體晶片上制造集成電路的過程中，減小光致抗蝕劑厚度變化的方法，包括步驟a.圍繞一指定區形成一調平防護環，該調平防護環包括形成在該指定區周圍的部件陣列；和b.向晶片施加光致抗蝕劑；其中該防護環減小位于該指定區內的光致抗蝕劑厚度。
16.如權利要求15的方法，其中形成在該指定區周圍的部件陣列由選自包含晶體管、電阻器、電容器和二極管的組中的器件構成。
17.如權利要求15的方法，還包括制造位于第一指定區內的一個或多個器件。
18.如權利要求15的方法，還包括在第一指定區內制造具有同質心形式的兩個或多個器件的陣列。
19.如權利要求15的方法，還包括將集成電路芯片設計成包括在集成電路上整體地分開的多個指定區。
20.一種在半導體晶片上制造集成電路的過程中，減小位于晶片上的構圖電路的封閉區內的光致抗蝕劑厚度變化的方法，包括步驟a.形成包圍該封閉區的多個鄰近的調平防護環，所述調平防護環共用至少一個公共壁；b.向晶片施加光致抗蝕劑；和c.使光致抗蝕劑層成像以形成位于該封閉區中的部件。
21.如權利要求20所述的方法，還包括在至少一個防護環內制造具有同質心形式的兩個或多個器件。
22.如權利要求20所述的方法，還包括將所述集成電路設計成包括在集成電路上整體地分開的多個封閉區。
全文摘要
一種半導體的制造方法，包括形成一限定內部區域的調平防護環，其中構建有一個或多個器件。在一些實施例中在內部區域中構建兩個或多個匹配器件，如具有同質心形式。該防護環形成在至少一特定層上用于特定工藝步驟。借助于該防護環壓倒本地部件高度差別的影響，因此隨后施加的光致抗蝕劑沿該內部區域具有非常均勻的高度，帶來非常均勻的器件。在一些實施例中，包圍不同的匹配器件陣列的多個防護環排列在半導體晶片的表面上，它們彼此分開以致于互不影響。基于各防護環的等同效應，排列在該內部區域的各器件更均勻地與位于遠遠分開的防護環中的等同器件相互匹配。這樣，實現了本地和全局匹配。
文檔編號H01L21/82GK1750252SQ20051010964
公開日2006年3月22日 申請日期2005年9月14日 優先權日2004年9月14日
發明者丹尼爾·C.·克爾, 羅斯科·T.·盧斯, 米奇立·M.·加米森, 艾倫·S.·陳, 威廉·A.·拉塞爾 申請人:艾格瑞系統有限公司